JPH05314204A - 論理シミュレーション装置及びテスト回路生成装置 - Google Patents
論理シミュレーション装置及びテスト回路生成装置Info
- Publication number
- JPH05314204A JPH05314204A JP4117154A JP11715492A JPH05314204A JP H05314204 A JPH05314204 A JP H05314204A JP 4117154 A JP4117154 A JP 4117154A JP 11715492 A JP11715492 A JP 11715492A JP H05314204 A JPH05314204 A JP H05314204A
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- JP
- Japan
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- state
- circuit
- test pattern
- flip
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 テストパターンの記述が容易な論理シミュレ
ーション装置，テスト回路生成装置を提供する。 【構成】 素子状態強制設定手段４はテストパターン情
報、回路情報に基づき任意の一周期で任意のフリップフ
ロップ、ラッチの状態を“０”、“１”に強制的に設定
する。シミュレーション実行手段５はこの設定に従って
シミュレーションを行う。
ーション装置，テスト回路生成装置を提供する。 【構成】 素子状態強制設定手段４はテストパターン情
報、回路情報に基づき任意の一周期で任意のフリップフ
ロップ、ラッチの状態を“０”、“１”に強制的に設定
する。シミュレーション実行手段５はこの設定に従って
シミュレーションを行う。
Description
【０００１】
【産業上の利用分野】本発明はLSI 等の回路の動作検証
に用いる論理シミュレーション装置及び前記回路のテス
トのためにLSI に設けられるテスト回路を生成する装置
に関する。
に用いる論理シミュレーション装置及び前記回路のテス
トのためにLSI に設けられるテスト回路を生成する装置
に関する。
【０００２】
【従来の技術】図１は例えばオーム社刊，小池誠彦著
「CAD マシン」に示された論理シミュレーション装置の
概略処理手順を示すフローチャートである。論理シミュ
レーション装置にはまず検証対象の回路の情報が入力さ
れ(S1)、次にこの回路の入力端子に与えるべきテストパ
ターン情報を入力する(S2)。ステップS3ではシミュレー
ション用回路情報、つまり論理機能ブロック (マクロセ
ル) 及びその接続関係の情報 (ネットリスト) が作成さ
れ、更に各素子の遅延値が算出される。そしてステップ
S4ではシミュレーションを実行する。つまり各素子につ
いての入力に対する出力の比率を全素子について終了す
るまで行う(S5)。
「CAD マシン」に示された論理シミュレーション装置の
概略処理手順を示すフローチャートである。論理シミュ
レーション装置にはまず検証対象の回路の情報が入力さ
れ(S1)、次にこの回路の入力端子に与えるべきテストパ
ターン情報を入力する(S2)。ステップS3ではシミュレー
ション用回路情報、つまり論理機能ブロック (マクロセ
ル) 及びその接続関係の情報 (ネットリスト) が作成さ
れ、更に各素子の遅延値が算出される。そしてステップ
S4ではシミュレーションを実行する。つまり各素子につ
いての入力に対する出力の比率を全素子について終了す
るまで行う(S5)。
【０００３】
【発明が解決しようとする課題】このような論理シミュ
レーション装置において図２の状態遷移を有するLSI の
検証を行う場合についてみる。いま状態１から条件Ａで
状態２へ遷移することの検証をした後、状態１から条件
Ｂで状態３への遷移を検証せんとする場合、状態２から
状態１へ戻るためのベクトルが必要である。フリップフ
ロップの数が多い場合はこのベクトルが膨大になる。ま
た図２に破線で示すようなベクトルを用意すると検証済
の「状態０→状態１」のルートを通る必要があるという
無駄を生じる等の問題点がある。
レーション装置において図２の状態遷移を有するLSI の
検証を行う場合についてみる。いま状態１から条件Ａで
状態２へ遷移することの検証をした後、状態１から条件
Ｂで状態３への遷移を検証せんとする場合、状態２から
状態１へ戻るためのベクトルが必要である。フリップフ
ロップの数が多い場合はこのベクトルが膨大になる。ま
た図２に破線で示すようなベクトルを用意すると検証済
の「状態０→状態１」のルートを通る必要があるという
無駄を生じる等の問題点がある。
【０００４】更にLSI のテストのために適宜のフリップ
フロップ、ラッチをスキャン用セルに置き換える必要が
あり、またベクトルの生成に膨大な時間を必要とする問
題点がある。本発明はこのような問題点を解決するため
になされたものであり、入力テストパターンの検証が容
易であり、検証に無駄がない論理シミュレーション装置
を提供すると共に、上記入力テストパターンの記述を用
いてテスト回路を自動生成できる装置を提供することを
目的とする。
フロップ、ラッチをスキャン用セルに置き換える必要が
あり、またベクトルの生成に膨大な時間を必要とする問
題点がある。本発明はこのような問題点を解決するため
になされたものであり、入力テストパターンの検証が容
易であり、検証に無駄がない論理シミュレーション装置
を提供すると共に、上記入力テストパターンの記述を用
いてテスト回路を自動生成できる装置を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明に係る論理シミュ
レーション装置は、入力テストパターンの任意の一周期
に、任意のフリップフロップ及び／又はラッチの状態を
“０”又は“１”に強制的に設定する手段と、該手段に
よって設定された状態に基づいてシミュレーションを行
う手段とを具備することを特徴とする。本発明に係るテ
スト回路生成装置は、該テストパターンの任意の一周期
に任意のフリップフロップ及び／又はラッチの状態を
“０”又は“１”に強制的に設定する手段と、該手段に
よって設定された全てのフリップフロップ及び／又はラ
ッチを対応するスキャン用セルに置換する手段とを備え
ることを特徴とする。
レーション装置は、入力テストパターンの任意の一周期
に、任意のフリップフロップ及び／又はラッチの状態を
“０”又は“１”に強制的に設定する手段と、該手段に
よって設定された状態に基づいてシミュレーションを行
う手段とを具備することを特徴とする。本発明に係るテ
スト回路生成装置は、該テストパターンの任意の一周期
に任意のフリップフロップ及び／又はラッチの状態を
“０”又は“１”に強制的に設定する手段と、該手段に
よって設定された全てのフリップフロップ及び／又はラ
ッチを対応するスキャン用セルに置換する手段とを備え
ることを特徴とする。
【０００６】
【作用】本発明の論理シミュレーション装置では入力テ
ストパターンの任意の一周期に任意のフリップフロップ
及び／又はラッチの状態を“０”又は“１”に強制設定
できるのでテストベクトルを縮小することができると共
に、シミュレーション時間の短縮が図れる。また本発明
のテスト回路生成装置によればスキャン用セルへの置換
えが自動的に行え、またテストに際しては前述の入力テ
ストパターンをそのまま使用できる。
ストパターンの任意の一周期に任意のフリップフロップ
及び／又はラッチの状態を“０”又は“１”に強制設定
できるのでテストベクトルを縮小することができると共
に、シミュレーション時間の短縮が図れる。また本発明
のテスト回路生成装置によればスキャン用セルへの置換
えが自動的に行え、またテストに際しては前述の入力テ
ストパターンをそのまま使用できる。
【０００７】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図１は本発明に係る論理シミュレーション
装置のブロック図である。このシミュレーション装置に
は回路情報及びテストパターン情報が入力されるが、回
路情報は回路情報記憶手段２に記憶される。テストパタ
ーン情報は素子状態強制設定手段４を介してシミュレー
ション実行手段５へ入力されるが、この情報で指定した
任意の周期で素子状態強制設定手段４は指定したフリッ
プフロップ、ラッチの状態を“０”又は“１”に設定す
る。
て詳述する。図１は本発明に係る論理シミュレーション
装置のブロック図である。このシミュレーション装置に
は回路情報及びテストパターン情報が入力されるが、回
路情報は回路情報記憶手段２に記憶される。テストパタ
ーン情報は素子状態強制設定手段４を介してシミュレー
ション実行手段５へ入力されるが、この情報で指定した
任意の周期で素子状態強制設定手段４は指定したフリッ
プフロップ、ラッチの状態を“０”又は“１”に設定す
る。
【０００８】シミュレーション実行手段５は素子状態強
制設定手段４を介して入力されたテストパターン情報及
び回路情報記憶手段２に記憶されている回路情報に基づ
いてシミュレーションを実行する。実行結果は素子状態
強制設定手段４を介して情報テーブル作成手段６へ与え
られる。情報テーブル作成手段６は検証対象回路の各素
子でのイベント発生によって各素子の出力信号にレベル
遷移が生じる都度情報テーブル記憶手段７の情報テーブ
ル7aにその情報を書込む。
制設定手段４を介して入力されたテストパターン情報及
び回路情報記憶手段２に記憶されている回路情報に基づ
いてシミュレーションを実行する。実行結果は素子状態
強制設定手段４を介して情報テーブル作成手段６へ与え
られる。情報テーブル作成手段６は検証対象回路の各素
子でのイベント発生によって各素子の出力信号にレベル
遷移が生じる都度情報テーブル記憶手段７の情報テーブ
ル7aにその情報を書込む。
【０００９】この書込情報はイベント発生により出力信
号がレベル遷移した時の各出力値及びその時刻である。
シミュレーション結果作成手段８は情報テーブル7aの内
容を読出してシミュレーション結果を作成し、プリンタ
９で印字出力させ、更にディスプレイ10に表示させる。
本発明の論理シミュレーション装置へ入力するテストパ
ターン情報は図４のように表わせる。この例では第ｎ周
期に素子状態、つまりフリップフロップ、ラッチの
“０”、“１”を強制設定するための定義を行う。この
定義情報は強制設定する素子を特定する情報及びそのピ
ン並びに“０”、“１”の別である。
号がレベル遷移した時の各出力値及びその時刻である。
シミュレーション結果作成手段８は情報テーブル7aの内
容を読出してシミュレーション結果を作成し、プリンタ
９で印字出力させ、更にディスプレイ10に表示させる。
本発明の論理シミュレーション装置へ入力するテストパ
ターン情報は図４のように表わせる。この例では第ｎ周
期に素子状態、つまりフリップフロップ、ラッチの
“０”、“１”を強制設定するための定義を行う。この
定義情報は強制設定する素子を特定する情報及びそのピ
ン並びに“０”、“１”の別である。
【００１０】図５は素子状態強制設定手段４の処理手順
を示すフローチャートである。各周期ごとにテストパタ
ーン情報を調べて素子状態強制設定定義の有無を調べる
(S1,S2) 。図４の例のようにこの定義があると素子状態
強制設定手段４はその定義内容を得(S3)、シミュレーシ
ョン実行手段５及び情報テーブル作成手段６に前述した
定義の内容を伝える(S4)。これによって情報テーブル記
憶手段７内の情報テーブル7aには強制設定された素子の
情報及びその変化に影響を受ける素子の情報が第ｎ周期
で更新されることになる。
を示すフローチャートである。各周期ごとにテストパタ
ーン情報を調べて素子状態強制設定定義の有無を調べる
(S1,S2) 。図４の例のようにこの定義があると素子状態
強制設定手段４はその定義内容を得(S3)、シミュレーシ
ョン実行手段５及び情報テーブル作成手段６に前述した
定義の内容を伝える(S4)。これによって情報テーブル記
憶手段７内の情報テーブル7aには強制設定された素子の
情報及びその変化に影響を受ける素子の情報が第ｎ周期
で更新されることになる。
【００１１】図６は本発明のテスト回路生成装置のブロ
ック図である。テスト対象の回路の情報及び前同様のテ
ストパターン情報がテスト回路生成手段12に入力され、
テスト回路生成手段12はスキャン用セルを登録してある
データベース11にアクセスしてテスト回路情報を作成出
力する。
ック図である。テスト対象の回路の情報及び前同様のテ
ストパターン情報がテスト回路生成手段12に入力され、
テスト回路生成手段12はスキャン用セルを登録してある
データベース11にアクセスしてテスト回路情報を作成出
力する。
【００１２】図７はテスト回路生成手段12における処理
手順を示すフローチャートである。回路情報及びテスト
パターン情報を読込み(S1,S2) 、テストパターン情報中
の素子状態強制設定定義から強制設定する素子の情報を
得る(S3)。次にデータベース11にアクセスして、この素
子に該当するスキャン用セルを求めて素子とスキャン用
セルとの置換をする(S4)。そして外部から信号値を設定
するための信号をスキャンチェーンで結ぶ(S5)。これに
よってテスト回路が自動生成される。
手順を示すフローチャートである。回路情報及びテスト
パターン情報を読込み(S1,S2) 、テストパターン情報中
の素子状態強制設定定義から強制設定する素子の情報を
得る(S3)。次にデータベース11にアクセスして、この素
子に該当するスキャン用セルを求めて素子とスキャン用
セルとの置換をする(S4)。そして外部から信号値を設定
するための信号をスキャンチェーンで結ぶ(S5)。これに
よってテスト回路が自動生成される。
【００１３】
【発明の効果】以上の如き本発明による場合は検証対象
回路の任意のフリップフロップ、ラッチの状態を任意の
１周期で“０”、“１”の状態に強制的に設定できるの
で、回路動作の検証時間を短縮できると共に、ベクトル
生成を短時間で行うことができる。例えば図２の状態２
から状態１への復帰は状態１の素子状態とすべく各素子
の“０”、“１”を強制設定すればよく、任意の１周期
でこれが可能であり、そのベクトルも簡便である。
回路の任意のフリップフロップ、ラッチの状態を任意の
１周期で“０”、“１”の状態に強制的に設定できるの
で、回路動作の検証時間を短縮できると共に、ベクトル
生成を短時間で行うことができる。例えば図２の状態２
から状態１への復帰は状態１の素子状態とすべく各素子
の“０”、“１”を強制設定すればよく、任意の１周期
でこれが可能であり、そのベクトルも簡便である。
【００１４】また本発明のテスト回路生成手段２は強制
設定されたフリップフロップ、ラッチを認識して自動的
にスキャン用セルと置き換えることができる。そして入
力テストパターンをそのまま使用できるので、テストの
ためのベクトルを作成する時間を省略することができ
る。
設定されたフリップフロップ、ラッチを認識して自動的
にスキャン用セルと置き換えることができる。そして入
力テストパターンをそのまま使用できるので、テストの
ためのベクトルを作成する時間を省略することができ
る。
【図１】従来の論理シミュレーション装置の処理手順を
示すフローチャートである。
示すフローチャートである。
【図２】状態遷移の説明図である。
【図３】本発明の論理シミュレーション装置のブロック
図である。
図である。
【図４】テストパターン情報の概念図である。
【図５】素子状態強制設定手段の処理手順を示すフロー
チャートである。
チャートである。
【図６】本発明の回路生成装置のブロック図である。
【図７】テスト回路生成手段の処理手順を示すフローチ
ャートである。
ャートである。
２ 回路情報記憶手段 ４ 素子状態強制設定手段 ５ シミュレーション実行手段 ６ 情報テーブル作成手段 ７ 情報テーブル記憶手段 12 テスト回路生成手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/26 ３１０ 8323−5Ｂ
Claims (2)
- 【請求項１】 フリップフロップ及び又はラッチを含む
回路の情報及びテストパターンの情報を入力して前記回
路の動作をシミュレートする論理シミュレーション装置
において、 入力テストパターンの任意の一周期に、任意のフリップ
フロップ及び／又はラッチの状態を“０”又は“１”に
強制的に設定する手段と、該手段によって設定された状
態に基づいてシミュレーションを行う手段とを具備する
ことを特徴とする論理シミュレーション装置。 - 【請求項２】 フリップフロップ及びラッチを含む回路
のテストを行うためのテスト回路を生成する装置におい
て、 前記回路の情報及び前記テストに係るテストパターンに
基づいて、該テストパターンの任意の一周期に任意のフ
リップフロップ及び／又はラッチの状態を“０”又は
“１”に強制的に設定する手段と、該手段によって設定
された全てのフリップフロップ及び／又はラッチを対応
するスキャン用セルに置換する手段とを備えることを特
徴とするテスト回路生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117154A JPH05314204A (ja) | 1992-05-11 | 1992-05-11 | 論理シミュレーション装置及びテスト回路生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117154A JPH05314204A (ja) | 1992-05-11 | 1992-05-11 | 論理シミュレーション装置及びテスト回路生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314204A true JPH05314204A (ja) | 1993-11-26 |
Family
ID=14704797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117154A Pending JPH05314204A (ja) | 1992-05-11 | 1992-05-11 | 論理シミュレーション装置及びテスト回路生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314204A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821294B2 (en) | 2008-06-09 | 2010-10-26 | International Business Machines Corporation | Integrated circuit containing multi-state restore circuitry for restoring state to a power-managed functional block |
| US8239791B2 (en) | 2008-06-09 | 2012-08-07 | International Business Machines Corporation | Method of designing multi-state restore circuitry for restoring state to a power managed functional block |
-
1992
- 1992-05-11 JP JP4117154A patent/JPH05314204A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821294B2 (en) | 2008-06-09 | 2010-10-26 | International Business Machines Corporation | Integrated circuit containing multi-state restore circuitry for restoring state to a power-managed functional block |
| US8239791B2 (en) | 2008-06-09 | 2012-08-07 | International Business Machines Corporation | Method of designing multi-state restore circuitry for restoring state to a power managed functional block |
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