JPH05314009A - Multiprocessor system - Google Patents
Multiprocessor systemInfo
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- JPH05314009A JPH05314009A JP4114491A JP11449192A JPH05314009A JP H05314009 A JPH05314009 A JP H05314009A JP 4114491 A JP4114491 A JP 4114491A JP 11449192 A JP11449192 A JP 11449192A JP H05314009 A JPH05314009 A JP H05314009A
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- processor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/682—Multiprocessor TLB consistency
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数台のプロセッサが
主記憶装置等の記憶装置を共有するマルチプロセッサシ
ステムに係り、特に記憶装置や記憶制御装置上にあるア
ドレス変換テーブルや記憶保護キーストレージを書き換
えた時のプロセッサ間通信におけるプロセッサのオーバ
ーヘッド削減に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiprocessor system in which a plurality of processors share a storage device such as a main storage device, and more particularly to an address conversion table and a storage protection key storage on the storage device or storage control device. Reducing processor overhead in inter-processor communication when rewriting
【０００２】[0002]
【従来の技術】一般に複数台のプロセッサが記憶装置を
共有し、且つ、仮想記憶方式を採用するマルチプロセッ
サシステムでは、記憶装置上にアドレス変換テーブルを
持つと共に、各プロセッサ内に該アドレス変換テーブル
の写しとして論理アドレスと実アドレスの対を格納した
アドレス変換バッファ（ＴＬＢ）を持ち、通常、プロセ
ッサは自分のＴＬＢをアクセスすることで、高速にメモ
リアクセス要求の論理アドレスに対応する実アドレスを
得ている。この場合、従来は各プロセッサ内のアドレス
変換テーブルの写しとしての各ＴＬＢの一致性を保証す
るために、記憶装置上にあるアドレス変換テーブルを書
き換えた時、該書き換えを行ったプロセッサが記憶装置
を共有している全てのプロセッサに対し、該プロセッサ
が持つＴＬＢのインバリデート指示（無効化指示）を行
っていた。2. Description of the Related Art Generally, in a multiprocessor system in which a plurality of processors share a storage device and a virtual storage system is adopted, an address conversion table is provided on the storage device and the address conversion table is stored in each processor. It has an address translation buffer (TLB) that stores a pair of a logical address and a real address as a copy. Normally, the processor accesses its own TLB to obtain a real address corresponding to the logical address of the memory access request at high speed. There is. In this case, conventionally, when the address conversion table in the storage device is rewritten in order to guarantee the consistency of each TLB as a copy of the address conversion table in each processor, the processor that rewrites the storage device The TLB invalidation instruction (invalidation instruction) of the shared processor is given to all the shared processors.
【０００３】なお、主記憶装置等を共有するマルチプロ
セッサシステムにおけるプロセッサ間通信の公知例とし
ては、例えば特開平３−４６０５２号公報が挙げられ
る。A known example of inter-processor communication in a multi-processor system sharing a main memory or the like is disclosed in Japanese Patent Laid-Open No. 3-46052.
【０００４】[0004]
【発明が解決しようとする課題】上記従来技術において
は、各プロセッサが記憶装置や記憶制御装置上にあるア
ドレス変換テーブルを書き換えるたびに、マルチプロセ
ッサシステムを構成する全てのプロセッサ間でＴＬＢの
インバリデート指示のための通信が発生し、これがマル
チプロセッサシステムの性能を向上させるうえで一つの
隘路になっていた。同様の問題は、記憶装置や記憶制御
装置上に記憶保護キーストレージを持ち、各プロセッサ
内にその写しを持つ場合にも起きる。In the above prior art, each time each processor rewrites the address conversion table in the storage device or storage control device, TLB invalidation is performed among all the processors constituting the multiprocessor system. Communication for instruction occurred, which was one bottleneck in improving the performance of the multiprocessor system. A similar problem occurs when the storage protection key storage is provided on the storage device or the storage control device, and the copy is provided in each processor.
【０００５】本発明の目的は、マルチプロセッサシステ
ムにおいて、プロセッサが記憶装置や記憶制御装置上の
アドレス変換テーブルあるいは記憶保護キーストレージ
を書き換えた時のプロセッサ間の通信を必要最少限にと
どめて、マルチプロセッサシステム全体としての性能向
上を図ることにある。An object of the present invention is to provide a multiprocessor system in which the communication between the processors when the processor rewrites the address conversion table or the storage protection key storage on the storage device or the storage control device is minimized to achieve the multiprocessor. It is to improve the performance of the entire processor system.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に、請求項１では、複数台のプロセッサが記憶装置を共
有し、該記憶装置又は記憶制御装置上にはアドレス変換
テーブルと記憶保護キーストレージを持ち、各プロセッ
サ内には前記アドレス変換テーブルの写しを持つマルチ
プロセッサシステムにおいて、前記記憶保護キーストレ
ージに付随して、前記アドレス変換テーブルの写しをど
のプロセッサが持っているかを示すフラグを設け、プロ
セッサが前記アドレス変換テーブルを書き換えた際、前
記フラグを参照して該アドレス変換テーブルの写しを持
っているプロセッサのみにその無効化を指示するように
したことである。To achieve the above object, in claim 1, a plurality of processors share a storage device, and an address translation table and a storage protection key are provided on the storage device or storage control device. In a multiprocessor system having a storage and having a copy of the address translation table in each processor, a flag indicating which processor has a copy of the address translation table is provided in association with the storage protection key storage. That is, when the processor rewrites the address conversion table, the flag is referred to and only the processor having a copy of the address conversion table is instructed to invalidate it.
【０００７】また、請求項２では、複数台のプロセッサ
が記憶装置を共有し、該記憶装置又は記憶制御装置上に
記憶保護キーストレージを持ち、各プロセッサ内には前
記記憶保護キーストレージの写しを持つマルチプロセッ
サシステムにおいて、前記記憶保護キーストレージに付
随して、当該写しをどのプロセッサが持っているかを示
すフラグを設け、プロセッサが前記記憶保護キーストレ
ージを書き換えた際、前記フラグを参照して該記憶保護
キーストレージの写しを持っているプロセッサのみにそ
の無効化を指示するようにしたことである。According to a second aspect of the present invention, a plurality of processors share a storage device, a storage protection key storage is provided on the storage device or storage control device, and a copy of the storage protection key storage is provided in each processor. In a multiprocessor system having, a flag indicating which processor has the copy is provided in association with the storage protection key storage, and when the processor rewrites the storage protection key storage, the flag is referred to. Only the processor that has a copy of the memory protection key storage is instructed to invalidate it.
【０００８】[0008]
【作用】記憶保護キーストレージに付随して設けたフラ
グは全てオフに初期化しておく。その後、各プロセッサ
がアドレス変換テーブルや記憶保護キーストレージを参
照して、論理アドレスと実アドレスの対や記憶保護キー
を保持する時に、自プロセッサに対応するフラグをオン
していく。そして、アドレス変換テーブルや記憶保護キ
ーストレージを書き換える場合は、上記フラグを参照し
て、当該フラグがオンとなっているプロセッサに対して
のみ通信を行い、インバリデートを指示する。インバリ
デートの完了したプロセッサは、対応するフラグをオフ
にする。All flags provided in association with the memory protection key storage are initialized to off. Thereafter, when each processor refers to the address conversion table and the storage protection key storage and holds the pair of the logical address and the real address and the storage protection key, the flag corresponding to its own processor is turned on. When rewriting the address conversion table or the storage protection key storage, the flag is referred to, communication is performed only with the processor in which the flag is turned on, and the invalidation is instructed. A processor that has completed invalidation turns off the corresponding flag.
【０００９】[0009]
【実施例】以下、本発明の一実施例について図面により
詳述する。An embodiment of the present invention will be described in detail below with reference to the drawings.
【００１０】図１は本発明のマルチプロセッサシステム
の一実施例のブロック図である。図１において、Ｎ台の
プロセッサ（ＣＰＵ）１−１〜１−Ｎが記憶制御装置
（ＳＣＵ）２を通して主記憶装置等の記憶装置（ＭＳ）
３と接続されている。記憶装置３上には、アドレス変換
の際に参照されるアドレス変換テーブル（ＡＴ）３１及
び記憶保護のための記憶保護キーストレージ（ＫＳ）３
２、更に該記憶保護キーストレージ（ＫＳ）３２に付随
してフラグ３３がある。一方、各プロセッサ１−１〜１
−Ｎ内にはアドレス変換バッファ（ＴＬＢ）１１−１〜
１１−Ｎがある。FIG. 1 is a block diagram of an embodiment of the multiprocessor system of the present invention. In FIG. 1, N processors (CPU) 1-1 to 1-N are connected to a storage device (MS) such as a main storage device through a storage control unit (SCU) 2.
It is connected with 3. On the storage device 3, an address conversion table (AT) 31 referred to at the time of address conversion and a storage protection key storage (KS) 3 for storage protection.
2, and a flag 33 is attached to the storage protection key storage (KS) 32. On the other hand, each processor 1-1 to 1
Address translation buffer (TLB) 11-1 to 11-N
There is 11-N.
【００１１】通常、主記憶装置等は所定の大きさ（ブロ
ックと称す）に分割されて管理される。記憶保護キース
トレッジ３２は、この各ブロックに対応して記憶保護キ
ーを格納している。アドレス変換テーブル３１も、この
各ブロック単位（例えばページ単位）に論理アドレス、
実アドレスを管理している。図１で、ＡＤＲＳ０〜ＡＤ
ＲＳｎがブロック（例えばページ）のアドレスを示して
いる。各プロセッサ１−１〜１−Ｎ内のＴＬＢ１１−１
〜１１−Ｎはアドレス変換テーブル３１を参照して得ら
れた論理アドレスと実アドレスの対を格納している。こ
れらアドレス変換テーブル３１、記憶保護キーストレー
ジ３２及びアドレス変換バッファ（ＴＬＢ）１１−１〜
１１−Ｎは従来と同様であるので、その詳細は省略す
る。Usually, the main memory and the like are divided into a predetermined size (referred to as a block) and managed. The memory protection key storage 32 stores a memory protection key corresponding to each block. The address conversion table 31 also has a logical address for each block (for example, page).
It manages real addresses. In FIG. 1, ADRS0-AD
RSn indicates the address of the block (eg page). TLB 11-1 in each processor 1-1 to 1-N
11-N store pairs of logical addresses and real addresses obtained by referring to the address conversion table 31. These address conversion table 31, storage protection key storage 32, and address conversion buffer (TLB) 11-1.
Since 11-N is the same as the conventional one, its details are omitted.
【００１２】図１中、フラグ３３が記憶保護キーストレ
ージ３２に付随して新しく設けたものである。後述する
ように、該フラグ３３には、どのプロセッサがアドレス
変換テーブル３１の写しとしての論理アドレスと実アド
レスの対をＴＬＢに持っているか反映される。図２はフ
ラグ３３の詳細図を示したもので、各ブロックのアドレ
スＡＤＲＳ０〜ＡＤＲＳｎごとにＮビットで構成され、
各ビットがプロセッサ１−１〜１−Ｎに対応している。In FIG. 1, a flag 33 is newly provided in association with the storage protection key storage 32. As will be described later, the flag 33 reflects which processor has a pair of a logical address and a real address as a copy of the address conversion table 31 in the TLB. FIG. 2 shows a detailed view of the flag 33, which is composed of N bits for each address ADRS0 to ADRSn of each block.
Each bit corresponds to the processors 1-1 to 1-N.
【００１３】初めに図３により、プロセッサ１−１〜１
−Ｎがアドレス変換テーブル３１を参照してアドレス変
換を行う場合の動作について説明する。例えばプロセッ
サ１−１においてメモリアクセス要求が発生したとす
る。この時、プロセッサ１−１はＴＬＢ１１−１を検索
し、目的の論理アドレスと実アドレスの対が格納されて
いない場合、記憶制御装置２を介して記憶装置３上にあ
るアドレス変換テーブル３１を参照して、メモリアクセ
ス要求の論理アドレスを実アドレスへ変換し（ステップ
３０１）、当該プロセッサ１−１内のＴＬＢ１１−１に
該論理アドレスと実アドレスの対を新しく格納する（ス
テップ３０２）。この時、フラグ３３について、該アド
レス変換を行ったアドレスブロックにおける当該プロセ
ッサ１−１に対応するビットをオンとする（ステップ３
０３）。図２のａは、プロセッサ１−１がアドレスＡＤ
ＲＳ１についてアドレス変換を行い、その論理アドレス
と実アドレスの対がＴＬＢ１１−１に格納されているこ
とを示している。First, referring to FIG. 3, processors 1-1 to 1
The operation when -N refers to the address conversion table 31 to perform address conversion will be described. For example, assume that a memory access request is generated in the processor 1-1. At this time, the processor 1-1 searches the TLB 11-1, and if the target logical address and real address pair is not stored, refers to the address conversion table 31 on the storage device 3 via the storage control device 2. Then, the logical address of the memory access request is converted into a real address (step 301), and the pair of the logical address and the real address is newly stored in the TLB 11-1 in the processor 1-1 (step 302). At this time, in the flag 33, the bit corresponding to the processor 1-1 in the address block subjected to the address conversion is turned on (step 3
03). 2A shows that the processor 1-1 has the address AD.
It is shown that the address conversion is performed on RS1 and the pair of the logical address and the real address is stored in the TLB 11-1.
【００１４】以上の動作がプロセッサ１−１〜１−Ｎで
同様に行われる。この結果、フラグ３３には、各ブロッ
クのアドレスＡＤＲＳ０〜ＡＤＲＡｎごとに、アドレス
変換テーブル３１の写しとしての論理アドレスと実アド
レスの対がどのプロセッサのＴＬＢに持たれているかが
反映されることになる。The above operations are similarly performed by the processors 1-1 to 1-N. As a result, the flag 33 reflects, for each address ADRS0 to ADRAn of each block, which processor's TLB has a pair of a logical address and a real address as a copy of the address conversion table 31. ..
【００１５】次に図４により、プロセッサ１−１〜１−
Ｎがアドレス変換テーブル３１の一部を変更した場合の
動作を説明する。例えばプロセッサ１−２が記憶制御装
置２を介して記憶装置３上のアドレス変換テーブル３１
におけるアドレスＡＤＲＳ１の部分を変更したとする
（ステップ４０１）。この時、プロセッサ１−２は記憶
保護キーストレージ３２に付随したフラグ３３を参照し
（ステップ４０２）、アドレスＡＤＲＳ１に対応するエ
ントリ中にオンとなっているビットが存在するかどうか
チエックする（ステップ４０３）。そして、オンとなっ
てビットが存在した場合、当該ビットに対応するプロセ
ッサに対してのみＴＬＢのインバリデートを指示する
（ステップ４０４）。図２の例では、プロセッサ１−１
に対してのみＴＬＢのインバリデートが指示される。即
ち、フラグ３３の該当アドレス部分のビットがオフとな
っているプロセッサのＴＬＢには、変更された論理アド
レスと実アドレスの対が格納されていないため、そのプ
ロセッサにはＴＬＢのインバリデートを指示する必要が
ない。ＴＬＢのインバリデート指示を受けたプロセッサ
１−１は、ＴＬＢ１１−１をインバリデートし、フラグ
３３中の該プロセッサ１−１に対応するビットをオフと
する。同様に、アドレス変換テーブル３１を変更したプ
ロセッサ１−２においても、フラグ３３中の該当アドレ
ス部分の該プロセッサ１−２に対応するビットがオフに
なっていれば、ＴＬＢ１１−２をインバリデートし、フ
ラグ３３中の該プロセッサ１−２に対応するビットをオ
フとすることになる。なお、フラグ３３中の該当ビット
のオフ動作は、ＴＬＢのインバリデートを指示したプロ
セッサが一括して行うようにしてもよい。Next, referring to FIG. 4, processors 1-1 to 1-
The operation when N changes a part of the address conversion table 31 will be described. For example, the processor 1-2 causes the storage control device 2 to execute the address conversion table 31 on the storage device 3
It is assumed that the part of the address ADRS1 in is changed (step 401). At this time, the processor 1-2 refers to the flag 33 attached to the storage protection key storage 32 (step 402), and checks whether or not there is an ON bit in the entry corresponding to the address ADRS1 (step 403). ). When the bit is turned on and there is a bit, the TLB invalidate is instructed only to the processor corresponding to the bit (step 404). In the example of FIG. 2, the processor 1-1
Only TLB is instructed to invalidate. That is, since the changed logical address / real address pair is not stored in the TLB of the processor in which the bit of the corresponding address portion of the flag 33 is off, the processor is instructed to invalidate the TLB. No need. The processor 1-1 which has received the TLB invalidate instruction invalidates the TLB 11-1 and turns off the bit corresponding to the processor 1-1 in the flag 33. Similarly, in the processor 1-2 that has changed the address conversion table 31, if the bit corresponding to the processor 1-2 of the corresponding address portion in the flag 33 is off, the TLB 11-2 is invalidated, The bit corresponding to the processor 1-2 in the flag 33 will be turned off. The off operation of the corresponding bit in the flag 33 may be collectively performed by the processor instructing the TLB invalidate.
【００１６】以上、本発明の一実施例について説明した
が、図３及び図４の処理の一部又は全部を記憶制御装置
２に受け持たせてもよい。また、これと関連して、アド
レス変換テーブル３１、記憶保護キーストレージ３２及
びフラグ３３は記憶制御装置２上にあってもよい。Although one embodiment of the present invention has been described above, a part or all of the processing of FIGS. 3 and 4 may be handled by the storage control device 2. Further, in association with this, the address conversion table 31, the storage protection key storage 32, and the flag 33 may be on the storage control device 2.
【００１７】本発明は更に、複数台のプロセッサが記憶
装置を共有し、該記憶装置又は記憶制御装置上に記憶保
護キーストレージを持ち、各プロセッサ内には該記憶保
護キーストレージの写しを持つマルチプロセッサシステ
ムにも適用可能である。即ち、記憶保護キーストレージ
に付随して、図２に示したと同様の構成のプロセッサ対
応のフラグを設け、各プロセッサが記憶保護キーストレ
ージの記憶保護キーを持つ場合に該フラグの対応するビ
ットをオンとし、あるプロセッサが記憶保護キーストレ
ージを書き換える場合には、該フラグを参照し、オンと
なっているプロセッサに対してのみ通信してインバリデ
ートを指示すればよい。The present invention further provides a multiprocessor in which a plurality of processors share a storage device, a storage protection key storage is provided on the storage device or storage control device, and a copy of the storage protection key storage is provided in each processor. It is also applicable to processor systems. That is, a flag corresponding to the processor having the same configuration as that shown in FIG. 2 is provided in association with the storage protection key storage, and when each processor has the storage protection key of the storage protection key storage, the corresponding bit of the flag is turned on. Then, when a certain processor rewrites the storage protection key storage, it is only necessary to refer to the flag and communicate only with the turned-on processor to indicate the invalidation.
【００１８】[0018]
【発明の効果】請求項１の発明によれば、プロセッサが
記憶装置や記憶制御装置上のアドレス変換テーブルを書
き換えた際、その写しを持っているプロセッサに対して
のみインバリデート指示を行えばよいため、それ以外の
写しを持たないプロセッサに対するインバリデート指示
のための通信時間がなくなり、その分の性能向上がはか
れる。According to the first aspect of the present invention, when the processor rewrites the address translation table in the storage device or the storage control device, it is only necessary to issue the invalidate instruction to the processor having the copy. Therefore, the communication time for the invalidation instruction to the other processor that does not have a copy is eliminated, and the performance can be improved accordingly.
【００１９】請求項２の発明によれば、プロセッサが記
憶装置や記憶制御装置上の記憶保護キーストレージを書
き換えた際、その写しを持っているプロセッサに対して
のみインバリデート指示の通信を行えばよいため、同様
にプロセッサ間の通信頻度が減少し、性能向上がはかれ
る。According to the second aspect of the present invention, when the processor rewrites the storage protection key storage on the storage device or the storage control device, the invalidation instruction communication is performed only to the processor having the copy. Since it is good, the communication frequency between the processors is similarly reduced and the performance is improved.
【図１】本発明によるマルチプロセッサシステムの一実
施例の全体ブロック図である。FIG. 1 is an overall block diagram of an embodiment of a multiprocessor system according to the present invention.
【図２】記憶保護キーストレージに付随して設けたフラ
グの構成例を示す図である。FIG. 2 is a diagram showing a configuration example of a flag provided in association with a storage protection key storage.
【図３】本マルチプロセッサシステムにおけるアドレス
変換の際の動作を説明するためのフローチャートであ
る。FIG. 3 is a flowchart for explaining an operation at the time of address conversion in the present multiprocessor system.
【図４】本マルチプロセッサシステムにおけるアドレス
変換テーブルを書き換える際の動作を説明するためのフ
ローチャートである。FIG. 4 is a flowchart for explaining an operation when rewriting an address conversion table in the present multiprocessor system.
１−１〜１−Ｎ プロセッサ １１−１〜１１−Ｎ アドレス変換バッファ ２ 記憶制御装置 ３ 記憶装置 ３１ アドレス変換テーブル ３２ 記憶保護キーストレージ ３３ プロセッサ対応フラグ 1-1 to 1-N processor 11-1 to 11-N address translation buffer 2 storage control device 3 storage device 31 address translation table 32 storage protection key storage 33 processor compatible flag
Claims (2)
し、該記憶装置又は記憶制御装置上にはアドレス変換テ
ーブルと記憶保護キーストレージを持ち、各プロセッサ
内には前記アドレス変換テーブルの写しを持つマルチプ
ロセッサシステムにおいて、 前記記憶保護キーストレージに付随して、前記アドレス
変換テーブルの写しをどのプロセッサが持っているかを
示すフラグを設け、プロセッサが前記アドレス変換テー
ブルを書き換えた際、前記フラグを参照して該アドレス
変換テーブルの写しを持っているプロセッサのみにその
無効化を指示することを特徴とするマルチプロセッサシ
ステム。1. A plurality of processors share a storage device, an address conversion table and a storage protection key storage are provided on the storage device or storage control device, and a copy of the address conversion table is provided in each processor. In a multiprocessor system, a flag indicating which processor has a copy of the address translation table is provided in association with the storage protection key storage, and when the processor rewrites the address translation table, the flag is referred to. A multiprocessor system characterized by instructing only a processor having a copy of the address translation table to invalidate the address translation table.
し、該記憶装置又は記憶制御装置上に記憶保護キースト
レージを持ち、各プロセッサ内には前記記憶保護キース
トレージの写しを持つマルチプロセッサシステムにおい
て、 前記記憶保護キーストレージに付随して、当該写しをど
のプロセッサが持っているかを示すフラグを設け、プロ
セッサが前記記憶保護キーストレージを書き換えた際、
前記フラグを参照して該記憶保護キーストレージの写し
を持っているプロセッサのみにその無効化を指示するこ
とを特徴とするマルチプロセッサシステム。2. A multiprocessor system in which a plurality of processors share a storage device, a storage protection key storage is provided on the storage device or a storage control device, and a copy of the storage protection key storage is provided in each processor. When the processor rewrites the storage protection key storage, a flag indicating which processor has the copy is provided in association with the storage protection key storage.
A multiprocessor system characterized by instructing only a processor having a copy of the storage protection key storage to invalidate it by referring to the flag.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114491A JPH05314009A (en) | 1992-05-07 | 1992-05-07 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114491A JPH05314009A (en) | 1992-05-07 | 1992-05-07 | Multiprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314009A true JPH05314009A (en) | 1993-11-26 |
Family
ID=14639090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114491A Pending JPH05314009A (en) | 1992-05-07 | 1992-05-07 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314009A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816477A (en) * | 1994-06-29 | 1996-01-19 | Kofu Nippon Denki Kk | Multiprocessor system |
| EP1675010A2 (en) * | 2004-12-23 | 2006-06-28 | Fujitsu Siemens Computers GmbH | Method for updating translation look-aside buffer entries in a multiprocessor computer system |
| JP2018506790A (en) * | 2015-02-04 | 2018-03-08 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | System and method for memory synchronization in a multi-core system |
-
1992
- 1992-05-07 JP JP4114491A patent/JPH05314009A/en active Pending
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