JPH0530905U - Status reading circuit - Google Patents
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- JPH0530905U JPH0530905U JP7857791U JP7857791U JPH0530905U JP H0530905 U JPH0530905 U JP H0530905U JP 7857791 U JP7857791 U JP 7857791U JP 7857791 U JP7857791 U JP 7857791U JP H0530905 U JPH0530905 U JP H0530905U
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Abstract
(57)【要約】
【目的】 スキャン周期内に発生した従来認識すること
のできなかった短時間のステータスも確実に認識して読
み込みを可能なステータス読み込み回路を実現すること
である。
【構成】 フィルタ回路１１は入力信号から単発パルス
等のノイズを除いてステータス変化検出回路１２に入力
する。ステータス出力回路１３の出力であるＯＵＴ信号
が“Ｈ”レベルの時はＤフリップフロップ２１は入力信
号であるＱ3信号の立ち下がりを検出し、ＯＵＴ信号が
“Ｌ”レベルの時はＱ3 信号の立ち上がりを検出して、
スキャン周期中におけるステータス変化を読み込む。
(57) [Summary] [Purpose] To realize a status reading circuit capable of surely recognizing and reading a short-time status that could not be recognized in the scan cycle. [Structure] A filter circuit 11 removes noise such as a single pulse from an input signal and inputs it to a status change detection circuit 12. D flip-flop 21 when the OUT signal is at the "H" level which is the output of the status output circuit 13 detects the falling of the Q 3 signal is the input signal, when the OUT signal is at the "L" level Q 3 signal The rising edge of
Read the status change during the scan cycle.
Description
【０００１】[0001]
本考案はＦＡ（ファクトリーオートメーション）に用いられるＰＬＣ（プログ ラマブルコントローラ）等の接点入力モジュールに使用されているステータス読 み込み回路に関する。 The present invention relates to a status reading circuit used in a contact input module such as a PLC (programmable controller) used in FA (factory automation).
【０００２】[0002]
ＰＬＣでは、制御対象に関する種々の情報を読み込み、適確な処理を自立的に 行うことが要求される。 In PLC, it is required to read various kinds of information about the controlled object and perform appropriate processing autonomously.
【０００３】 生産機械等の状態（ステータス）は“Ｈ”，“Ｌ”のディジタル情報としてＰ ＬＣに入力されるが、この入力されたステータスを正確に読み込むことが重要で ある。The state (status) of the production machine or the like is input to the PLC as digital information of “H” and “L”, but it is important to accurately read the input status.
【０００４】 このステータス読み込み回路として従来から用いられている回路を図３により 説明する。Ｄフリップフロップ１のＤ端子には入力信号が印加され、クロックパ ルスの立ち上がり時における入力信号の状態が正出力端子からＱ1 信号として出 力され、補出力端子からＱ1 ′信号が出力される。Ｄフリップフロップ２のＤ端 子にはＱ1 信号が入力され、クロックパルスの立ち上がりでＱ1 信号の状態が正 出力端子からＱ2 信号として出力され、補出力端子からは逆位相のＱ2 ′信号が 出力される。Ｑ1 信号とＱ2 信号はナンドゲート３に入力され、Ｑ1 ′信号とＱ 2 ′信号はナンドゲート４に入力され、ナンドゲート３の出力のα信号はＲＳフ リップフロップ５のプリセット端子に、ナンドゲート４の出力のβ信号はＲＳフ リップフロップ５のクリア端子に入力される。A circuit conventionally used as this status reading circuit will be described with reference to FIG. An input signal is applied to the D terminal of the D flip-flop 1, and the state of the input signal at the rising edge of the clock pulse changes from the positive output terminal to Q.1It is output as a signal and Q is output from the auxiliary output terminal.1'Signal is output. Q is used for the D terminal of the D flip-flop 2.1A signal is input and Q is generated at the rising edge of the clock pulse.1Signal status is positive from output terminal to Q2The signal is output as a signal, and the reverse phase Q is output from the auxiliary output terminal.2'Signal is output. Q1Signal and Q2The signal is input to the NAND gate 3 and Q1'Signal and Q 2 The 'signal is input to the NAND gate 4, the α signal output from the NAND gate 3 is input to the preset terminal of the RS flip-flop 5, and the β signal output from the NAND gate 4 is input to the clear terminal of the RS flip-flop 5.
【０００５】 次にこの回路を図４のタイムチャートを参照しながら説明する。入力信号は（ ロ）に示す波形で、（イ）のクロックパルスの立ち上がりで入力信号のその時の 状態が（ハ）のＱ1 信号として出力される。（ヘ）のＱ1 ′信号はＱ1 信号の逆 位相の信号である。Next, this circuit will be described with reference to the time chart of FIG. The input signal has the waveform shown in (b), and the current state of the input signal is output as the Q 1 signal in (c) at the rising edge of the clock pulse in (b). The Q 1 'signal in (f) is a signal having a phase opposite to that of the Q 1 signal.
【０００６】 Ｑ1 信号はＤフリップフロップ２のＤ端子に入力され、（イ）のクロックパル スの立ち上がりで、Ｑ1 信号のその時の状態が（ニ）のＱ2 信号となる。（ト） のＱ2 ′信号はＱ2 信号の逆位相の信号である。The Q 1 signal is input to the D terminal of the D flip-flop 2, and the state of the Q 1 signal at that time becomes the Q 2 signal of (d) at the rise of the clock pulse of (a). The Q 2 'signal of (g) is a signal having a phase opposite to that of the Q 2 signal.
【０００７】 ナンドゲート３には（ハ）のＱ1 信号と（ニ）のＱ2 信号が入力されて、両信 号がＨレベルの時のみＬレベルで、その他の時はＨレベルである（ホ）のα信号 を出力する。[0007] The NAND gate 3 are inputted Q 1 signal, Q 2 signal (d) (iii), at the L level only when No. Ryoshin is H level, an H level when the other (E ) Output the α signal.
【０００８】 ナンドゲート４には（ヘ）のＱ1 ′信号と（ト）のＱ2 ′信号が入力されて、 ナンドゲート５と同様な入力−出力特性による出力信号の（チ）のβ信号を出力 する。[0008] NAND gate 4 is input signal 'Q 2 signals and (g)' Q 1 of (f), the NAND gate 5 and the same input - output β signal (h) of the output signal by the output characteristic To do.
【０００９】 （リ）のＱ3 信号は、ＲＳフリップフロップ５の出力信号で、プリセット端子 に入力されるα信号が“Ｌ”の時にＱ3 信号は“Ｈ”に、クリア端子に入力され るβ信号が“Ｌ”の時にＱ3 信号は“Ｌ”になる。The ( 3 ) Q 3 signal is an output signal of the RS flip-flop 5, and when the α signal input to the preset terminal is “L”, the Q 3 signal is input to “H” and to the clear terminal. When the β signal is “L”, the Q 3 signal becomes “L”.
【００１０】 アンドゲート６は（リ）のＱ3 信号と（ヌ）のリード信号との論理積の（ル） の出力信号を出力する。The AND gate 6 outputs an output signal (L) of the logical product of the Q 3 signal (R) and the read signal (N).
【００１１】[0011]
ところで、図４において明らかに分るように、この従来の回路では、スキャン 周期内で起こったステータスの変化が次のリード信号の“Ｈ”レベルの波形にま で継続していない場合の（リ）のＱ3 信号のａの波形は（ル）の出力信号には現 れず、次のリード信号の“Ｈ”レベルの波形にまで継続する場合にｂの波形が現 れるのみで、ステータスを正確に認識することができない。従って、単発パルス によるノイズ等を除去することはできるが、ステータス読み込み回路としては不 正確な読み込みしかできない。By the way, as can be clearly seen in FIG. 4, in this conventional circuit, when the status change occurring within the scan cycle does not continue to the “H” level waveform of the next read signal, The waveform of a of the Q 3 signal of) does not appear in the output signal of (l), and the waveform of b appears only when the waveform continues to the “H” level waveform of the next read signal. Can't recognize to. Therefore, although noise and the like due to a single pulse can be removed, the status reading circuit can only read incorrectly.
【００１２】 本考案は上記の点に鑑みてなされたもので、その目的は、スキャン周期内に発 生した従来認識することのできなかった短時間のステータスも確実に認識して読 み込みを可能にするステータス読み込み回路を実現することにある。The present invention has been made in view of the above points, and an object of the present invention is to reliably recognize and read a short-time status that has not been recognized in the past, which has occurred in a scan cycle. It is to realize a status reading circuit that enables it.
【００１３】[0013]
前記の課題を解決する本考案は、プログラマブルコントローラにおいて使用さ れるフリップフロップを利用したステータス読み込み回路において、ステータス を示す２値化された信号を入力とし、この入力信号に重畳される単発パルス等の ノイズを除去し、その出力段のフリップフロップから正出力と補出力とを出力す るフィルタ回路と、該フィルタ回路から出力される前記フリップフロップの補出 力をクロック入力とするクリア端子付きの第１のフリップフロップと、前記フィ ルタ回路から出力される前記フリップフロップの正出力をクロック入力とする第 ２のフリップフロップと、前記フィルタ回路から出力される正出力と、前記第１ のフリップフロップの補出力と、前記第２のフリップフロップの補出力とが入力 されるアンドゲートと、前記第２のフリップフロップの正出力と前記アンドゲー トの出力とが入力されているオアゲートとで構成されるステータス変化検出回路 と、前記オアゲートの出力をデータ入力とし、ステータスを読み込むためのリー ド信号をクロック入力とし、正補出力端子を備えて、正出力をステータスを読み 込んだ信号として出力する第３のフリップフロップで構成されるステータス出力 回路とを具備し、該ステータス出力回路の前記第３のフリップフロップの正出力 は、前記第１のフリップフロップのクリア端子に、補出力は前記第２のフリップ フロップのクリア端子に入力されるようになっていることを特徴とするものであ る。 The present invention, which solves the above-mentioned problems, is a status reading circuit using a flip-flop used in a programmable controller, which inputs a binarized signal indicating a status and generates a single pulse or the like superimposed on the input signal. A filter circuit that removes noise and outputs a positive output and a complementary output from the flip-flop of the output stage, and a filter circuit with a clear terminal that uses the output of the flip-flop output from the filter circuit as a clock input. 1 flip-flop, a second flip-flop whose clock input is the positive output of the flip-flop output from the filter circuit, a positive output output from the filter circuit, and a second flip-flop of the first flip-flop. An AND gate to which the complementary output and the complementary output of the second flip-flop are input. And a status change detection circuit including an OR gate to which the positive output of the second flip-flop and the output of the AND gate are input, and an output of the OR gate as a data input for reading the status. A read signal is used as a clock input, a positive output terminal is provided, and a status output circuit composed of a third flip-flop that outputs the positive output as a status read signal is provided. The positive output of the third flip-flop is input to the clear terminal of the first flip-flop, and the complementary output of the third flip-flop is input to the clear terminal of the second flip-flop. is there.
【００１４】[0014]
リード信号が入力されてステータス出力回路からその読み込んだステータスが 出力された直後から、次のリード信号が入力されるまでのスキャン周期の期間を 考える。 Consider the period of the scan cycle from immediately after the read signal is input and the read status is output from the status output circuit until the next read signal is input.
【００１５】 （１）この時のステータス出力回路の出力しているステータスが“Ｌ”レベル であった場合、次のリード信号が入力されるまでの間にステータスが“Ｈ”へと 変化する事態が生じたことを、第２のフリップフロップにより検出する。即ち、 この時の第２のフリップフロップのリセット入力は“Ｈ”であり、リセット信号 がネゲートされているため、この第２のフリップフロップはフィルタ回路の出力 段のフリップフロップの正出力が“Ｌ”から“Ｈ”に変化すると、この変化を検 知してその正出力を“Ｌ”から“Ｈ”に変化させる。この正出力はオアゲートを 介してステータス出力回路を構成する第３のフリップフロップのＤ端子に入力さ れており、リード信号の入力と共にラッチされて、ステータス情報として正出力 端子から出力される。この時、第１のフリップフロップはリセットされていて、 補出力端子は“Ｈ”に固定されている。(1) When the status output from the status output circuit at this time is “L” level, the status changes to “H” until the next read signal is input. The occurrence of is detected by the second flip-flop. That is, at this time, the reset input of the second flip-flop is "H", and the reset signal is negated, so that the positive output of the flip-flop of the output stage of the filter circuit is "L". When it changes from "H" to "H", this change is detected and its positive output is changed from "L" to "H". This positive output is input to the D terminal of the third flip-flop that constitutes the status output circuit via the OR gate, is latched with the input of the read signal, and is output from the positive output terminal as status information. At this time, the first flip-flop is reset and the auxiliary output terminal is fixed at "H".
【００１６】 （２）ステータスが“Ｈ”の時は、スキャン周期内に“Ｈ”から“Ｌ”へのス テータスの変化を第１のフリップフロップで検出する。 （３）ステータスの変化が起こらない場合、フィルタ回路の出力段のフリップ フロップの正出力が、アンドゲート及びオアゲートを介して第３のフリップフロ ップのＤ端子に入力されており、リード信号の入力によりラッチされて、ステー タス情報として正出力端子から出力される。(2) When the status is “H”, the first flip-flop detects the change in status from “H” to “L” within the scan cycle. (3) When the status does not change, the positive output of the flip-flop in the output stage of the filter circuit is input to the D terminal of the third flip-flop via the AND gate and the OR gate, and the read signal is input. It is latched by and is output from the positive output terminal as status information.
【００１７】 即ち、スキャン周期内においてステータスの変化が起きた時は、リード信号入 力時点の情報よりも、その時点以前のステータスの変化を示す情報を出力して、 ステータスの変化を正確に読み込むことができる。That is, when a status change occurs in the scan cycle, the information indicating the status change before that time is output rather than the information at the time when the read signal is input, and the status change is accurately read. be able to.
【００１８】[0018]
以下、図面を参照して本考案の実施例を詳細に説明する。 図１は、本考案の一実施例の回路図である。図において、図３と同等の部分に は同一の符号を付してある。図中、１１は図３の回路からアンドゲート６を除い た入力信号から単発パルスを除くためのフィルタ回路、１２は入力されるフィル タ回路１１の出力信号においてスキャン周期毎に起こるステータスの変化を検出 するステータス変化検出回路である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram of an embodiment of the present invention. In the figure, the same parts as those in FIG. 3 are designated by the same reference numerals. In the figure, 11 is a filter circuit for removing a single pulse from an input signal obtained by removing the AND gate 6 from the circuit of FIG. 3, and 12 is a status change occurring in each scan cycle in the output signal of the input filter circuit 11. This is a status change detection circuit for detection.
【００１９】 １３は前回のスキャン周期中に取り込んだステータスに基づいて、検出するス テータス変化を選択するステータス出力回路である。 ２１はＤ端子に正電圧Ｖが入力され、クロック端子にＲＳフリップフロップ５ の補出力端子の出力Ｑ3 ′信号が入力されるクリア端子付きのＤフリップフロッ プ、２２はＤ端子に正電圧Ｖが入力され、クロック端子にＲＳフリップフロップ ５の正出力端子の出力Ｑ3 信号が入力されるクリア端子付きのＤフリップフロッ プである。Reference numeral 13 is a status output circuit for selecting a status change to be detected based on the status taken in during the previous scan cycle. 21 positive voltage V is input to the D terminal, a clear terminal with a D flip-flop output Q 3 'signals of the auxiliary output terminal of the RS flip-flop 5 are input to the clock terminal, 22 is a positive voltage V to the D terminal It is a D flip-flop with a clear terminal to which the output Q 3 signal of the positive output terminal of the RS flip-flop 5 is input to the clock terminal.
【００２０】 ２３はＤフリップフロップ２２の補出力端子出力のＡ′信号と、Ｄフリップフ ロップ２１の補出力端子出力のＢ信号とＲＳフリップフロップ５の補出力端子出 力のＱ3 信号であるＣ信号とが入力されて論理積演算を行うアンドゲートである 。Reference numeral 23 denotes the A ′ signal output from the complementary output terminal of the D flip-flop 22, the B signal output from the complementary output terminal of the D flip-flop 21, and the Q 3 signal output from the complementary output terminal of the RS flip-flop 5. An AND gate that receives a signal and performs a logical product operation.
【００２１】 ２４はＤフリップフロップ２２の正出力端子出力のＡ信号とアンドゲート２３ の出力とが入力されて論理和演算を行うオアゲートである。その出力はＯＵＴ′ 信号としてステータス出力回路１３に入力される。Ｄフリップフロップ２１，２ ２とアンドゲート２３とオアゲート２４とでステータス変化検出回路１２を構成 している。Reference numeral 24 is an OR gate that receives the A signal output from the positive output terminal of the D flip-flop 22 and the output of the AND gate 23 to perform a logical sum operation. The output is input to the status output circuit 13 as the OUT 'signal. The D flip-flops 21 and 22, the AND gate 23, and the OR gate 24 form a status change detection circuit 12.
【００２２】 ３１はＤ端子にＯＵＴ′信号が入力され、クロック端子にリード信号が入力さ れるＤフリップフロップで、正出力端子の出力信号はＯＵＴ信号として出力され ると共に、Ｄフリップフロップ２１のクリア端子に入力され、補出力端子の出力 はＤフリップフロップ２２のクリア端子に入力される。Reference numeral 31 denotes a D flip-flop in which the OUT ′ signal is input to the D terminal and a read signal is input to the clock terminal. The output signal of the positive output terminal is output as the OUT signal and the D flip-flop 21 is cleared. The output of the auxiliary output terminal is input to the clear terminal of the D flip-flop 22.
【００２３】 次に、上記のように構成された実施例の動作を図２のタイムチャートを参照し ながら説明する。 図２において、（イ）は読み込みのためのリード信号の波形、（ロ）はフィル タ回路１１のＤフリップフロップ１に入力される入力信号の波形図である。（ハ ）は図３において示したＤフリップフロップ５の正出力端子の出力のＱ3 信号の 波形図で、ステータス変化検出回路１２の入力信号となっている。（ニ）はＱ3 信号の相補信号であるＱ3 ′信号の波形図である。Next, the operation of the embodiment configured as described above will be described with reference to the time chart of FIG. 2A is a waveform of a read signal for reading, and FIG. 2B is a waveform diagram of an input signal input to the D flip-flop 1 of the filter circuit 11. 3C is a waveform diagram of the Q 3 signal output from the positive output terminal of the D flip-flop 5 shown in FIG. 3, which is an input signal to the status change detection circuit 12. (D) is a waveform diagram of the Q 3 'signal which is a complementary signal of the Q 3 signal.
【００２４】 （ホ）はＤフリップフロップ２２の正出力端子の出力のＡ信号の波形図、（ヘ ）はＡ信号の相補信号であるＡ′信号の波形図である。 （ト）はＤフリップフロップ２１の補出力端子からの出力信号のＢ信号、（チ ）はオアゲート２４の出力のＯＵＴ′信号、（リ）はＤフリップフロップ３１の 正出力端子の出力のＯＵＴ信号で、本実施例の回路で得られる目的の出力信号の 波形図である。（ヌ）は各波形におけるタイミングを示す符号である。(E) is a waveform diagram of the A signal output from the positive output terminal of the D flip-flop 22, and (F) is a waveform diagram of the A ′ signal which is a complementary signal of the A signal. (G) is the B signal of the output signal from the complementary output terminal of the D flip-flop 21, (H) is the OUT 'signal of the output of the OR gate 24, and (L) is the OUT signal of the positive output terminal of the D flip-flop 31. 3 is a waveform diagram of a target output signal obtained by the circuit of this embodiment. (Nu) is a code indicating the timing in each waveform.
【００２５】 （ロ）の波形の入力信号が入力されると、フィルタ回路１１からは図４のタイ ムチャートに示した（リ）のＱ3 信号が出力されて、ステータス変化検出回路１ ２に入力される。又、ＲＳフリップフロップ５の補出力端子からはＱ3 ′信号が 出力される。When the input signal having the waveform (b) is input, the filter circuit 11 outputs the Q 3 signal (d) shown in the timing chart of FIG. 4 and the Q 3 signal is input to the status change detection circuit 12. To be done. The Q 3 ′ signal is output from the complementary output terminal of the RS flip-flop 5.
【００２６】 Ｑ3 信号はＤフリップフロップ２２のクロック端子に入力されて、正出力端子 から（ホ）のＡ信号、補出力端子からは（ヘ）のＡ′信号が出力されて、Ａ信号 はオアゲート２４に、Ａ′信号はアンドゲート２３に入力される。The Q 3 signal is input to the clock terminal of the D flip-flop 22, the (E) signal A is output from the positive output terminal, and the (F) A ′ signal is output from the auxiliary output terminal. The OR gate 24 inputs the A ′ signal to the AND gate 23.
【００２７】 Ｑ3 信号は更にアンドゲート２３にＣ信号として入力され、Ｑ3 ′信号はＤフ リップフロップ２１のクロック端子に入力されて補出力端子から（ト）のＢ信号 が出力されてアンドゲート２３に入力されている。The Q 3 signal is further input to the AND gate 23 as a C signal, and the Q 3 ′ signal is input to the clock terminal of the D flip-flop 21 and the (B) signal B is output from the auxiliary output terminal. It is input to the gate 23.
【００２８】 Ｄフリップフロップ３１のＤ端子にはオアゲート２４の出力の（チ）に示すＯ ＵＴ′信号が入力されて、クロック端子に入力されているリード信号の立ち上が り時におけるＯＵＴ′信号のステータスを正出力端子から（リ）のＯＵＴ信号と して出力する。To the D terminal of the D flip-flop 31, the OUT 'signal shown in (H) of the output of the OR gate 24 is input, and the OUT' signal at the rising edge of the read signal input to the clock terminal. The status of is output from the positive output terminal as the (i) OUT signal.
【００２９】 （ヌ）のタイミングのａにおいてはＱ3 信号が立ち上がり、その時点にＤフリ ップフロップ２２の出力のＡ信号はＤ端子の正電圧Ｖにより立ち上がる。オアゲ ート２４の出力（チ）のＯＵＴ′信号は“Ｈ”となり、リード信号の立ち上がり の時点ｂにおいてＤフリップフロップ３１の（リ）のＯＵＴ信号は“Ｈ”となる 。The signal Q 3 rises at the timing a of (n), and at that time, the signal A output from the D flip-flop 22 rises due to the positive voltage V at the D terminal. The OUT 'signal of the output (CH) of the analog 24 becomes "H", and the OUT signal of (D) of the D flip-flop 31 becomes "H" at the time point b of the rise of the read signal.
【００３０】 ＯＵＴ信号“Ｈ”が出力されると、Ｄフリップフロップ２１のクリア端子には “Ｈ”が入力されてリセット信号がネゲートされ、Ｑ3 ′信号の立ち上がり検出 、即ちＱ3 信号の立ち下がり検出が可能になり、（ト）のＢ信号は“Ｈ”の状態 を維持する。When the OUT signal “H” is output, “H” is input to the clear terminal of the D flip-flop 21, the reset signal is negated, and the rising edge of the Q 3 ′ signal is detected, that is, the rising edge of the Q 3 signal. The fall detection becomes possible, and the B signal in (g) maintains the "H" state.
【００３１】 Ｄフリップフロップ２２のクリア端子には“Ｌ”信号が入力されて、クリア端 子はアサートされ、Ａ信号は“Ｌ”となる。Ａ信号が“Ｌ”になると、（ハ）の Ｑ3 信号（Ｃ信号）が“Ｌ”なので、アンドゲート２３の出力は“Ｌ”になり、 オアゲート２４の出力の（チ）のＯＵＴ′信号も“Ｌ”になる。The “L” signal is input to the clear terminal of the D flip-flop 22, the clear terminal is asserted, and the A signal becomes “L”. When the A signal becomes “L”, the Q 3 signal (C signal) in (C) is “L”, so the output of the AND gate 23 becomes “L”, and the (H) OUT ′ signal of the output of the OR gate 24. Also becomes "L".
【００３２】 時点Ｃにおいて、Ｑ3 信号が立ち上がって“Ｈ”になると、アンドゲート２３ の入力のＡ′，Ｂ，Ｃ信号がすべて“Ｈ”となり、アンドゲート２３の出力は“ Ｈ”となって、オアゲート２４の出力ＯＵＴ′信号が“Ｈ”となるので、リード 信号の立ち上がり時点ｄにおいてもＯＵＴ信号は“Ｈ”状態を維持する。At the time point C, when the Q 3 signal rises and becomes “H”, all the A ′, B and C signals at the inputs of the AND gate 23 become “H” and the output of the AND gate 23 becomes “H”. As a result, the output OUT 'signal of the OR gate 24 becomes "H", so that the OUT signal maintains the "H" state even at the rising point d of the read signal.
【００３３】 時点ｅにおいてＱ3 信号（Ｃ信号）が立ち下がり、アンドゲート２３の出力は “Ｌ”となり、ＯＵＴ′信号も“Ｌ”となる。従って次のリード信号の立ち上が り時点ｆにおいてＯＵＴ信号は“Ｌ”となり、Ｄフリップフロップ２１のクリア 端子はアサートされ、Ｄフリップフロップ２２のクリア端子はネゲートされて、 Ｑ3 信号の立ち上がり検出が可能となり、Ｑ3 信号の立ち上がり時点ｇにおいて 、Ａ信号は“Ｈ”となり、ＯＵＴ′信号が“Ｈ”になり、従ってＢ信号も“Ｈ” となる。従ってリード信号の次の立ち上がりにおいて、ＯＵＴ信号は“Ｈ”にな る。At time point e, the Q 3 signal (C signal) falls, the output of the AND gate 23 becomes “L”, and the OUT ′ signal also becomes “L”. Therefore, at the next rising edge f of the read signal, the OUT signal becomes “L”, the clear terminal of the D flip-flop 21 is asserted, the clear terminal of the D flip-flop 22 is negated, and the rising edge of the Q 3 signal is detected. becomes possible, at the rising time point g of Q 3 signal, a signal goes to "H", OUT 'signal is "H", therefore B signal also to "H". Therefore, the OUT signal becomes "H" at the next rising edge of the read signal.
【００３４】 まとめると、ＯＵＴ信号が“Ｌ”の時、Ｑ3 信号の立ち上がりがあると、ＯＵ Ｔ′信号が“Ｈ”となり、立ち上がりが無いとＯＵＴ′信号はＱ3 信号の波形と 同様になる。In summary, when the OUT signal is “L”, when the Q 3 signal rises, the OUT ′ signal becomes “H”, and when there is no rise, the OUT ′ signal has the same waveform as the Q 3 signal. Become.
【００３５】 又、ＯＵＴ信号が“Ｈ”の時、Ｑ3 信号の立ち下がりがあると、ＯＵＴ′信号 は“Ｌ”となり、立ち下がりが無いと、ＯＵＴ′信号はＱ3 信号の波形と同様に なる。When the OUT signal is “H” and the Q 3 signal falls, the OUT ′ signal becomes “L”, and when there is no fall, the OUT ′ signal has the same waveform as the Q 3 signal. become.
【００３６】 リード信号の立ち下がりの時点を図示のようにｔn-1 ，ｔn ，ｔn+1 ，ｔn+2 とすると、ｔn-1 において、ＯＵＴ信号が“Ｌ”なので、Ｄフリップフロップ２ ２において、Ｑ3 信号の立ち上がり検出が可能となって、Ｑ3 信号の立ち上がり によりＯＵＴ′信号が“Ｈ”になり、時点ｔn において、ＯＵＴ信号が“Ｈ”で ある。Assuming that the falling time of the read signal is t n-1 , t n , t n + 1 , t n + 2 as shown in the figure, at t n-1 , the OUT signal is "L", so D in the flip-flop 2 2, making it possible to rise detection of Q 3 signal, it becomes OUT 'signal is "H" at the rising of the Q 3 signal, at time t n, OUT signal be "H".
【００３７】 時点ｔn において、ＯＵＴ信号が“Ｈ”であるため、Ｄフリップフロップ２１ においてＱ3 信号の立ち下がり検出が可能となる。併し、ｔn とｔn+1 の間には Ｑ3 信号の立ち下がりが無いため、ｔn+1 においてＯＵＴ信号は“Ｈ”のままで ある。Since the OUT signal is “H” at the time point t n , the falling edge of the Q 3 signal can be detected in the D flip-flop 21. And併, because there is no fall of the Q 3 signal between t n and t n + 1, OUT signal at t n + 1 is remains at "H".
【００３８】 ｔn+1 ，ｔn+2 の間にＱ3 信号の立ち下がりが発生するためＯＵＴ′信号が“ Ｌ”となり、リード信号の立ち上がり時点ｆでＯＵＴ信号は“Ｌ”となり、時点 ｔn+2 においてＯＵＴ信号は“Ｌ”である。Since the falling of the Q 3 signal occurs between t n + 1 and t n + 2 , the OUT ′ signal becomes “L”, and the OUT signal becomes “L” at the rising time point f of the read signal. At t n + 2 , the OUT signal is “L”.
【００３９】 以上説明したように、入力信号であるＱ3 信号がリード信号の周期内において 、前周期のステータスと異なるステータスを生じた時、即ちステータスが変化し た時、その変化を検出して変化の有無を出力し、入力信号のステータスの変化を 忠実に表現することができるようになるので、例えばスキャン周期内に短時間発 生したステータスをも読み込むことができるようになる。As described above, when the Q 3 signal which is the input signal causes a status different from the status of the previous cycle in the cycle of the read signal, that is, when the status changes, the change is detected. Since it becomes possible to output the presence / absence of a change and faithfully represent the change in the status of the input signal, it becomes possible to read the status that has occurred for a short time during the scan cycle, for example.
【００４０】[0040]
以上詳細に説明したように本考案によれば、スキャン周期内に発生した従来認 識することのできなかった短時間のステータスも確実に認識して読み込むことが できるようになり、実用上の効果は大きい。 As described in detail above, according to the present invention, it becomes possible to reliably recognize and read even a short-term status that could not be recognized in the scan cycle, which is a practical effect. Is big.
【図１】本考案の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】図１の実施例の動作のタイムチャートである。FIG. 2 is a time chart of the operation of the embodiment of FIG.
【図３】従来のステータス読み込み回路のブロック図で
ある。FIG. 3 is a block diagram of a conventional status reading circuit.
【図４】図３の従来の回路の動作のタイムチャートであ
る。FIG. 4 is a time chart of the operation of the conventional circuit of FIG.
５ ＲＳフリップフロップ １１ フィルタ回路 １２ ステータス変化検出回路 １３ ステータス出力回路 ２１，２２，３１ Ｄフリップフロップ ２３ アンドゲート ２４ オアゲート 5 RS flip-flop 11 Filter circuit 12 Status change detection circuit 13 Status output circuit 21, 22, 31 D flip-flop 23 AND gate 24 OR gate
Claims (1)
用されるフリップフロップを利用したステータス読み込
み回路において、 ステータスを示す２値化された信号を入力とし、この入
力信号に重畳される単発パルス等のノイズを除去し、そ
の出力段のフリップフロップ（５）から正出力（Ｑ3 信
号）と補出力（Ｑ3 ′信号）とを出力するフィルタ回路
（１１）と、 該フィルタ回路（１１）から出力される前記フリップフ
ロップ（５）の補出力（Ｑ3 ′信号）をクロック入力と
するクリア端子付きの第１のフリップフロップ（２１）
と、前記フィルタ回路（１１）から出力される前記フリ
ップフロップ（５）の正出力（Ｑ3 信号）をクロック入
力とする第２のフリップフロップ（２２）と、前記フィ
ルタ回路（１１）から出力される正出力（Ｑ3 信号）
と、前記第１のフリップフロップ（２１）の補出力（Ｂ
信号）と、前記第２のフリップフロップ（２２）の補出
力（Ａ′信号）とが入力されるアンドゲート（２３）
と、前記第２のフリップフロップの正出力（Ａ信号）と
前記アンドゲート（２３）の出力とが入力されているオ
アゲート（２４）とで構成されるステータス変化検出回
路（１２）と、 前記オアゲート（２４）の出力（ＯＵＴ′信号）をデー
タ入力とし、ステータスを読み込むためのリード信号を
クロック入力とし、正補出力端子を備えて、正出力をス
テータスを読み込んだ信号（ＯＵＴ信号）として出力す
る第３のフリップフロップ（３１）で構成されるステー
タス出力回路（１３）とを具備し、 該ステータス出力回路（１３）の前記第３のフリップフ
ロップ（３１）の正出力は、前記第１のフリップフロッ
プ（２１）のクリア端子に、補出力は前記第２のフリッ
プフロップ（２２）のクリア端子に入力されるようにな
っていることを特徴とするステータス読み込み回路。1. A status reading circuit using a flip-flop used in a programmable controller, wherein a binarized signal indicating a status is input, and noise such as a single pulse superimposed on the input signal is removed, the flip-flop thereof a positive output from the flip-flop (5) of the output stage (Q 3 signal) and the auxiliary output (Q 3 'signal) and a filter circuit (11) for outputting, output from the filter circuit (11) First flip-flop (21) with a clear terminal, which uses the complementary output (Q 3 'signal) of (5) as a clock input
And a second flip-flop (22) which receives the positive output (Q 3 signal) of the flip-flop (5) output from the filter circuit (11) as a clock input, and is output from the filter circuit (11). positive output that (Q 3 signal)
And the complementary output of the first flip-flop (21) (B
Signal) and the complementary output (A 'signal) of the second flip-flop (22) are input.
And a status change detection circuit (12) composed of an OR gate (24) to which the positive output (A signal) of the second flip-flop and the output of the AND gate (23) are input, and the OR gate The output (OUT 'signal) of (24) is used as a data input, the read signal for reading the status is used as a clock input, and a positive and complementary output terminal is provided, and the positive output is output as a signal (OUT signal) for reading the status. A status output circuit (13) composed of a third flip-flop (31), wherein the positive output of the third flip-flop (31) of the status output circuit (13) is the first flip-flop. The complementary output is input to the clear terminal of the second flip-flop (22), and the complementary output is input to the clear terminal of the second flip-flop (22). Status read circuit that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7857791U JPH0530905U (en) | 1991-09-27 | 1991-09-27 | Status reading circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7857791U JPH0530905U (en) | 1991-09-27 | 1991-09-27 | Status reading circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0530905U true JPH0530905U (en) | 1993-04-23 |
Family
ID=13665761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7857791U Withdrawn JPH0530905U (en) | 1991-09-27 | 1991-09-27 | Status reading circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0530905U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018063691A (en) * | 2016-10-14 | 2018-04-19 | エルエス産電株式会社Lsis Co., Ltd. | Apparatus for recognizing a pulse signal |
-
1991
- 1991-09-27 JP JP7857791U patent/JPH0530905U/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018063691A (en) * | 2016-10-14 | 2018-04-19 | エルエス産電株式会社Lsis Co., Ltd. | Apparatus for recognizing a pulse signal |
| US10110236B2 (en) | 2016-10-14 | 2018-10-23 | Lsis Co., Ltd. | Apparatus for recognizing pulse signal |
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