JPH05304450A - Semiconductor device and electronic system, with protective circuit - Google Patents
Semiconductor device and electronic system, with protective circuitInfo
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は保護回路を具備する半導
体装置とそれを用いた電子システムに関し、特に保護回
路をチップ上に具備する絶縁ゲート型電界効果トランジ
スタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a protection circuit and an electronic system using the same, and more particularly to an insulated gate field effect transistor having a protection circuit on a chip.
【０００２】[0002]
【従来の技術】大電力を扱う絶縁ゲート型電界効果トラ
ンジスタは一般にパワーＭＯＳＦＥＴと呼ばれ、チップ
上にパワーＭＯＳＦＥＴの破壊を防止するための保護回
路を具備している。１９９１年１２月５日発行のエレク
トロニックデザイン(ELECTRONIC DESIGN)のテクノロジ
ーニュースレター(TECHNOLOGY NEWSLETTER)に、短絡、
過熱および過電圧の保護機能が集積化されたオランダの
フィリップスセミコンダクターズ社(Philips Semicondu
ctors)の３ピンのパワーＭＯＳＦＥＴが紹介されてお
り、接合温度が約１８０゜Ｃの安全値を越えると保護回
路がデバイスをオフ状態とし、制御入力が低レベルに駆
動されるまではデバイスをオフ状態に保つラッチが過熱
および短絡保護回路に含まれていると報告されている。
同様にフィリップスセミコンダクターズ社(Philips Sem
iconductors)から頒布された「TOPFET- a new concept i
n protected MOSFET」と言うタイトルのテクニカル パ
ブリケーション プロダクトインフォメーション ＳＣ
０１２、ＰＰ．１−４(TECHNICAL PUBLICATION PRODUCT
INFORMATION SC012, PP.1-4)には同様に、短絡、過熱
および過電圧の保護機能が集積化された3ピンのＭＯＳ
ＦＥＴの簡単な内部ブロックダイヤグラムが紹介される
とともに、過負荷保護機能（過熱もしくは負荷短絡）が
作動すると出力のパワーＭＯＳＦＥＴのゲートを低電圧
にラッチし出力をオフ状態に保ち、入力電圧が３．５Ｖ
〜４．５Ｖのラッチリセットスレッシュホールド以上で
あるかぎり、保護がラッチ状態に留まることが報告され
ている。2. Description of the Related Art An insulated gate field effect transistor that handles a large amount of power is generally called a power MOSFET and has a protection circuit on a chip for preventing the power MOSFET from being destroyed. Short-circuited in the technology newsletter (TECHNOLOGY NEWSLETTER) of electronic design (ELECTRONIC DESIGN) issued on December 5, 1991,
Philips Semiconductors of the Netherlands with integrated overheat and overvoltage protection
A 3-pin power MOSFET has been introduced. When the junction temperature exceeds a safe value of about 180 ° C, the protection circuit turns off the device and turns off the device until the control input is driven to a low level. A latch to keep the condition is reported to be included in the overheat and short circuit protection circuit.
Similarly, Philips Semiconductors
"TOPFET-a new concept i distributed by
Technical Publication Product Information SC entitled "n protected MOSFET"
012, PP. 1-4 (TECHNICAL PUBLICATION PRODUCT
INFORMATION SC012, PP.1-4) similarly has a 3-pin MOS with integrated short-circuit, overheat and overvoltage protection functions.
A simple internal block diagram of the FET is introduced, and when the overload protection function (overheat or load short circuit) is activated, the gate of the output power MOSFET is latched at a low voltage to keep the output in the off state, and the input voltage is 3. 5V
It has been reported that protection remains in the latched state as long as it is above the latch reset threshold of ~ 4.5V.
【０００３】[0003]
【発明が解決しようとする課題】上記従来技術において
は、パワーＭＯＳＦＥＴの制御入力が高レベルであるか
ぎり保護動作が維持されるが、制御入力がラッチリセッ
トスレッシュホールド以下の低レベルとなると保護動作
が解除されることとなる。しかし、本発明者等の検討に
より、このＭＯＳＦＥＴが、例えばパルス信号で駆動さ
れる場合に、このパルス信号の低レベルが上記ラッチリ
セットスレッシュホールド以下となり、不所望にも保護
動作が解除されることが明らかとされた。パワーＭＯＳ
ＦＥＴの短絡、過熱および過電圧の保護動作が作動する
と言うことは、パワーＭＯＳＦＥＴの動作環境が安全な
状態から危険な状態に逸脱していることを意味してい
る。動作環境改善による安全な状態への復帰前に、低レ
ベルのパルス駆動によって保護動作が解除されると、高
レベルのパルス駆動によってパワーＭＯＳＦＥＴは当
然、動作を再開する。この動作再開によりパワーＭＯＳ
ＦＥＴが過熱、過電圧、過負荷もしくは過電流の状態と
なると、保護回路は再びラッチされ、保護動作が開始さ
れる。このように、動作環境が危険な状態に有るパワー
ＭＯＳＦＥＴがパルス信号で駆動される場合には、パル
ス信号の高レベルと低レベルとのデューティ比に従っ
て、パワーＭＯＳＦＥＴは保護状態と非保護状態とを繰
り返すこととなる。従って、このパルス駆動の際の繰返
し動作によって長時間の電気的ストレスを受け、パワー
ＭＯＳＦＥＴは即座に破壊しないものの、その電気的特
性が大きく変動し、当初の目標仕様を満足しなくなる可
能性がある。また、出力の低下の原因になったり、負荷
の異常検出が遅れる原因となる可能性がある。これは、
パワーＭＯＳＦＥＴが組み込まれた電子回路の電気的特
性の信頼性やこれを用いる電子システムの安全性に著し
い悪影響を与えることとなる。In the above prior art, the protection operation is maintained as long as the control input of the power MOSFET is at a high level, but the protection operation is performed when the control input is at a low level below the latch reset threshold. It will be canceled. However, according to the study by the present inventors, when this MOSFET is driven by, for example, a pulse signal, the low level of the pulse signal becomes equal to or lower than the latch reset threshold, and the protection operation is undesirably released. Was made clear. Power MOS
The fact that the FET short circuit, overheat, and overvoltage protection operations are activated means that the operating environment of the power MOSFET deviates from a safe state to a dangerous state. If the protection operation is canceled by the low level pulse driving before the return to the safe state due to the improvement of the operating environment, the power MOSFET naturally resumes the operation by the high level pulse driving. By restarting this operation, the power MOS
When the FET becomes overheated, overvoltage, overloaded, or overcurrent, the protection circuit is latched again and the protection operation is started. In this way, when the power MOSFET whose operating environment is in a dangerous state is driven by the pulse signal, the power MOSFET switches between the protected state and the non-protected state according to the duty ratio of the high level and the low level of the pulse signal. It will be repeated. Therefore, although the power MOSFET is not immediately destroyed due to long-term electrical stress due to the repeated operation during the pulse driving, its electrical characteristics may fluctuate significantly and the initial target specifications may not be satisfied. .. In addition, it may cause a decrease in output or delay detection of a load abnormality. this is,
The reliability of the electrical characteristics of the electronic circuit in which the power MOSFET is incorporated and the safety of the electronic system using the power MOSFET are significantly adversely affected.
【０００４】本発明は上記の如き検討結果を基にしてな
されたものであり、その目的とするところは通常の入力
信号では、パワーＭＯＳＦＥＴのための保護動作が解除
されることが無い半導体装置を提供することにある。The present invention has been made on the basis of the above-described examination results, and an object of the present invention is to provide a semiconductor device in which a protection operation for a power MOSFET is not canceled by an ordinary input signal. To provide.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
に、本発明の一実施形態による半導体装置は、パワーＭ
ＯＳＦＥＴ（Ｍ0）と、パワーＭＯＳＦＥＴの動作状態
に関係した電気信号を検出する動作状態検出回路
（Ｍ1）と、動作状態検出回路（Ｍ1）の検出出力によっ
て所定の状態にラッチされるラッチ回路（Ｍ2、Ｍ3、Ｍ
4）と、所定の状態にラッチされたラッチ回路の出力に
よって、パワーＭＯＳＦＥＴ（Ｍ0）のゲート・ソース
間を導通状態とする制御素子（Ｍ5）と、パワーＭＯＳ
ＦＥＴ（Ｍ0）のゲートに駆動信号を供給する外部ゲー
ト端子とを具備してなり、外部ゲート端子に供給される
駆動電圧は動作状態検出回路（Ｍ1）とラッチ回路
（Ｍ2、Ｍ3、Ｍ4）との電源電圧としても利用され、駆
動信号の信号レベルは所定の範囲に設定され、駆動信号
の所定の範囲に設定された信号レベルと異なるレベルに
設定された解除信号を外部ゲート端子に印加することに
より、パワーＭＯＳＦＥＴ（Ｍ0）のゲート・ソース間
が非導通状態となる如く制御素子（Ｍ5）を制御するこ
とを特徴とすることを特徴とするものである。In order to achieve the above object, a semiconductor device according to an embodiment of the present invention has a power M
The OSFET (M 0 ), the operating state detection circuit (M 1 ) that detects an electrical signal related to the operating state of the power MOSFET, and the latch that is latched in a predetermined state by the detection output of the operating state detection circuit (M 1 ). Circuit (M 2 , M 3 , M
4 ), and a control element (M 5 ) for bringing the gate and source of the power MOSFET (M 0 ) into a conduction state by the output of the latch circuit latched in a predetermined state, and a power MOS.
An external gate terminal for supplying a drive signal to the gate of the FET (M 0 ) is provided, and the drive voltage supplied to the external gate terminal is the operating state detection circuit (M 1 ) and the latch circuits (M 2 , M 3). , M 4 ), the signal level of the drive signal is set in a predetermined range, and the release signal set to a level different from the signal level set in the predetermined range of the drive signal is externally gated. It is characterized in that the control element (M 5 ) is controlled so that the gate and the source of the power MOSFET (M 0 ) become non-conductive by being applied to the terminal.
【０００６】[0006]
【作用】保護動作の解除は、外部ゲート端子に供給され
る通常の駆動信号の範囲と異なる解除信号が供給され、
制御素子（Ｍ5）を非導通状態とすることにより可能と
成るので、当初の目的を達成することができる。本発明
のその他の目的と特徴は、以下の実施例から明らかとな
ろう。When the protection operation is released, a release signal different from the range of the normal drive signal supplied to the external gate terminal is supplied,
This can be achieved by setting the control element (M 5 ) in the non-conducting state, so that the original purpose can be achieved. Other objects and features of the present invention will be apparent from the following examples.
【０００７】[0007]
【実施例】以下、本発明の実施例を図面を参照して、よ
り詳細に説明する。Embodiments of the present invention will now be described in more detail with reference to the drawings.
【０００８】実施例１ 図１は本発明の第１の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものであり、出力パワーデバイス
としてのパワーＭＯＳＦＥＴＭｏと保護回路とをワンチ
ップ上に具備している。出力パワーデバイスの破壊防止
のための保護回路は、基本的には、出力パワーデバイス
の動作状態を検出する動作状態検出回路とこの動作状態
検出回路の出力に従って出力パワーデバイスを非破壊の
安全な状態へ制御する制御回路とから構成される。図１
の本実施例では、動作状態検出回路はチップの異常な過
熱を検出する温度検出回路であり、この温度検出回路の
出力に従って出力パワーデバイスの破壊を保護する制御
回路はゲート遮断回路である。従って、出力パワーデバ
イスとしてのパワーＭＯＳＦＥＴＭ0の負荷短絡等の理
由によって、パワーＭＯＳＦＥＴＭ0のドレイン電流が
異常上昇するとチップの温度も異常に上昇しようとす
る。このチップの温度上昇は温度検出回路により検出さ
れ、この温度検出回路の出力に従ってゲート遮断回路の
制御素子であるＭＯＳＦＥＴＭ5がオンとなり、パワー
ＭＯＳＦＥＴＭ0はオフとなる。従って、ドレイン電流
が流れなくなり、チップ温度が低下して、チップ破壊が
防止される。尚、動作状態検出回路としてパワーＭＯＳ
ＦＥＴＭ0のドレイン・ソース経路の電流量を検出する
電流検出回路や、パワーＭＯＳＦＥＴＭ0のドレイン・
ソース電圧を検出する電圧検出回路を使用することもで
き、この電流検出回路や電圧検出回路の出力によりゲー
ト遮断回路を制御することも可能である。図１の実施例
では、動作状態検出回路である温度検出回路の出力はラ
ッチ回路に供給され、このラッチ回路の出力により制御
回路であるゲート遮断回路が制御される。従って、チッ
プ温度の異常上昇に際して、温度検出回路が温度異常上
昇を検出し、ラッチ回路がラッチされ、遮断回路の保護
動作が開始された後には、ラッチ回路がリセットされる
までは遮断回路の保護動作が継続される。図１の実施例
では、ラッチ回路は外部ゲートを０ボルトとしてもリセ
ットされない。すなわち、ほぼ０ボルトもしくは若干の
負の電圧からそれ以上で有る程度の正の電圧が通常のパ
ルス入力電圧であり、パワーＭＯＳＦＥＴＭ0をパルス
駆動するため、外部ゲートから供給される。しかし、こ
の通常の入力電圧の範囲では、ラッチ回路がリセットさ
れることはない。ラッチ回路をリセットするために、こ
の通常の入力電圧の範囲外のリセット電圧が外部ゲート
から供給され、遮断回路の保護動作が解除されることが
できる。尚、温度検出回路とラッチ回路とは外部ゲート
から供給される入力電圧を電源電圧として動作するの
で、これらの回路のための特別の電源は不必要とされて
いる。また、温度検出回路の温度検出素子としてのＭＯ
ＳＦＥＴＭ1のゲートの基準電圧は定電圧回路から供給
されており、高精度の温度検出を可能としている。定電
圧回路は、定電圧素子としてのダイオード列Ｄ01、
Ｄ02、Ｄ03、Ｄ04と、この定電圧素子のインピーダンス
より大きなインピーダンス素子である抵抗Ｒ0とから構
成されている。尚、定電圧回路としては、ツェナーダイ
オードを使用したり、ダイオード接続されたＭＯＳＦＥ
Ｔ列を使用したり、バンドギャップリファレンスジェネ
レータ等を使用した負帰還定電圧回路を使用できる。温
度検出回路では、抵抗Ｒ1の一端には定電圧回路から発
生された安定な基準電圧が供給され、抵抗Ｒ1の他端は
温度依存素子であるダイオード列Ｄ11、Ｄ12、Ｄ13、Ｄ
14が接続されている。このダイオード列Ｄ11、Ｄ12、Ｄ
13、Ｄ14は抵抗Ｒ1より大きな負の温度依存性を有する
ため、温度検出素子としてのＭＯＳＦＥＴＭ1のゲート
の分圧電圧は温度上昇とともに低下する。チップ温度が
約１７０゜Ｃ以上に上昇すると、ダイオード列Ｄ11、Ｄ
12、Ｄ13、Ｄ14の電圧はＭＯＳＦＥＴＭ1のしきい値電
圧以下に低下するので、ＭＯＳＦＥＴＭ1はオフとな
る。従って、外部ゲートに正の入力電圧が供給されてい
る場合には、ＭＯＳＦＥＴＭ1のドレイン電圧はハイレ
ベルになる。またラッチ回路は、セット入力素子として
のＭＯＳＦＥＴＭ2と、ゲートとドレインとがクロスカ
ップル接続された一対のＭＯＳＦＥＴＭ3、Ｍ4と、負荷
素子である抵抗Ｒ3、Ｒ4とから基本的に構成されてい
る。負荷抵抗Ｒ4は負荷抵抗Ｒ3より高抵抗であるので、
このラッチ回路は非対称フリップフロップである。従っ
て、チップ温度が低く、セット入力素子としてのＭＯＳ
ＦＥＴＭ2がオフである場合は、ラッチ回路の非対称性
によりＭＯＳＦＥＴＭ3はオフ、ＭＯＳＦＥＴＭ4はオン
であり、ラッチ回路の出力であるＭＯＳＦＥＴＭ4のド
レインはローレベルである。ゲート遮断回路は、制御素
子であるＭＯＳＦＥＴＭ5と、インピーダンス素子であ
る抵抗Ｒｇとにより基本的に構成されている。従ってチ
ップ温度が低い場合には、Ｍ1がオン、Ｍ2がオフ、Ｍ3
がオフ、Ｍ4がオン、Ｍ5がオフの状態が維持されるの
で、出力パワーデバイスとしてのパワーＭＯＳＦＥＴＭ
0は外部ゲートに印加されたパルス入力信号により駆動
されて、外部ドレインと外部ソースとに流れる電流量が
変化する。チップ温度が約１７０゜Ｃ以上に上昇する
と、Ｍ1がオフ、Ｍ2がオンとなり、ラッチ回路のフリッ
プフロップでは、Ｍ3がオン、Ｍ4がオフの状態にセット
されるので、ゲート遮断回路ではＭ5がオンの状態にな
る。出力パワーデバイスとしてのパワーＭＯＳＦＥＴＭ
0は遮断状態に制御され、チップ温度は低下する。Embodiment 1 FIG. 1 is a power MOSFET according to a first embodiment of the present invention.
2 is an internal circuit diagram of the above, which includes a power MOSFET Mo as an output power device and a protection circuit on one chip. The protection circuit for preventing the destruction of the output power device basically consists of an operating state detection circuit that detects the operating state of the output power device and a non-destructive safe state of the output power device according to the output of this operating state detection circuit. And a control circuit for controlling to. Figure 1
In this embodiment, the operating state detection circuit is a temperature detection circuit that detects abnormal overheating of the chip, and the control circuit that protects the output power device from destruction according to the output of the temperature detection circuit is a gate cutoff circuit. Therefore, if the drain current of the power MOSFET M 0 abnormally rises due to a load short circuit of the power MOSFET M 0 as an output power device, the temperature of the chip also tends to rise abnormally. The temperature rise of the chip is detected by the temperature detection circuit, and the MOSFET M 5 which is the control element of the gate cutoff circuit is turned on and the power MOSFET M 0 is turned off according to the output of the temperature detection circuit. Therefore, the drain current stops flowing, the chip temperature decreases, and the chip breakage is prevented. A power MOS is used as an operating state detection circuit.
A current detection circuit that detects the amount of current in the drain / source path of the FET M 0 and the drain of the power MOSFET M 0
It is also possible to use a voltage detection circuit that detects the source voltage, and it is also possible to control the gate cutoff circuit by the output of this current detection circuit or voltage detection circuit. In the embodiment of FIG. 1, the output of the temperature detection circuit which is the operation state detection circuit is supplied to the latch circuit, and the output of this latch circuit controls the gate cutoff circuit which is the control circuit. Therefore, when the chip temperature abnormally rises, the temperature detection circuit detects the abnormal temperature rise, the latch circuit is latched, and after the protection operation of the cutoff circuit is started, the cutoff circuit is protected until the latch circuit is reset. The operation is continued. In the embodiment of FIG. 1, the latch circuit is not reset by setting the external gate to 0 volts. That is, a positive voltage of approximately 0 volt or a slight negative voltage to a higher voltage is a normal pulse input voltage, and is supplied from the external gate in order to pulse drive the power MOSFET M 0 . However, the latch circuit is not reset within this normal input voltage range. In order to reset the latch circuit, a reset voltage outside this normal input voltage range can be supplied from the external gate, and the protection operation of the cutoff circuit can be released. Since the temperature detection circuit and the latch circuit operate using the input voltage supplied from the external gate as the power supply voltage, a special power supply for these circuits is unnecessary. Further, an MO as a temperature detecting element of the temperature detecting circuit
The reference voltage of the gate of the SFET M 1 is supplied from the constant voltage circuit, which enables highly accurate temperature detection. The constant voltage circuit includes a diode string D 01 as a constant voltage element,
It is composed of D 02 , D 03 and D 04, and a resistor R 0 which is an impedance element larger than the impedance of the constant voltage element. A zener diode or a diode-connected MOSFE is used as the constant voltage circuit.
A negative feedback constant voltage circuit using a T column or a bandgap reference generator can be used. In the temperature detecting circuit, one end of the resistor R 1 is supplied with a stable reference voltage generated from the constant voltage circuit, and the other end of the resistor R 1 is a diode array D 11 , D 12 , D 13 , which is a temperature-dependent element. D
14 are connected. This diode string D 11 , D 12 , D
Since 13 and D 14 have a larger negative temperature dependence than the resistance R 1 , the divided voltage of the gate of the MOSFET M 1 as a temperature detecting element decreases with increasing temperature. When the chip temperature rises above 170 ° C, diode rows D 11 and D
12, the voltage of the D 13, D 14 is reduced below the threshold voltage of MOSFET M 1, MOSFET M 1 is turned off. Therefore, when a positive input voltage is supplied to the external gate, the drain voltage of the MOSFET M 1 becomes high level. The latch circuit is basically composed of a MOSFET M 2 as a set input element, a pair of MOSFETs M 3 and M 4 whose gates and drains are cross-coupled, and resistors R 3 and R 4 which are load elements. ing. Since the load resistance R 4 is higher than the load resistance R 3 ,
This latch circuit is an asymmetrical flip-flop. Therefore, the chip temperature is low and the MOS as a set input element is
When the FET M 2 is off, the asymmetry of the latch circuit causes the MOSFET M 3 to be off, the MOSFET M 4 to be on, and the output of the latch circuit, the drain of the MOSFET M 4 is at a low level. The gate cutoff circuit is basically composed of a MOSFET M 5 which is a control element and a resistor Rg which is an impedance element. Therefore, when the chip temperature is low, M 1 is on, M 2 is off, M 3
Is off, M 4 is on, and M 5 is off, so power MOSFET M as an output power device is maintained.
0 is driven by the pulse input signal applied to the external gate, and the amount of current flowing through the external drain and the external source changes. When the chip temperature rises above 170 ° C, M 1 is turned off and M 2 is turned on, and in the flip-flop of the latch circuit, M 3 is turned on and M 4 is turned off. Then, M 5 is turned on. Power MOSFET M as output power device
When 0 is controlled to the cutoff state, the chip temperature decreases.
【０００９】ラッチ回路とゲート遮断回路によるパワー
ＭＯＳＦＥＴＭ0の保護動作が開始された後は、例え外
部ゲートの電圧が０ボルト（すなわち、外部ゲートの電
圧＝外部ソースの電圧）もしくは若干の負の電圧とされ
たとしても、下記の理由により、逆流防止素子Ｄ25の働
きで、ラッチ回路はリセットされることはなく、ラッチ
回路とゲート遮断回路による保護動作が継続される。ま
ず、ＮチャネルＭＯＳＦＥＴＭ1〜Ｍ5のバックゲートで
あるＰ型ベース領域とＮ型ドレイン領域との間には寄生
ＰＮダイオードが存在し、これらのＮチャネルＭＯＳＦ
ＥＴＭ1〜Ｍ5のバックゲートとソースとは共通接続され
ている。従って、外部ゲートの電圧が若干の負の電圧と
されても、逆流防止素子Ｄ23、Ｄ24、Ｄ25、Ｄ26によっ
てＭＯＳＦＥＴＭ1〜Ｍ5の寄生ＰＮダイオードを介して
外部ソースから外部ゲートへ電流が流れることが防止さ
れる。これにより、無駄な消費電流を低減することがで
きる。尚、この消費電流がそれ程問題でなければ、逆流
防止素子Ｄ23、Ｄ24、Ｄ26を省略することもできる。ま
た、ラッチ回路とゲート遮断回路によるパワーＭＯＳＦ
ＥＴＭ0の保護動作が開始された後は、ＮチャネルＭＯ
ＳＦＥＴＭ5のゲート入力容量はハイレベルに充電され
ている。外部ゲートの電圧が０ボルトもしくは若干の負
の電圧とされた場合に、ラッチ回路の負荷抵抗Ｒ4に接
続された逆流防止素子Ｄ25は、ＮチャネルＭＯＳＦＥＴ
Ｍ5のゲート入力容量が放電されることを防止する。か
くして、ラッチ回路はリセットされることはなく、ラッ
チ回路とゲート遮断回路による保護動作が継続される。
一方、外部ゲートの電圧が相当大きなの負の電圧とされ
ると、負荷抵抗Ｒ4に接続された逆流防止素子Ｄ25が降
伏を生じ、ＮチャネルＭＯＳＦＥＴＭ5のゲート入力容
量が放電され、その結果、ラッチ回路はリセットされ、
ラッチ回路とゲート遮断回路による保護動作が解除され
る。逆流防止素子Ｄ25の逆方向降伏電圧は他の逆流防止
素子Ｄ23、Ｄ24、Ｄ26より低い値であることが望ましい
が、全ての他の逆流防止素子Ｄ23、Ｄ24、Ｄ25、Ｄ26の
逆方向降伏電圧が互いに等しくても良い。After the protection operation of the power MOSFET M 0 by the latch circuit and the gate cutoff circuit is started, the voltage of the external gate is 0 volt (that is, the voltage of the external gate = the voltage of the external source) or a slight negative voltage. Even if it is set, the latch circuit is not reset by the function of the backflow prevention element D 25 for the following reason, and the protection operation by the latch circuit and the gate cutoff circuit is continued. First, between the P-type base region and the N-type drain region is a back gate of the N-channel MOSFET M 1 ~M 5 there is a parasitic PN diode, these N-channel MOSF
The back gates and sources of ETM 1 to M 5 are commonly connected. Therefore, even if the voltage of the external gate is set to a slight negative voltage, the backflow prevention elements D 23 , D 24 , D 25 , and D 26 are used to transfer the external source to the external gate via the parasitic PN diodes of the MOSFETs M 1 to M 5 . Current is prevented from flowing. As a result, useless current consumption can be reduced. Incidentally, if not the current consumption serious problem, it is also possible to omit the back current prevention elements D 23, D 24, D 26 . In addition, the power MOSF by the latch circuit and the gate cutoff circuit
After the protection operation of ETM 0 is started, N channel MO
The gate input capacitance of SFETM 5 is charged to a high level. When the voltage of the external gate is set to 0 volt or a slight negative voltage, the backflow prevention element D 25 connected to the load resistance R 4 of the latch circuit is an N-channel MOSFET.
Prevents the gate input capacitance of M 5 from being discharged. Thus, the latch circuit is not reset, and the protection operation by the latch circuit and the gate cutoff circuit is continued.
On the other hand, when the voltage of the external gate is set to a considerably large negative voltage, the backflow prevention element D 25 connected to the load resistor R 4 causes breakdown, and the gate input capacitance of the N-channel MOSFET M 5 is discharged. , The latch circuit is reset,
The protection operation by the latch circuit and the gate cutoff circuit is released. The reverse breakdown voltage of the backflow prevention element D 25 is preferably lower than the other backflow prevention elements D 23 , D 24 , D 26 , but all the other backflow prevention elements D 23 , D 24 , D 25 , The reverse breakdown voltages of D 26 may be equal to each other.
【００１０】実施例２ 図２は本発明の第２の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものであり、図１の第１の実施例
と同等の素子には同一符号を符しており、相違点につき
下記に詳細に説明する。ラッチ回路の逆流防止素子Ｄ25
と負荷抵抗Ｒ4との直列接続と並列にダイオード列
Ｄ27、Ｄ28が接続されている。従って、負荷抵抗Ｒ4に
接続されたダイオード列Ｄ27、Ｄ28が順方向の導通を開
始する如き負の電圧が外部ゲートに印加されると、ラッ
チ回路のＮチャネルＭＯＳＦＥＴＭ5のゲート入力容量
が放電されて、ラッチ回路はリセットされ、ラッチ回路
とゲート遮断回路による保護動作が解除される。またこ
の実施例においては、ＭＯＳＦＥＴＭ5のドレインはス
ティタス端子としてチップ外部に導出されている。外部
ゲートに正の入力電圧が印加された後、保護動作が開始
された後には、ＮチャネルＭＯＳＦＥＴＭ5のゲート入
力容量はハイレベルに充電され、ＮチャネルＭＯＳＦＥ
ＴＭ5はオンとなっている。従って、外部ゲート端子が
ハイレベルの時にスティタス端子がローレベルであるこ
とは、ラッチ回路とゲート遮断回路とによる保護動作が
継続中であることを意味している。マイクロプロセッサ
等のコントローラによりこのスティタス端子を監視し
て、このスティタス端子のローレベルに応答して、マイ
クロプロセッサは警告情報を出力するプログラムを起動
し、必要に応じて外部ゲートへの入力信号の供給を中止
する。その他の動作は、第１の実施例と同様である。Embodiment 2 FIG. 2 shows a power MOSFET according to a second embodiment of the present invention.
2 is an internal circuit diagram of FIG. 1 and the same elements as those in the first embodiment of FIG. 1 are designated by the same reference numerals, and different points will be described in detail below. Latch circuit backflow prevention element D 25
The diode strings D 27 and D 28 are connected in parallel with the series connection of the load resistor R 4 and the load resistor R 4 . Therefore, when a negative voltage such that the diode strings D 27 and D 28 connected to the load resistor R 4 start conducting in the forward direction is applied to the external gate, the gate input capacitance of the N-channel MOSFET M 5 of the latch circuit is changed. When discharged, the latch circuit is reset and the protection operation by the latch circuit and the gate cutoff circuit is released. Further, in this embodiment, the drain of the MOSFET M 5 is led out of the chip as a status terminal. After the positive input voltage is applied to the external gate and the protection operation is started, the gate input capacitance of the N-channel MOSFET M 5 is charged to a high level, and the N-channel MOSFE is charged.
TM 5 is on. Therefore, the status of the status terminal being low when the external gate terminal is at high level means that the protection operation by the latch circuit and the gate cutoff circuit is continuing. A controller such as a microprocessor monitors this status pin, and in response to a low level on this status pin, the microprocessor starts a program that outputs warning information, and supplies an input signal to the external gate as necessary. To cancel. Other operations are the same as those in the first embodiment.
【００１１】実施例３ 図３は本発明の第３の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものであり、第１の実施例との相
違点につき下記に詳細に説明する。まず図３の実施例に
おいては、高電圧検出とこの検出結果による制御との機
能を有するリセット回路が付加されており、通常の入力
電圧の範囲より相当高い正の電圧が外部ゲートに印加さ
れると、リセット回路の定電圧素子であるダイオードＤ
29が導通を開始するので、抵抗Ｒ5に電圧が発生して、
電圧検出素子としてのＭＯＳＦＥＴＭ7がオンとなる。
従って、このＭＯＳＦＥＴＭ7により、ＮチャネルＭＯ
ＳＦＥＴＭ5のゲート入力容量が放電されて、ラッチ回
路はリセットされ、ラッチ回路とゲート遮断回路による
保護動作が解除される。尚、０ボルトもしくは若干の負
の電圧が外部ゲートに供給されても、逆流防止素子Ｄ25
によりＭＯＳＦＥＴＭ5のゲート入力容量の放電が防止
されるので、保護動作が解除されることはない。その他
の動作は、第１の実施例と同様である。Embodiment 3 FIG. 3 shows a power MOSFET according to a third embodiment of the present invention.
3 is an internal circuit diagram of the first embodiment, and the differences from the first embodiment will be described in detail below. First, in the embodiment of FIG. 3, a reset circuit having a function of detecting a high voltage and controlling by the detection result is added, and a positive voltage considerably higher than the normal input voltage range is applied to the external gate. And a diode D which is a constant voltage element of the reset circuit
Since 29 starts conducting, a voltage is generated in the resistor R 5 ,
The MOSFET M 7 as a voltage detecting element is turned on.
Therefore, with this MOSFET M 7 , the N-channel MO
The gate input capacitance of SFETM 5 is discharged, the latch circuit is reset, and the protection operation by the latch circuit and the gate cutoff circuit is released. Even if 0 V or some negative voltage is supplied to the external gate, the backflow prevention element D 25
By this, discharge of the gate input capacitance of the MOSFET M 5 is prevented, so that the protection operation is not canceled. Other operations are the same as those in the first embodiment.
【００１２】実施例４ 図４は本発明の第４の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものである。第３の実施例と同様
に、図４の実施例においては、リセット回路が付加され
ている。しかし、このリセット回路のリセット入力は外
部ゲートと別の端子とされており、このリセット入力に
正の電圧を印加することにより、電圧検出素子としての
ＭＯＳＦＥＴＭ7がオンとなり、ＮチャネルＭＯＳＦＥ
ＴＭ5のゲート入力容量が放電される。かくして、ラッ
チ回路とゲート遮断回路による保護動作が解除される。
この図４の実施例においては、図２の実施例と同様に、
ラッチ回路のＭＯＳＦＥＴＭ5のドレインにはスティタ
ス端子が接続されている。その他の動作は、先の実施例
と同様である。Fourth Embodiment FIG. 4 shows a power MOSFET according to a fourth embodiment of the present invention.
2 is an internal circuit diagram of FIG. Similar to the third embodiment, a reset circuit is added in the embodiment of FIG. However, the reset input of this reset circuit is a terminal different from the external gate, and by applying a positive voltage to this reset input, the MOSFET M 7 as a voltage detection element is turned on, and the N-channel MOSFE is turned on.
The TM 5 gate input capacitance is discharged. Thus, the protective operation by the latch circuit and the gate cutoff circuit is released.
In the embodiment of FIG. 4, similar to the embodiment of FIG.
A status terminal is connected to the drain of the MOSFET M 5 of the latch circuit. Other operations are the same as those in the previous embodiment.
【００１３】実施例５ 図５は本発明の第５の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものである。第４の実施例と同様
に、図５の実施例においては、リセット入力が付加され
ている。しかし、このリセット入力はリセットダイオー
ドＤ30を介してＭＯＳＦＥＴＭ5のゲートに接続されて
いる。従って、このダイオードＤ30が逆方向降伏する如
き負の電圧をリセット入力に供給することにより、ＭＯ
ＳＦＥＴＭ5のゲート入力容量が放電される。かくし
て、ラッチ回路とゲート遮断回路による保護動作が解除
される。その他の動作は、先の実施例と同様である。Embodiment 5 FIG. 5 shows a power MOSFET according to a fifth embodiment of the present invention.
2 is an internal circuit diagram of FIG. Similar to the fourth embodiment, a reset input is added in the embodiment of FIG. However, this reset input is connected to the gate of MOSFET M 5 through reset diode D 30 . Therefore, by supplying the reset input with a negative voltage such that the diode D 30 reversely breakdowns,
The gate input capacitance of SFETM 5 is discharged. Thus, the protective operation by the latch circuit and the gate cutoff circuit is released. Other operations are the same as those in the previous embodiment.
【００１４】実施例６ 図６は、図２もしくは図４の実施例によるスティタス端
子付きのパワーＭＯＳＦＥＴのチップ１をコントローラ
２により駆動する実施例を示したものである。コントロ
ーラ２は中央処理装置（ＣＰＵ）２１と、ＣＰＵ２１に
接続されたアドレスバス（ＡＢ）とデータバス（ＤＢ）
と、ＣＰＵ２１のデータを格納するランダムアクセスメ
モリ（ＲＡＭ）２２と、ＣＰＵ２１のための命令を格納
するリードオンリーメモリ（ＲＯＭ）２３と、周辺ユニ
ット２４、２５、２６、２７とから構成されたワンチッ
プマイクロコンピュータである。パワーＭＯＳＦＥＴ１
の外部ドレインは、例えばモータのアクチュエータコイ
ルの如き誘導性負荷３を駆動する。ＣＰＵ２１はＲＯＭ
２３に格納された命令に従ってパワーＭＯＳＦＥＴ１を
駆動するためのデータを計算して、駆動データは周辺ユ
ニット２４に転送される。周辺ユニット２４は、パワー
ＭＯＳＦＥＴ１の駆動に必要な駆動信号をパワーＭＯＳ
ＦＥＴ１の外部ゲートに供給する。この駆動信号は、例
えばＰＷＭ（パルス幅変調）信号である。パワーＭＯＳ
ＦＥＴ１のスティタス端子の信号は、周辺ユニット２５
に供給される。従って、周辺ユニット２５はこのスティ
タス端子を監視して、外部ゲート端子がハイレベルの時
に、このスティタス端子がローレベルであると、ＣＰＵ
２１に保護動作が開始されたことを報告する。図１、図
３もしくは図５の実施例にように、スティタス端子を持
たないパワーＭＯＳＦＥＴのチップ１が使用される場合
は、過熱遮断動作が働いた場合にパワーＭＯＳＦＥＴ１
の外部ゲートの電流が約１桁増加する特性を利用し、外
部ゲート端子に流れる電流を周辺ユニット２４で監視す
ることにより保護動作が開始したことを検出できる。ま
たは、熱電対によりチップ温度を電気信号に変換し、周
辺ユニット２５がこのアナログ電気信号をデジタル信号
にＡ／Ｄ変換し、ＣＰＵ２１はＲＯＭ２３に格納された
命令に従って周辺ユニット２５でＡ／Ｄ変換後のチップ
温度の異常上昇後の急激な低下を検出することにより、
保護動作が開始されたことを検出することもできる。ま
た、同様にパワーＭＯＳＦＥＴ１の外部ゲートの端子電
圧がハイレベルでもパワーＭＯＳＦＥＴ１のドレイン電
圧がハイレベルで、さらに、ドレイン電流が流れない状
態にあるかどうかを周辺ユニット２５で監視することに
より、保護動作が開始されたことを検出することもでき
る。過熱保護動作が開始されるとＮチャネルＭＯＳＦＥ
ＴＭ5はオン状態になるが、このとき外部ゲートにＰＷ
Ｍ信号が印加され続けても過熱遮断状態が誤ってリセッ
トされることはない。図１または図２のチップ１を用い
た場合は、コントローラ２は外部ゲートの駆動出力信号
のレベルを通常の信号レベルとほぼ等しいレベルに維持
し、制御ＭＯＳＦＥＴＭ5がオフするような相当負の電
圧にレベルとされることはない。図３のチップ１を用い
た場合は、コントローラ２は外部ゲートの駆動出力信号
のレベルを通常の信号レベルとほぼ等しいレベルに維持
して、制御ＭＯＳＦＥＴＭ5がオフするような相当正の
電圧にレベルとされることはない。図４のチップ１を用
いた場合は、コントローラ２は外部ゲートの駆動出力信
号のレベルを通常の信号レベルとほぼ等しいレベルに維
持し、リセット入力を低レベルに維持して、ダイオード
Ｄ25が逆方向降伏したり、リセットＭＯＳＦＥＴＭ7が
オンしたりして、制御ＭＯＳＦＥＴＭ5がオフすること
はない。同様に図５のチップ１を用いた場合は、コント
ローラ２は外部ゲートの駆動出力信号のレベルを通常の
信号レベルとほぼ等しいレベルに維持し、リセット入力
を約０ボルトレベルに維持して、ダイオードＤ30が逆方
向降伏して、制御ＭＯＳＦＥＴＭ5がオフすることはな
い。保護動作の開始に応答して、ＣＰＵ２１はＲＯＭ２
３に格納された警報情報出力プログラムを起動し、周辺
ユニット２６はブザーもしくは発光ダイオードである警
報装置４を駆動する。また必要に応じて、ＣＰＵ２１は
ＲＯＭ２３に格納された駆動中断プログラムを起動し、
周辺ユニット２４は外部ゲートへの入力信号の供給を中
止する。これは、外部ゲートの無駄な駆動を中止し、保
護動作の間にオンとなっている制御ＭＯＳＦＥＴＭ5に
無駄な電流が流れるのを防止する。Embodiment 6 FIG. 6 shows an embodiment in which a controller 2 drives a chip 1 of a power MOSFET having a status terminal according to the embodiment of FIG. 2 or 4. The controller 2 includes a central processing unit (CPU) 21, an address bus (AB) and a data bus (DB) connected to the CPU 21.
A one-chip composed of a random access memory (RAM) 22 for storing data of the CPU 21, a read only memory (ROM) 23 for storing instructions for the CPU 21, and peripheral units 24, 25, 26, 27 It is a microcomputer. Power MOSFET 1
The external drain of the device drives an inductive load 3, such as an actuator coil of a motor. CPU21 is ROM
The data for driving the power MOSFET 1 is calculated according to the instruction stored in 23, and the driving data is transferred to the peripheral unit 24. The peripheral unit 24 supplies the drive signal necessary for driving the power MOSFET 1 to the power MOS.
Supply to the external gate of FET1. This drive signal is, for example, a PWM (pulse width modulation) signal. Power MOS
The signal at the status terminal of FET1 is the peripheral unit 25.
Is supplied to. Therefore, the peripheral unit 25 monitors the status terminal, and if the status terminal is low level when the external gate terminal is high level, the CPU
21 that the protection operation has been started. When the chip 1 of the power MOSFET having no status terminal is used as in the embodiment of FIG. 1, FIG. 3 or FIG. 5, the power MOSFET 1 is operated when the overheat cutoff operation is performed.
It is possible to detect that the protection operation has started by monitoring the current flowing through the external gate terminal with the peripheral unit 24 by utilizing the characteristic that the current of the external gate increases by about one digit. Alternatively, the chip temperature is converted into an electric signal by a thermocouple, the peripheral unit 25 A / D converts this analog electric signal into a digital signal, and the CPU 21 performs A / D conversion in the peripheral unit 25 according to the instruction stored in the ROM 23. By detecting the sudden drop after the abnormal rise of the chip temperature of
It is also possible to detect that the protection operation has started. Similarly, even when the terminal voltage of the external gate of the power MOSFET 1 is at a high level, the peripheral unit 25 monitors whether or not the drain voltage of the power MOSFET 1 is at a high level and the drain current does not flow. It can also be detected that the has started. When the overheat protection operation starts, N channel MOSFE
TM 5 turns on, but at this time PW is applied to the external gate.
Even if the M signal is continuously applied, the overheat cutoff state is not accidentally reset. When the chip 1 of FIG. 1 or FIG. 2 is used, the controller 2 maintains the level of the drive output signal of the external gate at a level substantially equal to the normal signal level, and the control MOSFET M 5 turns off at a considerably negative voltage. It is never a level. When the chip 1 of FIG. 3 is used, the controller 2 maintains the level of the drive output signal of the external gate at a level substantially equal to the normal signal level, and the control MOSFET M 5 is turned off to a level of a considerably positive voltage. It is never said. When the chip 1 of FIG. 4 is used, the controller 2 maintains the level of the drive output signal of the external gate at a level substantially equal to the normal signal level, maintains the reset input at a low level, and the diode D 25 reverses. The control MOSFET M 5 is never turned off due to the directional breakdown or the reset MOSFET M 7 being turned on. Similarly, when the chip 1 of FIG. 5 is used, the controller 2 maintains the level of the drive output signal of the external gate at a level substantially equal to the normal signal level, maintains the reset input at the level of about 0 volt, and The reverse breakdown of D 30 will not turn off control MOSFET M 5 . In response to the start of the protection operation, the CPU 21 causes the ROM 2
The alarm information output program stored in 3 is activated, and the peripheral unit 26 drives the alarm device 4, which is a buzzer or a light emitting diode. If necessary, the CPU 21 activates the drive interruption program stored in the ROM 23,
The peripheral unit 24 stops supplying the input signal to the external gate. This stops unnecessary driving of the external gate and prevents unnecessary current from flowing through the control MOSFET M 5 which is turned on during the protection operation.
【００１５】なお、この駆動中断プログラムは、保護動
作が開始の後に、本質的な異常状態が発生してない場合
（単なる雑音により誤って保護動作が働いた場合）であ
るかどうかの確認のため、規定の期間に規定の回数だけ
はチップ１の再起動を自動的に行い、この規定回数の再
起動の後も保護回路が作動する場合にはパワーＭＯＳＦ
ＥＴ１がオンするデューティを徐々に下げて、負荷が突
然動作を静止することを防止するように制御することも
可能である。このようにチップ１の内部の保護回路の保
護動作が開始され、継続されている間にユーザーは出力
されている警報情報に気がつく。ユーザーはチップ１の
負荷３や電源電圧ＶDDやその他の状態をチックし、不具
合な状態を改善して、チップ１の動作環境を安全な状態
に回復することができる。その後、ユーザーはチップ１
の動作を再開するため、入力装置５から再開コマンドを
入力すると、周辺ユニット２７からＣＰＵ２１へ動作再
開の割込みがかかる。すると、ＣＰＵ２１はＲＯＭ２３
に格納された動作再開プログラムを起動し、周辺ユニッ
ト２４はチップ１に解除信号等を供給する。この解除信
号の供給の方法は、下記の通りである。まず図１または
図２のチップ１を用いた場合は、周辺ユニット２４は外
部ゲートの駆動出力信号のレベルを相当負の電圧である
解除信号の電圧にし、制御ＭＯＳＦＥＴＭ5をオフとし
て、保護動作を解除した後、外部ゲートの駆動出力信号
のレベルを通常の信号レベルに復帰する。図３のチップ
１を用いた場合は、周辺ユニット２４は外部ゲートの駆
動出力信号のレベルを正の高電圧である解除信号の電圧
にし、制御ＭＯＳＦＥＴＭ5をオフとして、保護動作を
解除した後、外部ゲートの駆動出力信号のレベルを通常
の信号レベルに復帰する。図４のチップ１を用いた場合
は、周辺ユニット２４はリセット端子に正電圧である解
除信号の電圧にし、制御ＭＯＳＦＥＴＭ5をオフとし
て、保護動作を解除した後、外部ゲートの駆動出力信号
のレベルを通常の信号レベルに復帰する。同様に、図５
のチップ１を用いた場合は、周辺ユニット２４はリセッ
ト端子に負電圧である解除信号の電圧にし、制御ＭＯＳ
ＦＥＴＭ5をオフとして、保護動作を解除した後、外部
ゲートの駆動出力信号のレベルを通常の信号レベルに復
帰する。It should be noted that this drive interruption program is for confirming whether or not the essential abnormal state does not occur after the protection operation is started (when the protection operation is erroneously caused by mere noise). , If the chip 1 is automatically restarted for a specified number of times within a specified period and the protection circuit is activated even after the specified number of restarts, the power MOSF
It is also possible to gradually reduce the duty with which the ET1 is turned on so as to prevent the load from suddenly stopping its operation. In this way, the protection operation of the protection circuit inside the chip 1 is started, and while the protection operation is continued, the user notices the alarm information being output. The user can tick the load 3 of the chip 1, the power supply voltage V DD and other states to improve the defective state and restore the operating environment of the chip 1 to a safe state. After that, the user tips 1
When a restart command is input from the input device 5 in order to restart the above operation, the peripheral unit 27 issues an operation restart interrupt to the CPU 21. Then, the CPU 21 causes the ROM 23
Then, the peripheral unit 24 supplies a release signal or the like to the chip 1 by activating the operation resuming program stored in. The method of supplying the release signal is as follows. First, when the chip 1 of FIG. 1 or 2 is used, the peripheral unit 24 sets the level of the drive output signal of the external gate to the voltage of the release signal, which is a considerably negative voltage, and turns off the control MOSFET M 5 to perform the protection operation. After the release, the level of the drive output signal of the external gate is returned to the normal signal level. When the chip 1 of FIG. 3 is used, the peripheral unit 24 sets the level of the drive output signal of the external gate to the voltage of the release signal which is a positive high voltage, turns off the control MOSFET M 5 and releases the protection operation, The level of the drive output signal of the external gate is returned to the normal signal level. When the chip 1 of FIG. 4 is used, the peripheral unit 24 sets the voltage of the release signal which is a positive voltage to the reset terminal, turns off the control MOSFET M 5 to release the protection operation, and then the level of the drive output signal of the external gate. To the normal signal level. Similarly, FIG.
When the chip 1 of 1 is used, the peripheral unit 24 sets the reset terminal to the voltage of the release signal which is a negative voltage, and
After turning off the FET M 5 to cancel the protection operation, the level of the drive output signal of the external gate is returned to the normal signal level.
【００１６】以上本発明の各実施例を詳細に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の技術思想の範囲内で種々の変形が可能であることは言
うまでもない。例えば、図１、図３および図５の実施例
においても、スティタス端子を付加しても良い。また図
１乃至図５の実施例において、外部ゲートからの雑音に
よるラッチ回路の誤動作を防止するため、定電圧回路も
しくは温度検出回路の適切な回路ノードに雑音バイパス
用キャパシタを接続することが望ましい。なお、この雑
音バイパス用キャパシタは、多結晶シリコンゲートとゲ
ート酸化膜とパワーＭＯＳＦＥＴ用に形成されたＰ型ウ
エル不純物層とで構成されるＭＩＳ型キャパシタを用い
ることによりプロセス工程の増加なしで形成できる。こ
の雑音バイパス用のＭＩＳ型キャパシタのＰ型ウエル不
純物層として、保護回路のＭＯＳＦＥＴ用に形成された
Ｐ型ウエル不純物層より表面濃度を高く設定したパワー
ＭＯＳＦＥＴ用に形成されたＰ型ウエル不純物層を用い
た場合には、キャパシタに電圧が印加された場合のＰウ
エル領域でのチャネル反転防止ができ、また、キャパシ
タの寄生抵抗増加を抑制できるという効果がある。また
図１乃至図５の実施例のチップ上に他の信号処理用のＭ
ＯＳデジタル論理回路もしくは増幅用アナログ回路を集
積化することも可能である。また、図６の実施例におい
て、負荷３をパワーＭＯＳＦＥＴ１の外部ソースに接続
し、外部ドレインを直接電源電圧ＶDDに接続したソース
フォロワー駆動回路を構成することも可能である。な
お、本発明の実施例はＮチャネルパワーＭＯＳＦＥＴに
関して説明を行ったが、勿論、ＰチャネルＭＯＳＦＥＴ
に関しても保護回路にＰチャネルＭＯＳＦＥＴを用いる
ことにより、本発明と同様の機能を有する半導体装置を
構成できる。Although the respective embodiments of the present invention have been described in detail above, it is needless to say that the present invention is not limited to the above embodiments and various modifications can be made within the scope of the technical idea thereof. For example, the status terminals may be added to the embodiments shown in FIGS. 1, 3 and 5. Further, in the embodiments of FIGS. 1 to 5, in order to prevent malfunction of the latch circuit due to noise from the external gate, it is desirable to connect a noise bypass capacitor to an appropriate circuit node of the constant voltage circuit or the temperature detection circuit. This noise bypass capacitor can be formed without increasing the number of process steps by using a MIS type capacitor composed of a polycrystalline silicon gate, a gate oxide film and a P type well impurity layer formed for a power MOSFET. .. As the P-type well impurity layer of the MIS capacitor for noise bypass, the P-type well impurity layer formed for the power MOSFET whose surface concentration is set higher than that of the P-type well impurity layer formed for the MOSFET of the protection circuit. When used, there is an effect that channel inversion can be prevented in the P well region when a voltage is applied to the capacitor and an increase in parasitic resistance of the capacitor can be suppressed. Further, on the chip of the embodiment of FIG. 1 to FIG.
It is also possible to integrate an OS digital logic circuit or an amplification analog circuit. Further, in the embodiment of FIG. 6, it is possible to configure a source follower drive circuit in which the load 3 is connected to the external source of the power MOSFET 1 and the external drain is directly connected to the power supply voltage V DD . Although the embodiment of the present invention has been described with reference to the N-channel power MOSFET, it goes without saying that the P-channel MOSFET is used.
As for the above, a semiconductor device having the same function as that of the present invention can be configured by using a P-channel MOSFET in the protection circuit.
【００１７】[0017]
【発明の効果】本発明によれば、通常の入力信号では保
護動作が解除されることのない半導体装置を提供するこ
とができる。According to the present invention, it is possible to provide a semiconductor device in which the protection operation is not canceled by a normal input signal.
【図１】本発明の第１の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。FIG. 1 is a power MOSFE according to a first embodiment of the present invention.
6 is an internal circuit diagram of T.
【図２】本発明の第２の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。FIG. 2 is a power MOSFET according to a second embodiment of the present invention.
6 is an internal circuit diagram of T.
【図３】本発明の第３の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。FIG. 3 is a power MOSFE according to a third embodiment of the present invention.
6 is an internal circuit diagram of T.
【図４】本発明の第４の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。FIG. 4 is a power MOSFE according to a fourth embodiment of the present invention.
6 is an internal circuit diagram of T.
【図５】本発明の第５の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。FIG. 5 is a power MOSFE according to a fifth embodiment of the present invention.
6 is an internal circuit diagram of T.
【図６】図２もしくは図４の実施例によるスティタス端
子付きのパワーＭＯＳＦＥＴのチップ１をコントローラ
２により駆動する実施例を示したものである。FIG. 6 shows an embodiment in which a controller 1 drives a chip 1 of a power MOSFET with a status terminal according to the embodiment of FIG. 2 or FIG.
Ｍ0…パワーＭＯＳＦＥＴ、Ｍ1…温度検出用ＭＯＳＦＥ
Ｔ、Ｍ2…ラッチ回路のセット入力ＭＯＳＦＥＴ、Ｍ3、
Ｍ4…ラッチ回路のフリップフロップＭＯＳＦＥＴ、Ｍ5
…ゲート遮断用制御ＭＯＳＦＥＴ。M 0 ... power MOSFET, M 1 ... temperature detecting MOSFE
T, M 2 ... Set input MOSFET of latch circuit, M 3 ,
M 4 ... Latch circuit flip-flop MOSFET, M 5
... Gate-blocking control MOSFET.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 功 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森川 正敏 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大高 成雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内 (72)発明者 角田 英樹 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Isao Yoshida 1-280 Higashi Koikeku, Kokubunji, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Inventor Masatoshi Morikawa 1-280 Higashi Koikeku, Kokubunji, Tokyo Hitachi Ltd. In the Central Research Laboratory (72) Inventor Shigeo Otaka 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside the semiconductor design and development center, Hitachi, Ltd. No. 20-1 Hitate Super LSI Engineering Co., Ltd.
Claims (31)
検出する動作状態検出回路と、 該動作状態検出回路の検出出力によって所定の状態にラ
ッチされるラッチ回路と、 上記所定の状態にラッチされたラッチ回路の出力によっ
て上記パワーＭＯＳＦＥＴのゲート・ソース間を導通状
態とする制御素子と、 上記パワーＭＯＳＦＥＴのゲートに駆動信号を供給する
外部ゲート端子とを具備してなり、 該外部ゲート端子に供給される上記駆動電圧は上記動作
状態検出回路と上記ラッチ回路との電源電圧としても利
用され、 上記駆動信号の信号レベルは所定の範囲に設定され、 上記駆動信号の上記所定の範囲に設定された上記信号レ
ベルと異なるレベルに設定された解除信号を上記外部ゲ
ート端子に印加することにより、上記パワーＭＯＳＦＥ
Ｔのゲート・ソース間が非導通状態となる如く上記制御
素子を制御することを特徴とする半導体装置。1. A power MOSFET, an operating state detection circuit for detecting an electric signal related to an operating state of the power MOSFET, a latch circuit latched in a predetermined state by a detection output of the operating state detection circuit, A control element for electrically connecting the gate and source of the power MOSFET by the output of the latch circuit latched in a predetermined state; and an external gate terminal for supplying a drive signal to the gate of the power MOSFET, The drive voltage supplied to the external gate terminal is also used as a power supply voltage for the operating state detection circuit and the latch circuit, the signal level of the drive signal is set in a predetermined range, and the predetermined level of the drive signal is set. Apply a release signal set to a level different from the signal level set in the above range to the external gate terminal Therefore, the power MOSFE
A semiconductor device characterized in that the control element is controlled so that the gate and source of T are brought out of conduction.
ＳＦＥＴであり、 上記制御素子はＮチャネル制御ＭＯＳＦＥＴであり、 上記ラッチ回路は、定数が異なる第１と第２の負荷素子
とドレイン・ゲートがクロスカップル接続された第１と
第２のＮチャネル駆動ＭＯＳＦＥＴとからなる非対称フ
リップフロップと、そのゲートが上記動作状態検出回路
の上記検出出力により駆動され、そのドレインが上記第
１の負荷素子と上記第１のＮチャネル駆動ＭＯＳＦＥＴ
のドレインと上記第２のＮチャネル駆動ＭＯＳＦＥＴの
ゲートとが接続された第１ノードに接続されたセット入
力ＮチャネルＭＯＳＦＥＴとを有し、 上記ラッチ回路の上記非対称フリップフロップの上記第
２の負荷素子と上記第２のＮチャネル駆動ＭＯＳＦＥＴ
のドレインと上記第１のＮチャネル駆動ＭＯＳＦＥＴの
ゲートとが接続された第２ノードは上記Ｎチャネル制御
ＭＯＳＦＥＴのゲートに接続され、 上記外部ゲート端子に上記駆動電圧が印加され、上記動
作状態検出回路の上記検出出力が上記セット入力Ｎチャ
ネルＭＯＳＦＥＴをオフ状態に制御する際に、上記第１
のノードの電圧より上記第２のノードの電圧は低く設定
され、その結果、上記Ｎチャネル制御ＭＯＳＦＥＴがオ
フ状態に制御されることを特徴とする請求項１に記載の
半導体装置。2. The power MOSFET is an N channel MO.
SFET, the control element is an N-channel control MOSFET, and the latch circuit is a first and second N-channel drive circuit in which first and second load elements having different constants and a drain / gate are cross-coupled. An asymmetric flip-flop including a MOSFET, a gate thereof is driven by the detection output of the operation state detection circuit, and a drain thereof is the first load element and the first N-channel drive MOSFET.
A second input element of the asymmetric flip-flop of the latch circuit, the set input N-channel MOSFET connected to a first node to which the drain of the second N-channel drive MOSFET is connected. And the above second N-channel drive MOSFET
A second node to which the drain of the N-channel drive MOSFET is connected to the gate of the N-channel control MOSFET, the drive voltage is applied to the external gate terminal, and the operating state detection circuit When the detection output of the first input controls the set input N-channel MOSFET to the off state,
2. The semiconductor device according to claim 1, wherein the voltage of the second node is set lower than the voltage of the node of, and as a result, the N-channel control MOSFET is controlled to the off state.
記セット入力ＮチャネルＭＯＳＦＥＴをオン状態に制御
することにより、上記ラッチ回路は上記所定の状態にラ
ッチされて、上記パワーＭＯＳＦＥＴの保護動作が開始
され、 上記第２の負荷素子には第１の逆流防止素子が直列に接
続され、 上記異なるレベルに設定された上記解除信号が上記外部
ゲート端子に印加されることにより、上記第１の逆流防
止素子に電流が流れ、その結果上記Ｎチャネル制御ＭＯ
ＳＦＥＴがオフ状態に制御され、上記パワーＭＯＳＦＥ
Ｔの保護動作が解除されることを特徴とする請求項２に
記載の半導体装置。3. The detection output of the operation state detection circuit controls the set input N-channel MOSFET to be in an ON state, whereby the latch circuit is latched in the predetermined state, and the protection operation of the power MOSFET is performed. When the first backflow prevention element is connected in series to the second load element and the release signal set to the different level is applied to the external gate terminal, the first backflow prevention element is started. A current flows through the protection element, which results in the N-channel control MO.
The SFET is controlled to the off state, and the power MOSFET
The semiconductor device according to claim 2, wherein the protection operation of T is canceled.
される定電圧回路をさらに具備してなり、 上記動作状態検出回路は上記半導体装置のチップの温度
を検出する温度検出回路であり、該温度検出回路の上記
温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記定電
圧回路から発生される基準電圧をもとにしてバイアスさ
れることを特徴とする請求項３に記載の半導体装置。4. A constant voltage circuit to which the drive voltage of the external gate terminal is applied, the operating state detecting circuit being a temperature detecting circuit for detecting a temperature of a chip of the semiconductor device, 4. The semiconductor device according to claim 3, wherein a gate of the temperature detecting N-channel MOSFET of the temperature detecting circuit is biased based on a reference voltage generated from the constant voltage circuit.
度依存性を有する温度検出分圧回路を介して上記温度検
出用ＮチャネルＭＯＳＦＥＴのゲートに供給されること
を特徴とする請求項４に記載の半導体装置。5. The reference voltage of the constant voltage circuit is supplied to the gate of the temperature detecting N-channel MOSFET through a temperature detecting voltage dividing circuit having a predetermined temperature dependency. The semiconductor device according to 1.
ンはスティタス端子としてチップ外部に導出されたこと
を特徴とする請求項２から請求項５までのいずれかに記
載の半導体装置。6. The semiconductor device according to claim 2, wherein the drain of the N-channel control MOSFET is led out of the chip as a status terminal.
素子との直列接続の整流方向と逆方向に第１の整流素子
が並列接続され、 上記異なるレベルに設定された上記解除信号が上記外部
ゲート端子に印加されることにより、上記第１の整流素
子に電流が流れ、その結果上記Ｎチャネル制御ＭＯＳＦ
ＥＴがオフ状態に制御され、上記パワーＭＯＳＦＥＴの
保護動作が解除されることを特徴とする請求項３に記載
の半導体装置。7. The release signal set to the different level, in which a first rectifying element is connected in parallel in a direction opposite to a rectifying direction of series connection of the second load element and the first backflow prevention element. Is applied to the external gate terminal, a current flows through the first rectifying element, resulting in the N-channel control MOSF.
4. The semiconductor device according to claim 3, wherein ET is controlled to an off state, and the protection operation of the power MOSFET is released.
される定電圧回路をさらに具備してなり、 上記動作状態検出回路は上記半導体装置のチップの温度
を検出する温度検出回路であり、該温度検出回路の上記
温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記定電
圧回路から発生される基準電圧をもとにしてバイアスさ
れることを特徴とする請求項７に記載の半導体装置。8. A constant voltage circuit to which the drive voltage of the external gate terminal is applied, the operating state detecting circuit being a temperature detecting circuit for detecting a temperature of a chip of the semiconductor device, 8. The semiconductor device according to claim 7, wherein a gate of the temperature detecting N-channel MOSFET of the temperature detecting circuit is biased based on a reference voltage generated from the constant voltage circuit.
度依存性を有する温度検出分圧回路を介して上記温度検
出用ＮチャネルＭＯＳＦＥＴのゲートに供給されること
を特徴とする請求項８に記載の半導体装置。9. The reference voltage of the constant voltage circuit is supplied to the gate of the temperature detecting N-channel MOSFET via a temperature detecting voltage dividing circuit having a predetermined temperature dependency. The semiconductor device according to 1.
インはスティタス端子としてチップ外部に導出されたこ
とを特徴とする請求項７から請求項９までのいずれかに
記載の半導体装置。10. The semiconductor device according to claim 7, wherein the drain of the N-channel control MOSFET is led out of the chip as a status terminal.
を検出する高電圧検出回路をさらに具備してなり、 上記動作状態検出回路の上記検出出力が上記セット入力
ＮチャネルＭＯＳＦＥＴをオン状態に制御することによ
り、上記ラッチ回路は上記所定の状態にラッチされて、
上記パワーＭＯＳＦＥＴの保護動作が開始され、 上記第２の負荷素子には第１の逆流防止素子が直列に接
続され、 上記外部ゲート端子の印加される上記高電圧が上記異な
るレベルに設定された上記解除信号として働き、 上記高電圧が上記外部ゲート端子に印加された場合に、
該高電圧検出回路の該高電圧の検出結果は上記Ｎチャネ
ル制御ＭＯＳＦＥＴをオフ状態に制御せしめ、上記パワ
ーＭＯＳＦＥＴの保護動作が解除されることを特徴とす
る請求項２に記載の半導体装置。11. A high voltage detection circuit for detecting a high voltage applied to the external gate terminal is further provided, and the detection output of the operation state detection circuit controls the set input N-channel MOSFET to an ON state. By doing so, the latch circuit is latched in the predetermined state,
The protection operation of the power MOSFET is started, the first backflow prevention element is connected in series to the second load element, and the high voltage applied to the external gate terminal is set to the different level. It works as a release signal, and when the high voltage is applied to the external gate terminal,
3. The semiconductor device according to claim 2, wherein the detection result of the high voltage of the high voltage detection circuit controls the N-channel control MOSFET to be in an off state, and the protection operation of the power MOSFET is released.
加される定電圧回路をさらに具備してなり、 上記動作状態検出回路は上記半導体装置のチップの温度
を検出する温度検出回路であり、該温度検出回路の上記
温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記定電
圧回路から発生される基準電圧をもとにしてバイアスさ
れることを特徴とする請求項１１に記載の半導体装置。12. A constant voltage circuit to which the drive voltage of the external gate terminal is applied, the operating state detecting circuit being a temperature detecting circuit for detecting a temperature of a chip of the semiconductor device, 12. The semiconductor device according to claim 11, wherein a gate of the temperature detecting N-channel MOSFET of the temperature detecting circuit is biased based on a reference voltage generated from the constant voltage circuit.
温度依存性を有する温度検出分圧回路を介して上記温度
検出用ＮチャネルＭＯＳＦＥＴのゲートに供給されるこ
とを特徴とする請求項１２に記載の半導体装置。13. The reference voltage of the constant voltage circuit is supplied to the gate of the temperature detecting N-channel MOSFET via a temperature detecting voltage dividing circuit having a predetermined temperature dependency. The semiconductor device according to 1.
インはスティタス端子としてチップ外部に導出されたこ
とを特徴とする請求項１１から請求項１３までのいずれ
かに記載の半導体装置。14. The semiconductor device according to claim 11, wherein the drain of the N-channel control MOSFET is led out of the chip as a status terminal.
検出する動作状態検出回路と、 該動作状態検出回路の検出出力によって所定の状態にラ
ッチされるラッチ回路と、 上記所定の状態にラッチされたラッチ回路の出力によっ
て上記パワーＭＯＳＦＥＴのゲート・ソース間を導通状
態とする制御素子と、 上記パワーＭＯＳＦＥＴのゲートに駆動信号を供給する
外部ゲート端子と、 外部リセット端子と、 該外部リセット端子に接続された信号検出回路とを具備
してなり、 該外部ゲート端子に供給される上記駆動電圧は上記動作
状態検出回路と上記ラッチ回路との電源電圧としても利
用され、 上記外部リセット端子に解除信号を印加することによ
り、上記パワーＭＯＳＦＥＴのゲート・ソース間が非導
通状態となる如く、上記信号検出回路の検出出力が上記
制御素子を制御することを特徴とする半導体装置。15. A power MOSFET, an operation state detection circuit for detecting an electric signal related to an operation state of the power MOSFET, a latch circuit latched in a predetermined state by a detection output of the operation state detection circuit, A control element for bringing the gate and source of the power MOSFET into a conduction state by the output of the latch circuit latched in a predetermined state; an external gate terminal for supplying a drive signal to the gate of the power MOSFET; and an external reset terminal, A signal detection circuit connected to the external reset terminal, wherein the drive voltage supplied to the external gate terminal is also used as a power supply voltage for the operating state detection circuit and the latch circuit. By applying a release signal to the reset terminal, the gate and source of the above power MOSFET are not connected. As the passing state, the semiconductor device detection output of said signal detection circuit and controlling the control element.
ＯＳＦＥＴであり、 上記制御素子はＮチャネル制御ＭＯＳＦＥＴであり、 上記ラッチ回路は、定数が異なる第１と第２の負荷素子
とドレイン・ゲートがクロスカップル接続された第１と
第２のＮチャネル駆動ＭＯＳＦＥＴとからなる非対称フ
リップフロップと、そのゲートが上記動作状態検出回路
の上記検出出力により駆動され、そのドレインが上記第
１の負荷素子と上記第１のＮチャネル駆動ＭＯＳＦＥＴ
のドレインと上記第２のＮチャネル駆動ＭＯＳＦＥＴの
ゲートとが接続された第１ノードに接続されたセット入
力ＮチャネルＭＯＳＦＥＴとを有し、 上記ラッチ回路の上記非対称フリップフロップの上記第
２の負荷素子と上記第２のＮチャネル駆動ＭＯＳＦＥＴ
のドレインと上記第１のＮチャネル駆動ＭＯＳＦＥＴの
ゲートとが接続された第２ノードは上記Ｎチャネル制御
ＭＯＳＦＥＴのゲートに接続され、 上記外部ゲート端子に上記駆動電圧が印加され、上記動
作状態検出回路の上記検出出力が上記セット入力Ｎチャ
ネルＭＯＳＦＥＴをオフ状態に制御する際に、上記第１
のノードの電圧より上記第２のノードの電圧は低く設定
され、その結果、上記Ｎチャネル制御ＭＯＳＦＥＴがオ
フ状態に制御されることを特徴とする請求項１５に記載
の半導体装置。16. The power MOSFET is an N channel M
OSFET, the control element is an N-channel control MOSFET, and the latch circuit is a first and second N-channel drive circuit in which first and second load elements having different constants and a drain / gate are cross-coupled. An asymmetric flip-flop including a MOSFET, a gate thereof is driven by the detection output of the operation state detection circuit, and a drain thereof is the first load element and the first N-channel drive MOSFET.
A second input element of the asymmetric flip-flop of the latch circuit, the set input N-channel MOSFET connected to a first node to which the drain of the second N-channel drive MOSFET is connected. And the above second N-channel drive MOSFET
A second node to which the drain of the N-channel drive MOSFET is connected to the gate of the N-channel control MOSFET, the drive voltage is applied to the external gate terminal, and the operating state detection circuit When the detection output of the first input controls the set input N-channel MOSFET to the off state,
16. The semiconductor device according to claim 15, wherein the voltage of the second node is set lower than the voltage of the node of, and as a result, the N-channel control MOSFET is controlled to be in an off state.
上記セット入力ＮチャネルＭＯＳＦＥＴをオン状態に制
御することにより、上記ラッチ回路は上記所定の状態に
ラッチされて、上記パワーＭＯＳＦＥＴの保護動作が開
始され、 上記第２の負荷素子には第１の逆流防止素子が直列に接
続され、 上記外部リセット端子に印加された上記解除信号に応答
して上記信号検出回路の上記検出出力は上記Ｎチャネル
制御ＭＯＳＦＥＴをオフ状態に制御せしめ、上記パワー
ＭＯＳＦＥＴの保護動作が解除されることを特徴とする
請求項１６に記載の半導体装置。17. The detection output of the operation state detection circuit controls the set input N-channel MOSFET to be in an ON state, whereby the latch circuit is latched in the predetermined state, and the protection operation of the power MOSFET is performed. The first backflow prevention element is connected in series to the second load element, and the detection output of the signal detection circuit is the N channel in response to the release signal applied to the external reset terminal. The semiconductor device according to claim 16, wherein the control MOSFET is controlled to an off state, and the protection operation of the power MOSFET is released.
加される定電圧回路をさらに具備してなり、 上記動作状態検出回路は上記半導体装置のチップの温度
を検出する温度検出回路であり、該温度検出回路の上記
温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記定電
圧回路から発生される基準電圧をもとにしてバイアスさ
れることを特徴とする請求項１７に記載の半導体装置。18. A constant voltage circuit to which the drive voltage of the external gate terminal is applied, the operating state detecting circuit being a temperature detecting circuit for detecting a temperature of a chip of the semiconductor device, 18. The semiconductor device according to claim 17, wherein a gate of the temperature detecting N-channel MOSFET of the temperature detecting circuit is biased based on a reference voltage generated from the constant voltage circuit.
温度依存性を有する温度検出分圧回路を介して上記温度
検出用ＮチャネルＭＯＳＦＥＴのゲートに供給されるこ
とを特徴とする請求項１８に記載の半導体装置。19. The reference voltage of the constant voltage circuit is supplied to the gate of the temperature detecting N-channel MOSFET via a temperature detecting voltage dividing circuit having a predetermined temperature dependency. The semiconductor device according to 1.
インはスティタス端子としてチップ外部に導出されたこ
とを特徴とする請求項１６から請求項１９までのいずれ
かに記載の半導体装置。20. The semiconductor device according to claim 16, wherein the drain of the N-channel control MOSFET is led out of the chip as a status terminal.
検出する動作状態検出回路と、 該動作状態検出回路の検出出力によって所定の状態にラ
ッチされるラッチ回路と、 上記所定の状態にラッチされたラッチ回路の出力によっ
て上記パワーＭＯＳＦＥＴのゲート・ソース間を導通状
態とする制御素子と、 上記パワーＭＯＳＦＥＴのゲートに駆動信号を供給する
外部ゲート端子と、 外部リセット端子と、 該外部リセット端子に接続されたリセット用整流素子と
を具備してなり、 該外部ゲート端子に供給される上記駆動電圧は上記動作
状態検出回路と上記ラッチ回路との電源電圧としても利
用され、 上記外部リセット端子に解除信号を印加することによ
り、上記リセット用整流素子に逆方向降伏せしめ、上記
パワーＭＯＳＦＥＴのゲート・ソース間が非導通状態と
なる如く、上記逆方向降伏による電流が上記制御素子を
制御することを特徴とする半導体装置。21. A power MOSFET, an operating state detecting circuit for detecting an electric signal related to an operating state of the power MOSFET, a latch circuit latched in a predetermined state by a detection output of the operating state detecting circuit, A control element for bringing the gate and source of the power MOSFET into a conduction state by the output of the latch circuit latched in a predetermined state; an external gate terminal for supplying a drive signal to the gate of the power MOSFET; and an external reset terminal, A reset rectifying element connected to the external reset terminal, wherein the drive voltage supplied to the external gate terminal is also used as a power supply voltage for the operating state detection circuit and the latch circuit, Applying a release signal to the external reset terminal causes reverse breakdown to the reset rectifier. , As between the gate and the source of the power MOSFET is turned off, the semiconductor device current due to the reverse breakdown and controlling the control element.
ＯＳＦＥＴであり、 上記制御素子はＮチャネル制御ＭＯＳＦＥＴであり、 上記ラッチ回路は、定数が異なる第１と第２の負荷素子
とドレイン・ゲートがクロスカップル接続された第１と
第２のＮチャネル駆動ＭＯＳＦＥＴとからなる非対称フ
リップフロップと、そのゲートが上記動作状態検出回路
の上記検出出力により駆動され、そのドレインが上記第
１の負荷素子と上記第１のＮチャネル駆動ＭＯＳＦＥＴ
のドレインと上記第２のＮチャネル駆動ＭＯＳＦＥＴの
ゲートとが接続された第１ノードに接続されたセット入
力ＮチャネルＭＯＳＦＥＴとを有し、 上記ラッチ回路の上記非対称フリップフロップの上記第
２の負荷素子と上記第２のＮチャネル駆動ＭＯＳＦＥＴ
のドレインと上記第１のＮチャネル駆動ＭＯＳＦＥＴの
ゲートとが接続された第２ノードは上記Ｎチャネル制御
ＭＯＳＦＥＴのゲートに接続され、 上記外部ゲート端子に上記駆動電圧が印加され、上記動
作状態検出回路の上記検出出力が上記セット入力Ｎチャ
ネルＭＯＳＦＥＴをオフ状態に制御する際に、上記第１
のノードの電圧より上記第２のノードの電圧は低く設定
され、その結果、上記Ｎチャネル制御ＭＯＳＦＥＴがオ
フ状態に制御されることを特徴とする請求項２１に記載
の半導体装置。22. The power MOSFET is an N channel M
OSFET, the control element is an N-channel control MOSFET, and the latch circuit is a first and second N-channel drive circuit in which first and second load elements having different constants and a drain / gate are cross-coupled. An asymmetric flip-flop including a MOSFET, a gate thereof is driven by the detection output of the operation state detection circuit, and a drain thereof is the first load element and the first N-channel drive MOSFET.
A second input element of the asymmetric flip-flop of the latch circuit, the set input N-channel MOSFET connected to a first node to which the drain of the second N-channel drive MOSFET is connected. And the above second N-channel drive MOSFET
A second node to which the drain of the N-channel drive MOSFET is connected to the gate of the N-channel control MOSFET, the drive voltage is applied to the external gate terminal, and the operating state detection circuit When the detection output of the first input controls the set input N-channel MOSFET to the off state,
22. The semiconductor device according to claim 21, wherein the voltage of the second node is set lower than the voltage of the node of, and as a result, the N-channel control MOSFET is controlled to be in an off state.
上記セット入力ＮチャネルＭＯＳＦＥＴをオン状態に制
御することにより、上記ラッチ回路は上記所定の状態に
ラッチされて、上記パワーＭＯＳＦＥＴの保護動作が開
始され、 上記第２の負荷素子には第１の逆流防止素子が直列に接
続され、 上記外部リセット端子に印加された上記解除信号に応答
して上記逆方向降伏による上記電流は上記Ｎチャネル制
御ＭＯＳＦＥＴをオフ状態に制御せしめ、上記パワーＭ
ＯＳＦＥＴの保護動作が解除されることを特徴とする請
求項２２に記載の半導体装置。23. The detection output of the operation state detection circuit controls the set input N-channel MOSFET to be in an ON state, so that the latch circuit is latched in the predetermined state to protect the power MOSFET. The first backflow prevention element is connected in series to the second load element, and the current due to the reverse breakdown responds to the release signal applied to the external reset terminal to control the N-channel. Control the MOSFET to be in the OFF state and set the power M
23. The semiconductor device according to claim 22, wherein the protection operation of the OSFET is canceled.
加される定電圧回路をさらに具備してなり、 上記動作状態検出回路は上記半導体装置のチップの温度
を検出する温度検出回路であり、該温度検出回路の上記
温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記定電
圧回路から発生される基準電圧をもとにしてバイアスさ
れることを特徴とする請求項２３に記載の半導体装置。24. A constant voltage circuit to which the drive voltage of the external gate terminal is applied is further provided, and the operating state detection circuit is a temperature detection circuit for detecting a temperature of a chip of the semiconductor device, 24. The semiconductor device according to claim 23, wherein a gate of the temperature detecting N-channel MOSFET of the temperature detecting circuit is biased based on a reference voltage generated from the constant voltage circuit.
温度依存性を有する温度検出分圧回路を介して上記温度
検出用ＮチャネルＭＯＳＦＥＴのゲートに供給されるこ
とを特徴とする請求項２４に記載の半導体装置。25. The reference voltage of the constant voltage circuit is supplied to the gate of the temperature detecting N-channel MOSFET via a temperature detecting voltage dividing circuit having a predetermined temperature dependency. The semiconductor device according to 1.
インはスティタス端子としてチップ外部に導出されたこ
とを特徴とする請求項２２から請求項２５までのいずれ
かに記載の半導体装置。26. The semiconductor device according to claim 22, wherein the drain of the N-channel control MOSFET is led out to the outside of the chip as a status terminal.
に記載の半導体装置と、 該半導体装置の上記パワーＭＯＳＦＥＴのドレインとソ
ースの一方に接続された負荷と、 上記外部ゲートに駆動出力信号を供給する如く上記外部
ゲートに接続されたコントローラとを具備してなり、 上記コントローラには、上記パワーＭＯＳＦＥＴの保護
動作に関係する信号が供給され、 上記保護動作の開始後、上記コントローラは上記解除信
号を上記半導体装置に供給することを特徴とする電子シ
ステム。27. The semiconductor device according to any one of claims 1 to 26, a load connected to one of a drain and a source of the power MOSFET of the semiconductor device, and a drive output signal to the external gate. And a controller connected to the external gate so as to supply a signal related to the protection operation of the power MOSFET, and after the start of the protection operation, the controller releases the An electronic system for supplying a signal to the semiconductor device.
信号の供給の前に、上記コントローラは上記駆動出力信
号の供給を中断することを特徴とする請求項２７に記載
の電子システム。28. The electronic system according to claim 27, wherein the controller interrupts the supply of the drive output signal after the start of the protection operation and before the supply of the release signal.
ーラは上記駆動出力信号の供給を継続し、上記保護動作
が規定の回数繰り返された場合に、上記コントローラは
上記駆動出力信号の供給を中断することを特徴とする請
求項２８に記載の電子システム。29. After the protection operation is started, the controller continues to supply the drive output signal, and when the protection operation is repeated a prescribed number of times, the controller interrupts the supply of the drive output signal. The electronic system of claim 28, wherein the electronic system comprises:
マンドに応答して上記コントローラは上記解除信号を上
記半導体装置に供給することを特徴とする請求項２７か
ら請求項２９のいずれかに記載の電子システム。30. The controller according to claim 27, wherein the controller supplies the release signal to the semiconductor device in response to a command from a user after the start of the protection operation. Electronic system.
信号の供給の前に、上記コントローラは上記駆動出力信
号の供給による上記パワーＭＯＳＦＥＴのオン期間のデ
ューティを低くして、その後上記駆動出力信号の供給を
中断することを特徴とする請求項２８から請求項３０の
いずれかに記載の電子システム。31. After the start of the protection operation and before the supply of the release signal, the controller lowers the duty of the on period of the power MOSFET by the supply of the drive output signal, and then the drive output. The electronic system according to any one of claims 28 to 30, wherein the supply of signals is interrupted.
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