JPH05300753A - Snubber circuit of switching circuit - Google Patents
Snubber circuit of switching circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スイッチングレギュレ
ータなどのスイッチング回路において、スイッチング素
子がターンオフした瞬間の急激な電圧の上昇を防ぐとと
もに、ターンオンしたときの電力損失を可能な限り無く
すようにしたスイッチング回路のスナバー回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching circuit, such as a switching regulator, which prevents a sudden increase in voltage at the moment when a switching element is turned off, and eliminates power loss when turned on as much as possible. It relates to a snubber circuit of a circuit.
【０００２】[0002]
【従来の技術】図４に示すような、直流電源端子１０、
１１との間に、トランス、負荷などのインダクタ１２と
ＭＯＳ−ＦＥＴなどのスイッチング素子１３とを直列に
接続したスイッチング回路において、前記スイッチング
素子１３の両端間に、このスイッチング素子１３のオ
ン、オフ時の特性の改善のため、スナバ回路１４が接続
される。このスナバ回路１４は、従来は、主にフォワー
ドタイプのインバータでは、抵抗１５とコンデンサ１６
とを直列に接続するとともに、抵抗１５と並列にダイオ
ード１７を接続してなるものが用いられていた。2. Description of the Related Art As shown in FIG.
In a switching circuit in which an inductor 12 such as a transformer or a load and a switching element 13 such as a MOS-FET are connected in series between the switching element 13 and the switching element 11, when the switching element 13 is turned on or off. The snubber circuit 14 is connected to improve the characteristics of the. Conventionally, the snubber circuit 14 is mainly composed of a resistor 15 and a capacitor 16 in a forward type inverter.
There is used one in which a diode 17 is connected in parallel with a resistor 15 while connecting and in series.
【０００３】このようなスナバ回路１４において、スイ
ッチング素子１３がオフした瞬間、ダイオード１７を介
してコンデンサ１６に電流を流し、スイッチング素子１
３のＤ−Ｓ間の電圧Ｖｄｓの立上りを下げる。また、抵
抗１５は、スイッチング素子１３がオンした瞬間、コン
デンサ１６の電荷を急速に放電し、ＭＯＳ−ＦＥＴなど
のスイッチング素子１３のＤ（ドレイン）電流Ｉｄが上
昇し過ぎるのを防止する。In such a snubber circuit 14, at the moment when the switching element 13 is turned off, a current is supplied to the capacitor 16 via the diode 17 and the switching element 1
The rise of the voltage Vds between D and S of 3 is lowered. Further, the resistor 15 rapidly discharges the electric charge of the capacitor 16 at the moment when the switching element 13 is turned on, and prevents the D (drain) current Id of the switching element 13 such as a MOS-FET from rising excessively.
【０００４】[0004]
【発明が解決しようとする課題】回路中に、トランス、
負荷などのインダクタ１２を有するものでは、特に、こ
のインダクタ１２の大きなエネルギーが、スイッチング
素子１３のオフした瞬間に急激にきわめて高電圧に跳ね
上がるが、この電圧はダイオード１７を介してコンデン
サ１６に充電して吸収される。このとき、跳ね上りの高
電圧がスイッチング素子１３の耐圧を越えないようにす
るには、容量の大きなコンデンサ１６を用いることが望
ましい。ところが、このコンデンサ１６に容量の大きな
ものを用いると、スイッチング素子１３のオンしたとき
に抵抗１５で消費される電力が大きくなって無視できな
くなる。In the circuit, the transformer,
In the case where the inductor 12 such as a load is used, in particular, a large amount of energy of the inductor 12 suddenly jumps to an extremely high voltage at the moment when the switching element 13 is turned off, but this voltage charges the capacitor 16 via the diode 17. Absorbed. At this time, it is desirable to use the capacitor 16 having a large capacitance in order to prevent the high voltage that jumps up from exceeding the withstand voltage of the switching element 13. However, if a capacitor having a large capacitance is used as the capacitor 16, the power consumed by the resistor 15 when the switching element 13 is turned on becomes large and cannot be ignored.
【０００５】特に、スイッチング素子１３としてＭＯＳ
−ＦＥＴを用いて、１００ＫＨｚから数ＭＨｚという高
周波数化された回路では、耐圧の目的からは、コンデン
サ１６の容量は大きければ大きい程よいが、大きすぎる
と逆にＭＯＳ−ＦＥＴなどのスイッチング素子１３のオ
ンしたときに抵抗１５で消費される電力が大きくなり、
高周波数化に対応できなくなるという問題があった。ち
なみに、スイッチング素子１３のオン、オフ時のＤ（ド
レイン）電流Ｉｄと、Ｄ−Ｓ（ソース）間電圧Ｖｄｓと
の特性は、図３（ｄ）に示すように、これらの交差時の
電圧ｖは、Ｖｄｓ＝２２０ボルトとすると、ｖ＝９０ボ
ルトにも達する。In particular, a MOS is used as the switching element 13.
In a high frequency circuit of 100 kHz to several MHz using -FET, the larger the capacity of the capacitor 16 is, the better for the purpose of withstanding voltage. When turned on, the power consumed by the resistor 15 increases,
There was a problem that it could not cope with higher frequencies. Incidentally, the characteristics of the D (drain) current Id when the switching element 13 is on and off and the DS (source) voltage Vds are as shown in FIG. Will reach v = 90 volts, assuming Vds = 220 volts.
【０００６】本発明は、電力損失が少なく、しかも、効
率を低下させることなく高周波数化ができるものを得る
ことを目的とするものである。It is an object of the present invention to obtain a product which has a low power loss and can be made higher in frequency without lowering the efficiency.
【０００７】[0007]
【課題を解決するための手段】本発明は、直流電源に、
インダクタ１２とスイッチング素子１３とを直列に接続
し、前記スイッチング素子１３の両端に、並列にスナバ
回路２４を接続してなるスイッチング回路において、前
記スナバ回路２４は、第１コンデンサ２５（Ｃ１）と第
２コンデンサ２６（Ｃ２）の直列回路と、他方の第２コ
ンデンサ２６と並列のダイオード２７とからなり、第１
コンデンサ２５（Ｃ１）＞第２コンデンサ２６（Ｃ
２）、好ましくは、Ｃ１≒２×Ｃ２とし、スイッチング
素子１３は、ＭＯＳ−ＦＥＴを用い、１００ＫＨｚ以上
の高周波数化したスイッチング回路からなるスイッチン
グ回路のスナバー回路である。The present invention provides a DC power supply,
In a switching circuit in which an inductor 12 and a switching element 13 are connected in series, and a snubber circuit 24 is connected in parallel to both ends of the switching element 13, the snubber circuit 24 includes a first capacitor 25 (C1) and a first capacitor 25 (C1). A series circuit of two capacitors 26 (C2) and a diode 27 in parallel with the other second capacitor 26.
Capacitor 25 (C1)> Second capacitor 26 (C
2), preferably C1≈2 × C2, and the switching element 13 is a snubber circuit of a switching circuit including a switching circuit using a MOS-FET and having a high frequency of 100 KHz or more.
【０００８】[0008]
【作用】トランス、負荷などのインダクタ１２の大きな
エネルギーが、スイッチング素子１３のオフした瞬間
に、急激にきわめて高電圧に跳ね上がるので、この電圧
がダイオード２７を介して第１コンデンサ２５に充電し
て吸収される。スイッチング素子１３がオフからオンし
た瞬間、第１コンデンサ２５、第２コンデンサ２６、ス
イッチング素子１３、第１コンデンサ２５の閉回路が形
成されて、第１コンデンサ２５の電荷を第２コンデンサ
２６を通り放電するので、損失なしで充電電荷が放出さ
れる。The large energy of the inductor 12, such as the transformer and the load, suddenly jumps to an extremely high voltage at the moment when the switching element 13 is turned off, and this voltage is charged in the first capacitor 25 via the diode 27 and absorbed. To be done. At the moment when the switching element 13 is turned on, the closed circuit of the first capacitor 25, the second capacitor 26, the switching element 13 and the first capacitor 25 is formed, and the electric charge of the first capacitor 25 is discharged through the second capacitor 26. As a result, the charge is discharged without loss.
【０００９】[0009]
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１において、交流電源２８は、整流回路２９を介
して直流電源端子１０、１１に接続され、この直流電源
端子１０、１１間には、トランス、負荷などのインダク
タ１２の１次巻線３０と、ＭＯＳ−ＦＥＴなどのスイッ
チング素子１３とが直列に接続されている。前記インダ
クタ１２の補助巻線３２の一端には、スイッチング素子
１８を介して直流電源端子１０に接続され、また、補助
巻線３２の他端には、クランプコンデンサ１９とダイオ
ード２２とが接続されている。前記スイッチング素子１
３とスイッチング素子１８のＧ（ゲート）には、スイッ
チング制御回路２３が接続されている。Embodiments of the present invention will be described below with reference to the drawings. In FIG. 1, an AC power supply 28 is connected to DC power supply terminals 10 and 11 via a rectifier circuit 29, and between the DC power supply terminals 10 and 11 is a primary winding 30 of an inductor 12 such as a transformer or a load. , And a switching element 13 such as a MOS-FET are connected in series. One end of the auxiliary winding 32 of the inductor 12 is connected to the DC power supply terminal 10 via the switching element 18, and the other end of the auxiliary winding 32 is connected to the clamp capacitor 19 and the diode 22. There is. The switching element 1
A switching control circuit 23 is connected to G and the G (gate) of the switching element 18.
【００１０】前記スイッチング素子１３のＤ（ドレイ
ン）−Ｓ（ソース）間には、本発明によるスナバ回路２
４が並列に接続されている。このスナバ回路２４は、第
１コンデンサ２５（容量Ｃ１）と第２コンデンサ２６
（容量Ｃ２）との直列回路と、他方の第２コンデンサ２
６と並列なダイオード２７とからなる。このスナバ回路
２４における第１コンデンサ２５（Ｃ１）と第２コンデ
ンサ２６（Ｃ２）との容量の比は、Ｃ１≒２×Ｃ２ で
あるときが最も特性が優れている。その特性データにつ
いては後述する。なお、２０は出力端子、２１は出力端
子、３１は２次巻線である。The snubber circuit 2 according to the present invention is provided between D (drain) and S (source) of the switching element 13.
4 are connected in parallel. The snubber circuit 24 includes a first capacitor 25 (capacity C1) and a second capacitor 26.
A series circuit with (capacitance C2) and the other second capacitor 2
6 and a diode 27 in parallel. The characteristics of the snubber circuit 24 are best when the capacitance ratio of the first capacitor 25 (C1) and the second capacitor 26 (C2) is C1≈2 × C2. The characteristic data will be described later. 20 is an output terminal, 21 is an output terminal, and 31 is a secondary winding.
【００１１】以上のような構成における動作を説明す
る。 Ａ．スイッチング素子１３がオンからオフした瞬間 このときの動作は、図４に示した従来と同様、スイッチ
ング素子１３がオフした瞬間、スナバ回路２４のダイオ
ード２７を介して第１コンデンサ２５に電流を流し、ス
イッチング素子１３のＤ−Ｓ間の電圧Ｖｄｓの立上りを
下げる。すなわち、トランス、負荷などのインダクタ１
２の大きなエネルギーが、スイッチング素子１３のオフ
した瞬間に急激にきわめて高電圧に跳ね上がるので、こ
の電圧Ｖｄｓがダイオード２７を介して第１コンデンサ
２５に充電して吸収される。なお、この場合、第１コン
デンサ２５の容量Ｃ１が大きければ大きい程、電圧Ｖｄ
ｓの立上り（ｄＶｄｓ／ｄｔ）がゆるやかになる。The operation of the above configuration will be described. A. At the moment when the switching element 13 is turned off, the operation at this time is the same as in the conventional case shown in FIG. 4. At the moment when the switching element 13 is turned off, a current flows through the first capacitor 25 via the diode 27 of the snubber circuit 24, The rise of the voltage Vds between D and S of the switching element 13 is lowered. That is, an inductor 1 such as a transformer or a load
The large energy of 2 suddenly jumps to a very high voltage at the moment when the switching element 13 is turned off, and this voltage Vds is charged in the first capacitor 25 via the diode 27 and absorbed. In this case, the larger the capacitance C1 of the first capacitor 25, the greater the voltage Vd.
The rise of s (dVds / dt) becomes gentle.
【００１２】Ｂ．スイッチング素子１３がオフからオン
した瞬間 スイッチング素子１８がオフした後、わかずかなタイム
ラグをもってスイッチング素子１３がオンする。する
と、第１コンデンサ２５、第２コンデンサ２６、スイッ
チング素子１３、第１コンデンサ２５の閉回路が形成さ
れて、第１コンデンサ２５の電荷を放電する。このと
き、第１、第２コンデンサ２５、２６の直列回路の容量
Ｃは Ｃ＝１／（１／Ｃ１＋１／Ｃ２）＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２） となり、総容量は少なくなる。また、図１において、ス
イッチング素子１３のＳ側（Ｃ１の下端）の電圧をｖ
０、Ｃ１とＣ２の接続点の電圧をｖ１、スイッチング素
子１３のＤ側（Ｃ２の上端）の電圧をｖ２とすると、Ｖ
ｄｓの変化に対するＣ１の電圧Ｖｃ１変化が、従来回路
より充分小さく、したがって、少ない電荷の移動で済
み、損失なしで充電電荷が放出される。B. The moment when the switching element 13 is turned on from the off state. After the switching element 18 is turned off, the switching element 13 is turned on with a slight time lag. Then, a closed circuit of the first capacitor 25, the second capacitor 26, the switching element 13, and the first capacitor 25 is formed, and the electric charge of the first capacitor 25 is discharged. At this time, the capacitance C of the series circuit of the first and second capacitors 25 and 26 becomes C = 1 / (1 / C1 + 1 / C2) = C1 · C2 / (C1 + C2), and the total capacitance decreases. In addition, in FIG. 1, the voltage on the S side of the switching element 13 (the lower end of C1) is represented by v
0, the voltage at the connection point of C1 and C2 is v1, and the voltage on the D side (upper end of C2) of the switching element 13 is v2.
The change of the voltage Vc1 of C1 with respect to the change of ds is sufficiently smaller than that of the conventional circuit, and therefore, less charge transfer is required, and the charged charge is discharged without loss.
【００１３】前記第１コンデンサ２５と第２コンデンサ
２６の容量Ｃ１とＣ２との比が、本発明の最も優れた特
性となる場合について、図３により説明する。 図３（ａ）：Ｃ１≒２×Ｃ２であるとき、スイッチング
素子１３のオン、オフ時のＤ電流Ｉｄと、Ｄ−Ｓ間電圧
Ｖｄｓとの交差時の電圧ｖは、Ｖ＝２２０ボルトとする
と、ｖ≒２０ボルトと、従来の約４分の１となり、スイ
ッチング素子１３での消費電力は最も少なくなった。こ
のとき、Ｖｃ１はＶｄｓの約２／３となった。なお、Ｃ
１≒２×Ｃ２であることが必須ではなく、少なくとも、
Ｃ１＞Ｃ２であることが望ましい。ただし、Ｃ１≫Ｃ２
のように、Ｃ１が大きすぎると点線のように、電圧が大
きく振動するので好ましくない。 図３（ｂ）：Ｃ２＝Ｃ１であるとき、交差時の電圧ｖ
は、従来の約２分の１となり、この場合でもスイッチン
グ素子１３での消費電力は、充分少なくなった。また、
Ｖｃ１はＶｄｓの約１／２となった。 図３（ｃ）：Ｃ１＜Ｃ２であるとき、すなわち、Ｃ１が
小さいと、ｄＶｄｓ／ｄｔが急激に立ち上がるので、従
来の抵抗１５の場合と同様消費電力は、大きくなった。 図３（ｄ）：従来の回路による特性を示し、電流と電圧
の交差する電圧ｖ値が高く、スイッチング素子１３で無
駄な電力を消費していることを示している。A case where the ratio of the capacitances C1 and C2 of the first capacitor 25 and the second capacitor 26 is the most excellent characteristic of the present invention will be described with reference to FIG. FIG. 3A: When C1≈2 × C2, the voltage v at the time when the D current Id when the switching element 13 is turned on and off and the D-S voltage Vds is V = 220 volts. , V≈20 V, which is about 1/4 of the conventional value, and the power consumption of the switching element 13 is the smallest. At this time, Vc1 became about 2/3 of Vds. Note that C
It is not essential that 1≈2 × C2, and at least
It is desirable that C1> C2. However, C1 >> C2
As described above, when C1 is too large, the voltage vibrates greatly as indicated by the dotted line, which is not preferable. FIG. 3B: When C2 = C1, the voltage v at the time of crossing
Is about one half of the conventional value, and even in this case, the power consumption of the switching element 13 is sufficiently reduced. Also,
Vc1 became about 1/2 of Vds. FIG. 3C: When C1 <C2, that is, when C1 is small, dVds / dt rises sharply, so that the power consumption increases as in the case of the conventional resistor 15. FIG. 3D shows the characteristics of the conventional circuit, and shows that the voltage v value at which the current and the voltage intersect is high and that the switching element 13 consumes unnecessary power.
【００１４】前記実施例では、スイッチング素子１３
と、スイッチング素子１８をそれぞれ１ずつ個用いた例
で説明したが、図２に示すように、スイッチング素子１
３と、スイッチング素子１８をそれぞれ２個ずつ用いた
全波ブリッジ型の場合であってもそのまま適用できる。In the above embodiment, the switching element 13
, And the example in which one switching element 18 is used, but as shown in FIG.
3 and the full-wave bridge type using two switching elements 18 can be applied as they are.
【００１５】[0015]
【発明の効果】本発明は、上述のように構成したので、
ＭＯＳ−ＦＥＴなどのスイッチング素子１３のオン時の
電圧の跳上りに対する過大な電圧ストレスの防止はもち
ろんのこと、スイッチング回路が高周波数化された場合
に特に問題となっていたスナバ回路１４の抵抗による電
力損失がなく、従来回路に比較して、第１コンデンサ２
５のＴａｎδでの損失だけとなり、効率が格段に良好で
ある。Since the present invention is constructed as described above,
Not only the prevention of excessive voltage stress against the voltage jump when the switching element 13 such as a MOS-FET is turned on, but also the resistance of the snubber circuit 14 which has been a particular problem when the frequency of the switching circuit is increased. There is no power loss, and the first capacitor 2
Only the loss at Tan δ of 5 is shown, and the efficiency is remarkably good.
【図１】本発明によるスイッチング回路のスナバー回路
の第１実施例を示す電気回路図である。FIG. 1 is an electric circuit diagram showing a first embodiment of a snubber circuit of a switching circuit according to the present invention.
【図２】本発明によるスイッチング回路のスナバー回路
の第２実施例を示す電気回路図である。FIG. 2 is an electric circuit diagram showing a second embodiment of the snubber circuit of the switching circuit according to the present invention.
【図３】動作特性図である。FIG. 3 is an operation characteristic diagram.
【図４】従来のスイッチング回路のスナバー回路を示す
電気回路図である。である。FIG. 4 is an electric circuit diagram showing a snubber circuit of a conventional switching circuit. Is.
１０…直流電源端子、１１…直流電源端子、１２…トラ
ンス、負荷などのインダクタ、１３…ＭＯＳ−ＦＥＴな
どのスイッチング素子、１４…従来のスナバ回路、１５
…抵抗、１６…コンデンサ、１７…ダイオード、１８…
スイッチング素子、１９…クランプコンデンサ、２０…
出力端子、２１…出力端子、２２…ダイオード、２３…
スイッチング制御回路、２４…本発明のスナバ回路、２
５…第１コンデンサ、２６…第２コンデンサ、２７…ダ
イオード、２８…交流電源、２９…整流回路、３０…１
次巻線、３１…２次巻線、３２…補助巻線。10 ... DC power supply terminal, 11 ... DC power supply terminal, 12 ... Inductor such as transformer and load, 13 ... Switching element such as MOS-FET, 14 ... Conventional snubber circuit, 15
… Resistors, 16… Capacitors, 17… Diodes, 18…
Switching element, 19 ... Clamp capacitor, 20 ...
Output terminal, 21 ... Output terminal, 22 ... Diode, 23 ...
Switching control circuit, 24 ... Snubber circuit of the present invention, 2
5 ... 1st capacitor, 26 ... 2nd capacitor, 27 ... Diode, 28 ... AC power supply, 29 ... Rectifier circuit, 30 ... 1
Secondary winding, 31 ... Secondary winding, 32 ... Auxiliary winding.
Claims (3)
ング素子１３とを直列に接続し、前記スイッチング素子
１３の両端に、並列にスナバ回路２４を接続してなるス
イッチング回路において、前記スナバ回路２４は、第１
コンデンサ２５（Ｃ１）と第２コンデンサ２６（Ｃ２）
の直列回路と、他方の第２コンデンサ２６と並列のダイ
オード２７とからなることを特徴とするスイッチング回
路のスナバー回路。1. A switching circuit in which an inductor 12 and a switching element 13 are connected in series to a DC power source, and a snubber circuit 24 is connected in parallel to both ends of the switching element 13, wherein the snubber circuit 24 is First
Capacitor 25 (C1) and second capacitor 26 (C2)
And a diode 27 in parallel with the second capacitor 26 of the other side, and a snubber circuit of a switching circuit.
デンサ２６（Ｃ２）、好ましくは、Ｃ１≒２×Ｃ２とし
た請求項１記載のスイッチング回路のスナバー回路。2. The snubber circuit of the switching circuit according to claim 1, wherein the first capacitor 25 (C1)> the second capacitor 26 (C2), preferably C1≈2 × C2.
Ｔを用い、１００ＫＨｚ以上の高周波数化したスイッチ
ング回路からなる請求項１記載のスイッチング回路のス
ナバー回路。3. The switching element 13 is a MOS-FE.
The snubber circuit for a switching circuit according to claim 1, wherein the snubber circuit comprises a switching circuit using T and having a high frequency of 100 KHz or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129460A JP2604668B2 (en) | 1992-04-22 | 1992-04-22 | Switching circuit snubber circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129460A JP2604668B2 (en) | 1992-04-22 | 1992-04-22 | Switching circuit snubber circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05300753A true JPH05300753A (en) | 1993-11-12 |
| JP2604668B2 JP2604668B2 (en) | 1997-04-30 |
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ID=15010044
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4129460A Expired - Fee Related JP2604668B2 (en) | 1992-04-22 | 1992-04-22 | Switching circuit snubber circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604668B2 (en) |
Cited By (3)
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| JP2006324839A (en) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | Compound type semiconductor device |
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| JPS63181025U (en) * | 1987-05-13 | 1988-11-22 |
-
1992
- 1992-04-22 JP JP4129460A patent/JP2604668B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2604668B2 (en) | 1997-04-30 |
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