JP3493273B2 - Power factor improvement circuit of three-phase rectifier - Google Patents
Power factor improvement circuit of three-phase rectifierInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、三相整流器の力率
改善回路に於けるスイッチング損失やサージ電圧及びノ
イズ低減に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to reduction of switching loss, surge voltage and noise in a power factor correction circuit of a three-phase rectifier.
【０００２】[0002]
【従来の技術】図１は従来の三相整流器の力率改善回
路、図２はこの回路の各部動作波形示す。 図１に於い
て、Ｑ1〜Ｑ6は主スイッチ素子、例えばＦＥＴ、Ｄ1〜
Ｄ6は主スイッチ素子Ｑ1〜Ｑ6の寄生ダイオード、Ｃ1〜
Ｃ6は主スイッチ素子Ｑ1〜Ｑ6の寄生容量又は外付け容
量、Ｌ1〜Ｌ3は昇圧及び力率改善用のインダクタンス、
Ｃ0は 出力平滑用のコンデンサ及びＲ0は負荷である。
又、ＶU，ＶV，ＶWは三相交流電源の各相電圧、Ｖ0は出
力電圧を示す。2. Description of the Related Art FIG. 1 shows a power factor correction circuit for a conventional three-phase rectifier, and FIG. 2 shows operating waveforms of various parts of this circuit. In FIG. 1, Q1 to Q6 are main switching elements such as FETs and D1 to
D6 is a parasitic diode of the main switching elements Q1 to Q6, C1 to
C6 is a parasitic capacitance or external capacitance of the main switching elements Q1 to Q6, L1 to L3 are inductances for boosting and power factor improvement,
C0 is a capacitor for smoothing the output, and R0 is a load.
In addition, VU, VV, and VW represent respective phase voltages of the three-phase AC power supply, and V0 represents output voltage.
【０００３】図２の各部動作波形において、(1)は主ス
イッチ素子Ｑ1〜Ｑ6の駆動信号ＶGS、（２）、（３）
は、それぞれ主スイッチ素子Ｑ1〜Ｑ6のドレイン電流Ｉ
DSとドレイン・ソース間電圧ＶDS、（４）は主スイッチ
素子Ｑ1〜Ｑ6のスイッチング時の損失電力ＰLである。
又、ＴON，ＴOFFは主スイッチ素子Ｑ1〜Ｑ6のオン時間
及びオフ時間、Ｔは一周期を示す。
（３）In the operation waveforms of the respective parts in FIG. 2, (1) is a drive signal VGS of the main switching elements Q1 to Q6, (2), (3).
Are the drain currents I of the main switching elements Q1 to Q6, respectively.
DS and drain-source voltage VDS, (4) is the power loss PL during switching of the main switching elements Q1 to Q6.
Further, TON and TOFF are the ON and OFF times of the main switching elements Q1 to Q6, and T is one cycle. (3)
【０００４】ドレイン電流ＩDSとドレイン・ソース間電
圧ＶDSが重なる時間においては、（４）で示す様なスイ
ッチング時の損失電力ＰLが発生し、スイッチング動作
が高周波になる程、この損失電力は大きくなり効率が低
下する。During the time when the drain current IDS and the drain-source voltage VDS overlap, the loss power PL at the time of switching as shown in (4) is generated, and the higher the switching operation frequency, the larger this loss power becomes. Efficiency is reduced.
【０００５】又、図２の（２）、（３）に示す主スイッ
チ素子Ｑ1〜Ｑ6の電流ＩDS、電圧ＶDSが、スイッチング
時に配線等の寄生インダクタンスにより、サージ電圧や
ノイズを発生させる等の問題を起こす。尚、各スイッチ
素子Ｑ1〜Ｑ6のスイッチング時の動作波形は、いずれも
図２と同じである。Further, the current IDS and the voltage VDS of the main switching elements Q1 to Q6 shown in (2) and (3) of FIG. 2 cause a surge voltage or noise due to parasitic inductance of wiring or the like during switching. Cause The operation waveforms of the switching elements Q1 to Q6 during switching are the same as those in FIG.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、この様な従
来技術の問題を解決し、三相整流器の力率改善回路を高
効率化、サージ電圧の低減及び低ノイズ化する事を目的
とするものである。又、従来の準共振型コンバータにみ
られる主スイッチ素子の電圧、電流ストレスを軽減出
来、更に制御上の難かしさも解決出来、コストアップ等
の要因も少なくなる。SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art as described above, and to improve the efficiency, reduce the surge voltage and reduce the noise of the power factor correction circuit of the three-phase rectifier. To do. Further, the voltage and current stress of the main switch element found in the conventional quasi-resonant converter can be reduced, the difficulty in control can be solved, and the factors such as cost increase can be reduced.
【０００７】本発明は、三相整流器の制御用スイッチ素
子（以下、主スイッチ素子と言う）がスイッチングする
時に、電圧と電流が重ならない様にして、スイッチング
ロスを低減する様に構成されている。更に、主スイッチ
素子の寄生容量を含む並列容量の電荷を負荷に帰還して
効率アップを図る様に構成されている。The present invention is configured to prevent switching voltage and current from overlapping at the time of switching of a control switching element (hereinafter referred to as a main switching element) of a three-phase rectifier, thereby reducing switching loss. . Further, the electric charge of the parallel capacitance including the parasitic capacitance of the main switch element is fed back to the load to improve the efficiency.
【０００８】本発明はこれを実現するために、三相交流
入力の各相に昇圧及び力率改善用のインダクタンスを接
続し、定電圧制御された整流電圧を出力する様に構成さ
れた三相整流器の力率改善回路に於いて、三相整流器の
出力端子間に、負荷側の電位
（４）
の影響を受けない様にブロッキング素子を介在して、例
えば負荷に順方向のダイオードを介在して、共振チョー
ク、トランスの１次巻線及び補助スイッチ素子がオンし
た時のエネルギー及びトランスの励磁エネルギーを、負
荷に供給するように接続した事を特徴とする。又、共振
チョークはトランスのリーケージインダクタンスであっ
ても構わない。In order to realize this, the present invention connects three phases of a three-phase AC input with an inductance for boosting and improving a power factor, and outputs a rectified voltage controlled by a constant voltage. In the power factor correction circuit of the rectifier, a blocking element is interposed between the output terminals of the three-phase rectifier so as not to be affected by the potential (4) on the load side, for example, a forward diode is inserted in the load. The resonance choke, the primary winding of the transformer, and the energy when the auxiliary switch element is turned on and the excitation energy of the transformer are connected so as to be supplied to the load. Further, the resonance choke may be the leakage inductance of the transformer.
【０００９】そして、補助スイッチ素子がオンする時の
タイミングは、三相整流器の出力電圧制御用の主スイッ
チ素子がオンする前であり、かつ、主スイッチ素子のオ
フ時の並列容量の電荷が、主スイッチ素子がオンする時
にはゼロになるに充分な時間間隔がある必要がある。
又、補助スイッチ素子のオフ時のタイミングは、共振チ
ョークに蓄えられたエネルギーがゼロになった後である
必要がある。The timing when the auxiliary switch element is turned on is before the main switch element for controlling the output voltage of the three-phase rectifier is turned on, and the charge of the parallel capacitance when the main switch element is off is: There must be a sufficient time interval for the main switching element to turn on when it goes to zero.
Further, the timing when the auxiliary switch element is turned off needs to be after the energy stored in the resonance choke becomes zero.
【００１０】尚、三相整流器の主スイッチ素子は、三相
全波電圧を制御する様に構成した６個の制御素子でもよ
いし、三相ワンサイドスイッチを制御する様に構成した
３個の制御素子でもよい。また、主スイッチ素子は、三
相整流器を無制御素子で構成し、出力電圧を制御する様
に構成した１個の制御素子でもよい。そして、これらの
制御素子はＦＥＴ、ＩＧＢＴ、サイリスタ、トランジス
タ等の制御機能を有する素子なら何でも構わない。又、
各主スイッチ素子には、並列にコンデンサ及び逆並列に
ダイオードが接続されており、これらの並列素子は主ス
イッチ素子の寄生容量や寄生ダイオードであっても構わ
ない。The main switching elements of the three-phase rectifier may be six control elements configured to control the three-phase full-wave voltage, or three control elements configured to control the three-phase one-side switch. It may be a control element. Further, the main switch element may be a single control element configured to control the output voltage by configuring the three-phase rectifier as an uncontrolled element. Further, these control elements may be any elements having a control function such as FETs, IGBTs, thyristors, and transistors. or,
A capacitor and an anti-parallel diode are connected in parallel to each main switching element, and these parallel elements may be the parasitic capacitance or the parasitic diode of the main switching element.
【００１１】[0011]
【実施の形態】図３は、本発明の三相整流器の力率改善
回路に於ける第一の実施例である。又、図４は、図３の
回路各部動作波形を示す。本発明の回路に於いて、図１
の従来技術と同じ部分は同じ記号を付し、説明の
（５）
重複はさける。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 3 shows a first embodiment of a power factor correction circuit for a three-phase rectifier according to the present invention. Further, FIG. 4 shows operation waveforms of respective parts of the circuit of FIG. In the circuit of the present invention, FIG.
The same parts as those of the related art in (1) are attached with the same symbols, and the description (5) will not be repeated.
【００１２】本発明は、三相整流器の出力端子間に、共
振チョークＬ4とトランスＴ1の１次巻線及び補助スイッ
チ素子Ｑ7の直列回路を接続する。そしてこの直列回路
は、負荷Ｒ0及び平滑用のコンデンサＣ0の電圧の影響を
受けない様に、負荷側に対してブロッキングする様に回
路を構成する。すなわち、整流器の正側出力端子より順
方向のダイオードＤ7を介して平滑コンデンサＣ0及び負
荷Ｒ0の正極に接続し、このダイオードＤ7のアノードに
共振チョークＬ4の一端を接続し、直列回路の補助スイ
ッチ素子Ｑ7の一端を負極に接続する。According to the present invention, a series circuit of the resonance choke L4, the primary winding of the transformer T1 and the auxiliary switch element Q7 is connected between the output terminals of the three-phase rectifier. The series circuit is configured to block the load side so as not to be affected by the voltage of the load R0 and the voltage of the smoothing capacitor C0. That is, the positive side output terminal of the rectifier is connected to the positive electrode of the smoothing capacitor C0 and the load R0 via the diode D7 in the forward direction, and one end of the resonance choke L4 is connected to the anode of this diode D7, and the auxiliary switch element of the series circuit is connected. Connect one end of Q7 to the negative electrode.
【００１３】又、トランスＴ1の２次巻線の両端は、補
助スイッチ素子Ｑ7がＯＮ時のトランスＴ1の電流及びト
ランスＴ1の励磁エネルギーを負荷に帰還する様に、ダ
イオードを介して負荷Ｒ0側の端子に接続する。図に示
すダイオードはＤ8の構成は、トランスＴ1の電流のみを
帰還する様になっているが、トランスＴ1の２次巻線を
センタータップにして、ダイオードを２ヶ用いて全波整
流構成にすれば、励磁エネルギーも負荷に帰還する事が
出来る。あるいはトランスＴ1の２次側をブリッジ構成
にして帰還してもよい。Further, both ends of the secondary winding of the transformer T1 are connected to the load R0 side via a diode so that the current of the transformer T1 and the excitation energy of the transformer T1 are fed back to the load when the auxiliary switch element Q7 is ON. Connect to the terminal. The diode shown in the figure is configured so that only the current of the transformer T1 is fed back in the configuration of D8. However, the secondary winding of the transformer T1 can be used as a center tap and two diodes can be used for a full-wave rectification configuration. If so, excitation energy can also be returned to the load. Alternatively, the secondary side of the transformer T1 may be returned by forming a bridge structure.
【００１４】又、トランスＴ1の１次巻線ＮPと２次巻線
ＮSの巻数比ｎは、ＮS／ＮPとなる様に選ぶ。Further, the turn ratio n between the primary winding NP and the secondary winding NS of the transformer T1 is selected so as to be NS / NP.
【００１５】図４は図３の回路の各部動作波形を示し
て、（１）は主スイッチ素子のゲート入力電圧ＶGS1、
（２）は補助スイッチ素子Ｑ7のゲート入力電圧ＶGS2、
（３）はダイオードＤ7のアノード側の電圧Ｖr、（４）
は補助スイッチ素子Ｑ7に流れるドレイン電流ＩＱ7、
（５）はダイオードＤ7に流れる電流ＩＤ7を表す。又、
Ｖ0は出力電圧、ＩＤは主スイッチ素子Ｑ1、Ｑ3、Ｑ5ド
レイン電流の和である。
（６）FIG. 4 shows the operation waveforms of each part of the circuit of FIG. 3, (1) shows the gate input voltage VGS1 of the main switch element,
(2) is the gate input voltage VGS2 of the auxiliary switch element Q7,
(3) is the voltage Vr on the anode side of the diode D7, (4)
Is the drain current IQ7 flowing through the auxiliary switch element Q7,
(5) represents the current ID7 flowing through the diode D7. or,
V0 is the output voltage, and ID is the sum of the drain currents of the main switching elements Q1, Q3, Q5. (6)
【００１６】以下、本発明の三相整流器の力率改善回路
について、詳細動作を図３、図４を用いて説明する。説
明を簡単にするため、交流入力のインダクタンスＬ1〜
Ｌ3に流れる電流は、スイッチングの一周期においては
定電流源として扱い、又、主スイッチ素子Ｑ1〜Ｑ6、補
助スイッチ素子Ｑ7、ダイオードＤ1〜Ｄ8、Ｄ11の電圧
降下及び配線による電圧降下は無いものとする。The detailed operation of the power factor correction circuit for a three-phase rectifier according to the present invention will be described below with reference to FIGS. 3 and 4. In order to simplify the explanation, the AC input inductance L1 ~
The current flowing in L3 is treated as a constant current source in one switching cycle, and there is no voltage drop due to the main switch elements Q1 to Q6, auxiliary switch element Q7, diodes D1 to D8, D11 and wiring. To do.
【００１７】[0017]
【ｔ1〜ｔ2期間】時刻ｔ1で補助スイッチ素子Ｑ7がター
ンオンする。ダイオードのＤ7に流れていた電流ＩＤ7
は、補助スイッチ素子Ｑ7の方へ分流し、時刻ｔ2でゼロ
に達する。又、この時補助スイッチ素子Ｑ7に流れる電
流ＩＱ7の立上がり時間は、共振チョークＬ4とトランス
Ｔ1の１次巻線に発生する電圧、および出力電圧によっ
て決まる。[T1 to t2 period] At time t1, the auxiliary switch element Q7 is turned on. Current ID7 flowing in D7 of diode
Shunts toward the auxiliary switch element Q7 and reaches zero at time t2. The rise time of the current IQ7 flowing through the auxiliary switch element Q7 at this time is determined by the voltage generated in the resonance choke L4 and the primary winding of the transformer T1 and the output voltage.
【００１８】補助スイッチＱ7の電流ＩＱ7の立上がり時
間は（１）式で表される。
△ｔ1＝ｔ2−ｔ1＝Ｌ4・ＩＤ／（Ｖ0−Ｖ0/ｎ）
但し、ＩＤは主スイッチ素子Ｑ1、Ｑ3、Ｑ5のドレイン
より流れ出る電流の和The rising time of the current IQ7 of the auxiliary switch Q7 is expressed by the equation (1). Δt1 = t2-t1 = L4.ID / (V0-V0 / n) However, ID is the sum of the currents flowing out from the drains of the main switching elements Q1, Q3 and Q5.
【００１９】したがって、補助スイッチ素子Ｑ7はゼロ
電流スイッチング（ＺＣＳ）動作 を行なうため、補助
スイッチング素子Ｑ7のスイッチング損失は極めて少な
いも のとなる。Therefore, since the auxiliary switching element Q7 performs the zero current switching (ZCS) operation, the switching loss of the auxiliary switching element Q7 is extremely small.
【００２０】又、トランスＴ1の２次巻線には、ダイオ
ードＤ8を通して補助スイッチ素子Ｑ7の電流ＩＱ7のト
ランスの巻数比分の一の電流、すなわちＩＱ7／ｎが流
れる。In the secondary winding of the transformer T1, a current which is one of the transformer turns ratio of the current IQ7 of the auxiliary switch element Q7, that is, IQ7 / n, flows through the diode D8.
【００２１】又、交流入力のインダクタンスＬ1〜Ｌ3に
は、定電流が流れ続け、ダイオード
（７）
Ｄ7によりＶrは出力電流Ｖ0にクランプされているた
め、各相の主スイッチ素子Ｑ1〜Ｑ6と並列のいずれかの
コンデンサＣ1〜Ｃ6はＶ0に充電されている。Further, a constant current continues to flow through the AC input inductances L1 to L3, and Vr is clamped to the output current V0 by the diode (7) D7, so that it is parallel to the main switching elements Q1 to Q6 of each phase. One of the capacitors C1 to C6 is charged to V0.
【００２２】[0022]
【ｔ2〜ｔ3期間】時刻ｔ2で補助スイッチ素子Ｑ7の電流
ＩＱ7が電流ＩＤに達すると、出力電圧Ｖ0に充電されて
いる主スイッチ素子Ｑ1〜Ｑ6と並列に接続されたコンデ
ンサＣ1〜Ｃ6の電圧が放電を開始する。[T2 to t3 period] When the current IQ7 of the auxiliary switch element Q7 reaches the current ID at time t2, the voltage of the capacitors C1 to C6 connected in parallel with the main switch elements Q1 to Q6 charged to the output voltage V0 is reduced. Start the discharge.
【００２３】時刻ｔ3でそのコンデンサ電圧がゼロにな
る。すなわち、ダイオードＤ7のアノードと出力平滑用
のコンデンサＣ0のマイナス間の電圧Ｖrがゼロになる。At time t3, the capacitor voltage becomes zero. That is, the voltage Vr between the anode of the diode D7 and the minus of the output smoothing capacitor C0 becomes zero.
【００２４】そして、Ｖrがゼロボルトになるまでの時
間は次の式で表すことができる。
△ｔ2＝ｔ3−ｔ2＝１／Ｗ・ａｒｃ ｃｏｓ〔１／（１−ｎ） （２）
Ｗ＝（Ｌ4・Ｃ）-1/2
Ｃ：出力電圧Ｖ0に充電されている各相のコンデンサの
値の和The time required for Vr to reach zero volt can be expressed by the following equation. Δt2 = t3−t2 = 1 / W · arc cos [1 / (1-n) (2) W = (L4 · C) −1/2 C: of the capacitor of each phase charged to the output voltage V0 Sum of values
【００２５】又、電圧Ｖrがゼロボルトになるための条
件は、ｎ≧２でなければならない。更にダイオードＤ7
の電圧は、ダイオードＤ7に流れていた電流ＩＤ7が、時
刻ｔ2で、ゼロになってからゆるやかに印加されるた
め、リカバリー発生が少ないものとなり、それによりサ
ージ電圧やノイズの発生は極めて少なくなる。The condition for the voltage Vr to reach zero volt must be n ≧ 2. Further diode D7
Since the current ID7 flowing through the diode D7 becomes zero at time t2 and then is slowly applied, the recovery voltage is less likely to occur, and as a result, the surge voltage and noise are significantly reduced.
【００２６】[0026]
【ｔ3〜ｔ4期間】時刻ｔ3で電圧Ｖrがゼロボルトになる
と、補助スイッチ素子Ｑ7の電流ＩＱ7は、共振チョーク
Ｌ4にエネルギーが残っているため、ダイオードＤ1〜Ｄ
6や、オンしている主スイッチ素子を通して流れ続け
る。この期間△ｔ3は次の式より求めることができる。[T3 to t4 period] When the voltage Vr becomes zero volt at time t3, the current IQ7 of the auxiliary switch element Q7 has energy remaining in the resonance choke L4, and thus the diodes D1 to D4.
6 and continues to flow through the main switch element that is on. This period Δt3 can be calculated by the following equation.
【００２７】
（８）
△ｔ3＝（ｔ4−ｔ3）＝Ｌ4〔ＩＱ7（ｔ3）−ＩD〕／（Ｖ0／ｎ） （３）
但しＩＱ7（ｔ3）は、時刻ｔ3時での補助スイッチ素子
Ｑ7に流れている電流値(8) Δt3 = (t4-t3) = L4 [IQ7 (t3) -ID] / (V0 / n) (3) However, IQ7 (t3) is the auxiliary switch element Q7 at the time t3. Current value flowing
【００２８】又、この期間で主スイッチ素子がターンオ
ンすることにより、ゼロ電圧スイッチング（ＺＶＳ）動
作が可能となる。Further, by turning on the main switching element during this period, zero voltage switching (ZVS) operation becomes possible.
【００２９】[0029]
【ｔ4〜ｔ5期間】時刻ｔ4で補助スイッチ素子Ｑ7に流れ
ていた電流ＩＱ7が主スイッチ素子Ｑ1、Ｑ3、Ｑ5のドレ
インより流れ出る電流の和ＩDに達するため、主スイッ
チ素子へ分流し始める。そして時刻ｔ5でゼロに達す
る。[T4 to t5 period] At time t4, the current IQ7 flowing through the auxiliary switch element Q7 reaches the sum ID of the currents flowing out from the drains of the main switch elements Q1, Q3, Q5, and thus starts to be divided into the main switch element. Then, it reaches zero at time t5.
【００３０】この期間ｔ4は、次式により求めることが
できる。
△ｔ4＝ｔ5−ｔ4＝Ｌ4・ＩD（Ｖ0／ｎ） （４）This period t4 can be obtained by the following equation. Δt4 = t5-t4 = L4 · ID (V0 / n) (4)
【００３１】したがって、補助スイッチ素子Ｑ7のター
ンオフは、ゼロ電流スイッチング（ＺＣＳ）動作させる
ため、ｔ5以降に設定する必要がある。つまり、補助ス
イッチ素子Ｑ7のターンオフ時間△ｔは△ｔ1＋△ｔ2＋
△ｔ3＋△4以上にする必要がある。Therefore, the turn-off of the auxiliary switch element Q7 must be set after t5 in order to perform the zero current switching (ZCS) operation. That is, the turn-off time Δt of the auxiliary switch element Q7 is Δt1 + Δt2 +
It is necessary to make Δt3 + Δ4 or more.
【００３２】図５は、本発明の第２の実施例で、三相整
流器のワンサイドスイッチを制御する制御素子、すなわ
ちＱ2、Ｑ4、Ｑ6の３個のスイッチ素子で構成したもの
である。又、図６は、本発明の第３の実施例で、三相整
流器は無制御素子として、出力に１個の制御素子Ｑ8を
用いたものである。いずれの方式の場合も、本発明に係
わる部分の回路構成は変わらない。FIG. 5 shows a second embodiment of the present invention, which is composed of a control element for controlling a one-side switch of a three-phase rectifier, that is, three switching elements Q2, Q4 and Q6. Further, FIG. 6 shows a third embodiment of the present invention, in which the three-phase rectifier is a non-control element and one control element Q8 is used for the output. In either case, the circuit configuration of the part related to the present invention does not change.
【００３３】[0033]
【発明の効果】
（９）
本発明により、三相整流器の力率改善回路において、ス
イッチング時の共振作用により主スイッチ素子のスイッ
チング損失を低減すると共に、サージ電圧やノイズの低
減に効果があり、補助スイッチ素子自体もスイッチング
損失が極めて少なく、コンバータの高効率化、低ノイズ
化及び小型化が実現出来、産業上の効果大である。(9) According to the present invention, in the power factor correction circuit of the three-phase rectifier, the switching action of the main switch element is reduced by the resonance action at the time of switching, and the surge voltage and the noise are effectively reduced. The auxiliary switch element itself has very little switching loss, and can achieve high efficiency, low noise and downsizing of the converter, which is a great industrial effect.
【図１】従来の三相整流器力率改善回路。FIG. 1 is a conventional three-phase rectifier power factor correction circuit.
【図２】従来の三相整流器力率改善回路の各部動作波
形。FIG. 2 is an operation waveform of each part of a conventional three-phase rectifier power factor correction circuit.
【図３】本発明の三相整流器力率改善回路の第一の実施
例。FIG. 3 is a first embodiment of a three-phase rectifier power factor correction circuit of the present invention.
【図４】本発明の第一実施例の各部動作波形。FIG. 4 is an operation waveform of each part of the first embodiment of the present invention.
【図５】本発明の三相整流器力率改善回路の第二の実施
例。FIG. 5 is a second embodiment of the three-phase rectifier power factor correction circuit of the present invention.
【図６】本発明の三相整流器力率改善回路の第三の実施
例。FIG. 6 is a third embodiment of the three-phase rectifier power factor correction circuit of the present invention.
Ｌ1〜Ｌ3 インダクタンス Ｌ4 共振チョーク Ｑ1〜Ｑ6，Ｑ11 主スイッチ素子 Ｑ7 補助スイッチ素子 Ｄ1〜Ｄ8，Ｄ01〜Ｄ06，Ｄ11 ダイオード Ｃ1〜Ｃ6，Ｃ11 コンデンサ Ｔ1 トランス Ｃ0 平滑コンデンサ Ｒ0 負荷 L1 to L3 inductance L4 resonance choke Q1 to Q6, Q11 Main switch element Q7 Auxiliary switch element D1 to D8, D01 to D06, D11 diodes C1 to C6, C11 capacitors T1 transformer C0 smoothing capacitor R0 load
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/217 H02M 7/219 H03K 17/16 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H02M 7/217 H02M 7/219 H03K 17/16
Claims (8)
接続し、制御整流電圧を出力する三相整流器の力率改善
回路に於いて、 前記三相整流器の出力端子間に、負荷側の電位の影響を
受けない様に、ブロッキング素子を介して、共振チョー
ク、トランスの１次巻線及び補助スイッチ素子の直列回
路を接続し、かつ前記トランスの２次巻線より、前記補
助スイッチ素子がオン時のエネルギー及び前記トランス
の励磁エネルギーを、負荷に供給するように接続した事
を特徴とする三相整流器の力率改善回路。1. A power factor correction circuit for a three-phase rectifier, wherein an inductance is connected to each phase of a three-phase AC input to output a control rectified voltage, wherein a potential on a load side is provided between output terminals of the three-phase rectifier. In order not to be affected by, the series circuit of the resonance choke, the primary winding of the transformer and the auxiliary switch element is connected through the blocking element, and the auxiliary switch element is turned on by the secondary winding of the transformer. A power factor correction circuit for a three-phase rectifier, characterized in that the energy at time and the excitation energy of the transformer are connected so as to be supplied to a load.
路に於いて、 前記共振チョークは、トランスのリーケージインダクタ
ンスである事を特徴とする三相整流器の力率改善回路。2. The power factor correction circuit for a three-phase rectifier according to claim 1, wherein the resonance choke is a leakage inductance of a transformer.
路に於いて、 前記ブロッキング素子は、負荷に順方向のダイオードで
ある事を特徴とする三相整流器の力率改善回路。3. The power factor correction circuit for a three-phase rectifier according to claim 1, wherein the blocking element is a diode that is forward to the load.
路に於いて、 前記補助スイッチ素子のオン時のタイミングは、前記三
相整流器の出力電圧制御用の主スイッチ素子がオンする
前であり、かつ前記主スイッチ素子オフ時の並列容量の
電荷がオン時にはゼロになっている時間間隔を有し、
又、前記補助スイッチ素子のオフ時のタイミングは、前
記共振チョークのエネルギーがゼロになった後である事
を特徴とする三相整流器の力率改善回路。4. The power factor correction circuit for a three-phase rectifier according to claim 1, wherein the timing when the auxiliary switch element is turned on is before the main switch element for controlling the output voltage of the three-phase rectifier is turned on. And has a time interval in which the charge of the parallel capacitance when the main switching element is off is zero when on,
The power factor correction circuit for a three-phase rectifier characterized in that the timing when the auxiliary switch element is turned off is after the energy of the resonance choke becomes zero.
路に於いて、 前記主スイッチ素子は、三相全波電圧を制御する制御素
子である事を特徴とする三相整流器の力率改善回路。5. The power factor correction circuit for a three-phase rectifier according to claim 4, wherein the main switch element is a control element for controlling a three-phase full-wave voltage. Rate improvement circuit.
路に於いて、 前記主スイッチ素子は、三相ワンサイドスイッチを制御
する制御素子である事を特徴とする三相整流器の力率改
善回路。 （２）6. The power factor correction circuit for a three-phase rectifier according to claim 4, wherein the main switch element is a control element for controlling a three-phase one-side switch. Rate improvement circuit. (2)
路に於いて、 前記主スイッチ素子は、三相全波出力の無制御電圧を制
御する制御素子である事を特徴とする三相整流器の力率
改善回路。7. The power factor correction circuit for a three-phase rectifier according to claim 4, wherein the main switch element is a control element for controlling an uncontrolled voltage of a three-phase full-wave output. Power factor correction circuit for phase rectifier.
整流器の力率改善回路に於いて、 前記制御素子は、ＦＥＴ，ＩＧＢＴ、サイリスタ又はト
ランジスタのいずれかである事を特徴とする三相整流器
の力率改善回路。8. The power factor correction circuit for a three-phase rectifier according to claim 5, wherein the control element is any one of FET, IGBT, thyristor and transistor. Power factor correction circuit for three-phase rectifier.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35345296A JP3493273B2 (en) | 1996-12-17 | 1996-12-17 | Power factor improvement circuit of three-phase rectifier |
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| JPH10178781A JPH10178781A (en) | 1998-06-30 |
| JP3493273B2 true JP3493273B2 (en) | 2004-02-03 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| JP (1) | JP3493273B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5271691B2 (en) * | 2008-12-23 | 2013-08-21 | 株式会社日立製作所 | AC-DC converter |
| FR2945900B1 (en) * | 2009-05-19 | 2012-10-26 | Schneider Toshiba Inverter Europe Sas | POWER CONVERTER USING A NORMALLY CLOSED TRANSISTOR RECTIFIER. |
| WO2014089314A1 (en) * | 2012-12-05 | 2014-06-12 | Remy Technologies, Llc | System, method, and circuitry to rectify an alternating current signal with mosfet half-bridge circuitry |
| JP7291523B2 (en) | 2019-04-10 | 2023-06-15 | キヤノンメディカルシステムズ株式会社 | X-ray high voltage device and power factor correction circuit |
-
1996
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