JPH0529941B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、デイジタル・プロセツサから出力さ
れた有効アドレスから生じる仮想アドレスをコン
ピユータ・メモリ内の実アドレスに変換するため
のシステム及び方法に関し、さらに具体的には、
この変換処理の速度を増大させる推定機構に関す
るものである。

Ｂ 従来の技術 データ処理中にルツクアサイド・テーブルを使
つて仮想アドレスを実アドレスに変換することは
周知であり、前に変換されたアドレスをテーブル
項目に記憶しておいて、同じ仮想アドレスが再び
要求されたとき直ちに得られるようにしている。
この技術は、一度処理されたアドレス要求が繰り
返される確率が高いことを利用したもので、要求
が発生するたびに主メモリに頼る必要をなくすこ
とにより、アドレス処理に必要な時間を短縮す
る。

区分変換ルツクアサイド・バツフア（TLB）
を使用する従来技術のシステムの１例は、米国特
許第4367297号明細書に記載されており、入力ア
ドレスと適切に一致したとき、TLBに記憶され
たアドレスが変換のため使用されて、もつと時間
のかかる通常の複数取り出しアドレス変換処理を
打ち切る。区分TLBの代わりに事前変換テーブ
ルを使つて変換処理の速度を増すことを特徴とす
る従来システムのもう１つの例は、米国特許第
4170039号明細書に開示されている。これらの例
及び関連技術の考察から明らかなように、変換処
理の高速化は当技術では避けられない問題であ
り、多くの異なる方法で処理されてきた。

Ｃ 発明が解決しようとする課題 本発明の目的は、高い確率で正しい推定をもた
らす、最も最近に使用された指示を与えるアルゴ
リズムを含む推定機構を使用することにより、簡
単で効率的な改善された方式で上記の問題に対す
る解決策を提供することである。

Ｄ 課題を解決するための手段 本発明は、プロセツサによつて発生された有効
（effective）アドレスをメモリ内の実アドレスに
変換する速度を向上させるための推定機構を提供
するシステム及び方法として実施され、１組のル
ツクアサイド・テーブル及び論理要素を、１組の
妥当性（validity）レジスタ及び１つのMRUレ
ジスタと共に使用して、２サイクル動作の第１サ
イクルの間に、実アドレスで出力するためテーブ
ルの１つから適当な実フレーム・インデツクスを
選択する。さらに具体的には、テーブル・セツト
中の各テーブルはアドレス項目のリストを含み、
アドレス項目はテーブルを横断するいくつかのセ
ツトとして配列され、各項目は仮想ページ・イン
デツクス（VPI）、セグメントID（SID）及び実フ
レーム・インデツクス（RFI）を含んでいる。各
妥当性レジスタは、セツト中の当該のテーブルの
各項目の妥当性をそれぞれ示す値を有するビツト
を含み、MRUレジスタは各アドレス項目セツト
に対応するビツトを含み、これらのビツトは、セ
ツトの最も最近使用された（MRU）項目を含む
各セツト内のテーブルをそれぞれ示す値を有す
る。妥当性レジスタ及びMRUレジスタ内のビツ
トは推定機構に入力され、推定機構は、第１サイ
クル中にRFIを実アドレスに出力する際に正しい
推定を行なう可能性を大幅に高める。

動作の際には、有効アドレス（EA）の一部分、
すなわち下位ビツトが第１サイクル中にテーブル
内にインデツクスされて、アドレス項目セツトに
関する一致に応答して、一致したセツト中の各項
目から実フレーム・インデツクスを読み出す。同
じ下位有効アドレス・ビツトを使つて、妥当性レ
ジスタ及びMRUレジスタが検査され、一致した
アドレス項目セツトに対応するそれらのレジスタ
内のビツトの値が決定される。次に、１）「推定」
RFIを含む選択されたアドレス項目に関する当該
の妥当性レジスタ内の有効ビツトの決定と、２）
「推定」RFIが含まれる一致したセツト中のテー
ブルを示すMRUレジスタ内のMRU指示ビツト
値とに応答して、「推定」実フレーム・インデツ
クスが、一致したアドレス項目セツト中のRFIの
うちから選択されて、実アドレスに組み込むべく
出力される。次に、第２サイクルで有効アドレス
の上位ビツトを使つて、有効アドレスの上位ビツ
トをSIDレジスタにインデツクスし、それらを、
第１サイクルで適当な実フレーム・インデツクス
（「推定」RFI）を含むものとして選択されたテー
ブル項目セツトと比較することにより、第１サイ
クルの推定を検査する。１）第１サイクル中に出
力される「推定」RFIを含むテーブル項目と、
２）第２サイクルの上位ビツト比較との比較で、
選択された実フレーム・インデツクスが不適当で
あつたことを論理機構が示す場合は、第２サイク
ルの後に、その「推定」RFIを含む実アドレスの
出力を無効にする信号が送られる。妥当性レジス
タ及びMRUレジスタの検査を行なうための大多
数の推定が正しくなるので、仮想アドレス変換の
性能が大幅に向上する。

Ｅ 実施例 本発明を実施する際の機能要素間でのデータの
流れを示す図を第１図に示す。好ましい構成、及
び本発明を実現するのに重要な関連する仮想変換
の諸機能について詳細に説明する。しかし、本発
明は、異なる構成を有する他の一般的変換方式に
も適用できることを理解されたい。

簡単に言うと、このシステムを通常構成する要
素には以下のものがある。

・ それぞれ下記のアドレス項目セツトを有す
る、テーブル１０セツト、たとえば、TLB０，
TLB１を含む２方向連想式16合同式クラスの
変換ルツクアサイド・バツフア（TLB）。

− 仮想ページ・インデツクス（VPI）：12ビ
ツト −セグメントID（SID）：15ビツト − 実フレーム・インデツクス（RFI）：15ビ
ツト ・ それぞれ15ビツトを含む、SID項目を有する
16個のセグメント・レジスタ２０。

・ それぞれ16ビツトを含む、各テーブルTLB
０、TLB１用の妥当性レジスタ３０，３１。

・ 16ビツトを含むMRUレジスタ４０。

・ 「推定」RFIを選択するための制御論理機構
５０，５１。

・ 選択された「推定」RFIを検査するための制
御論理機構６０ａ，６０ｂ，６１ａ，６１ｂ，
７０ａ，７０ｂ，７１ａ，７１ｂ、８０，９
０。

データの流れに含まれる主な信号は以下の通り
である。

・ EA（有効アドレス）：16個の上位ビツト
（HEA）及び16個の下位ビツト（LEA）を含
む。上位ビツトと下位ビツトのそれぞれ最初の
４ビツト（HEA−ｈ，LEA−ｈ）はインデク
シングに使用され、一方、HEAビツトの最後
の12個（HEA−）は推定検査に使用され、
LEAビツトの最後の12個（LEA−）は実ア
ドレス（RA）出力の下位ビツトとして付加さ
れる。

・ VA（仮想アドレス）：セグメント・レジスタ
の15個のSIDビツト、HEA−の12ビツト、
LEA−ｈの４ビツト及びLEA−ｌの12ビツト
を含む。

・ RA（実アドレス）：テーブルの１つから選択
されたRFIを示す15個の上位ビツト、及び12個
の下位ビツトを含む。

・ GUESS０：RFI０を送出するための多重化
を制御するために使用される。

・ GUESS１：RFI１を送出するための多重化
を制御するために使用される。

・ TLB０HIT：TLB０から導かれる比較指示 ・ TLB１HIT：TLB１から導かれる比較指示 ・ TLB−MISS：TLB項目で一致が見つから
なかつたことを示す。

・ WRONG GUESS：推定アドレスが、比較
されたアドレスと同じでないことを示す。

さらに具体的には、本発明の変換・推定動作を
実施するための好ましいシステムを第１図に詳細
に示し、かつ第１図を参照して説明する。このシ
ステムはまず、ルツクアサイド・テーブル・セツ
ト１０を含む変換ルツクアサイド・バツフア
TLBを備えている。説明の便宜上、それぞれ16
個の合同式クラスをもつ２方向連想式の２つのそ
のようなテーブルTLB０及びTLB１を図に示す
が、関連する構成要素に適当な変更を加えること
により、このセツトにもつと多くのテーブルを容
易に追加できることが、以下の説明から理解され
るはずである。各テーブル、すなわちTLB０及
びTLB１は、アドレス項目（16個とするのが好
都合）のリストを含み、隣接する項目１１は、並
列に動作して各テーブルを横断してセツトを形成
する。各アドレス項目１１は、12ビツトの仮想ペ
ージ・インデツクス（VPI），15ビツトのセグメ
ントID（SID）、及び15ビツトの実フレーム・イン
デツクス（RFI）を含む。当業者なら理解できる
ように、この構成はIBM370等のコンピユータ・
アーキテクチヤに合致するように選択するのが好
都合であり、また当業者は適当なテーブルを作成
する方法を熟知しているはずなので、ここではそ
れについては説明しない。

変換ルツクアサイド・バツフアTLBに加えて、
システムはそれぞれ15ビツトの１群のセグメン
ト・レジスタ２０（TLBテーブル・リストのア
ドレス項目の数に一致するよう、16個とするのが
好都合）、それぞれ16ビツトの２つの妥当性レジ
スタ３０と３１、及び16ビツトのMRUレジスタ
４０を含む。セグメント・レジスタ２０は、以下
にさらに詳しく説明するように、ルツクアサイ
ド・テーブルTLB０及びTLB１内の項目11中の
SIDと比較すべきSID項目21を含む。妥当性レジ
スタ３０及び３１は、それぞれTLB０及びTLB
１内のアドレス項目11の妥当性を示すビツトを含
み、MRUレジスタ４０は、テーブル内の並列ア
ドレス項目の各セツトごとに、このセツトの最も
最近に使用された項目を含む、このセツト中の特
定のテーブル１０を示す値をもつビツトを含む。
レジスタ３０，３１及び４０はそれぞれ、テーブ
ル１０の項目と関係する項目を含む関連する選択
マクロ３０ａ，３１ａ及び４０ａを有する。

さらに、推定機構及び、以下に説明するよう
に、最終的に装置１０２からシステムに出力され
る実アドレスに組み込まれるRFIを発生させるた
めの比較機構６０ａ，６０ｂ，６１ａ，６１ｂ，
ANDゲート７０ａと７０ｂ，７１ａと７１ｂ，
５０と５１及び８０、及びORゲート９０を含む
論理要素の組合せが、多重化出力装置１０１と共
に設けられている。

以下のようにして推定機構は動作し、実アドレ
ス（RA）が最終的にシステムによつて出力され
る。まず第１に、変換される有効アドレス（EA）
の32ビツトが、連続する２サイクルでデイジタ
ル・プロセツサＰからシステム制御装置SCUに
送られる。すなわち、各サイクルでビツトの半
分、すなわち16ビツトが送られる。本発明によれ
ば、有効アドレスの下位半分LEA（ビツト16：
31）が最初に送られ、次のサイクルで上位半分
HEA（ビツト０：15）が送られる。EAの下位半
分の最初の４ビツトLEA−ｈ（16−19）はTLB内
にインデツクスするために使用される。テーブル
にリストされた一組のアドレス項目11との一致が
見られた場合は、適当な並列項目（この例では２
個）から実フレーム・インデツクス（RFI）が
TLB０及びTLB１から読み取られ、多重化出力
装置１０１に直接送られる。装置１０１によつて
出力されたRFIは、下位ビツトLEA−１（20：31）
の残りのビツトと共に、第１サイクルの後に装置
１０２から送出される実アドレスRAに組み込ま
れる。しかし、１つのRFIのみが正しく、どちら
が使用すべき正しいRFIかを判定するために上位
ビツト（HEA）とTLB項目の間の比較が必要で
あり、かつその情報は次のサイクルまで入手でき
ないので、正しいアドレスを出力するには第２サ
イクルの完了まで待つ必要があるように思われ
る。本発明によれば、処理の速度を増すため、た
だちに判定または推定を行なつて第１サイクルの
後で実アドレスRAに出力される１つのRFIを選
択することができ、この選択を第２サイクルの後
で検査し、この選択が正しくない場合は、実アド
レスを無効にすることができる。相当な高速化を
実現するため、以下のアルゴリズムに基づいて、
第１図のシステムを使つて推定が行なわれる。

MRUビツト＝０で、かつTLB０に対する有効
ビツト＝１の場合は、 RFI０を使用する。

MRUビツト＝１で、かつTLB１に対する有効
ビツト＝１の場合は、 RFI１を使用する。

このアルゴリズムは、正しい推定率が95％より
もよいかなり高いことが判明したので、それを使
用すると、メモリに対するほぼすべての（実）ア
クセスで１サイクルが節約される。

本発明の推定機構は、このシステムで以下のよ
うにして実施される。第１図に見られるように、
EAの下位半分の最初の４ビツト（16：19）は、
TLB内にインデツクスされることに加えて、選
択マクロ３０ａ，３１ａ及び４０ａに対する当該
の入力としても使用される。これらの選択マクロ
は、妥当性レジスタ３０及び３１及びMRUレジ
スタ４０に動作可能に接続されている。これらの
マクロは、テーブル１０の項目に関係する項目を
含み、EAビツト（LEA−ｈ）と妥当性レジス
タ・ビツト及びMRUレジスタ・ビツトとの比較
に応答して、適当な出力を供給する。マクロの単
一ビツト出力は、アルゴリズムに従つて、AND
ゲート５０及び５１に送られる。マクロ３０ａ及
び３１ａはゲート５０及び５１にそれぞれの入力
を供給し、マクロ４０ａはその出力を各ゲートに
供給し、ゲート５０への入力は反転される。
ANDゲート５０及び５１は、それぞれ推定出力
信号GUESS（０）及びGUESS（１）を発生し、そ
れが多重化出力装置１０１、及びそれぞれAND
ゲート７１ｂ及び７０ｂに入力される。

ANDゲート５０及び５１の一方または他方が
出力GUESS信号を発生し、それが多重化出力装
置１０１に入力されることを理解されたい。上記
アルゴリズムに従つて、MRU出力が１で、か
つ、TLB１に対する妥当性レジスタ３１及びマ
クロ３１ａの出力が１の場合、ゲート５１は、適
当な出力装置１０２でLEA−１ビツトと共に実
アドレス出力RAに組み込まれるRFI(1)信号を出
力させる信号を、多重化出力装置１０１に供給す
る。逆に、MRU出力が０で、かつTLB０に対す
る妥当性レジスタ３０及びマクロ３０ａの出力が
１の場合は、ゲート５０は、装置１０２でLEA
−１と共に実アドレス出力RAに組み込まれる
RFI（０）信号を出力させる出力を多重化装置１
０１に供給する。したがつて、プロセツサＰから
の最初の入力サイクルに続いて、一致が見つかつ
たTLBテーブルからの項目セツトからの様々な
RFIのうち最良の推定となるRFI部分を含む、実
アドレス（RA）が出力される。この推定が正し
いか否かが、第２サイクル中に受け取つた情報に
応答して検査される。

第２サイクルでは、EAの上位ビツトの最初の
４ビツト（HEA−ｈ）がセグメント・レジスタ
２０内にインデツクスするために使用され、一致
があつたときは、適当な15ビツトが発生されて、
テーブルTLB０及びTLB１からのSID出力と比
較すべくSID比較機構６０ｂ及び６１ｂに出力さ
れる。これらのSID出力は第１サイクルの間に、
LEA−ｈビツトとその中の項目との一致によつ
て発生されたものである。残り12個の上位ビツト
（HEA−）は、一致したSID出力と同じ項目セ
ツト中のテーブルからのVPI出力と比較すべく、
VPI比較機構６０ａ及び６１ａに直接入力され
る。比較機構６０ａ及び６０ｂはANDゲート７
０ａに入力を供給し、比較機構６１ａ及び６１ｂ
はANDゲート７１ａに入力を供給する。比較機
構６０ａ及び６０ｂからの出力がともに正である
場合は、ANDゲート７０ａはTLB０HIT信号を
ANDゲート７０ｂに出力し、比較機構６１ａ及
び６１ｂからの出力がともに正である場合は、
ANDゲート７１ａはTLB１HIT信号をANDゲ
ート７１ｂに出力する。ANDゲート７０ａと７
１ａのどちらの出力にも正の信号が現れない場合
は、ANDゲート８０は、第１サイクル中にイン
デクシング・ビツトLEA−ｈがテーブル項目中
で一致を見つけられなかつたことを示す信号
（TLB−MISS）を出力する。したがつて、変換
のためアドレス要求を主メモリに送られねばなら
ない。

ANDゲート７０ａ及び７１ｂの出力は、それ
ぞれANDゲート５１及び５０からのGUESS信号
と共にANDゲート７０ｂ及び７１ｂに入力され
る。TLB０HITを示すゲート７０ａからの正の
信号がゲート７０ｂに入力され、同時に正の信号
GUESS（１）が入力される場合は、ゲート７０ｂ
はORゲート９０への出力を発生し、次いでOR
ゲート９０は第１サイクルでの推定が誤つている
ことを示す。その結果発生するWRONG
GUESS信号は、前の推定アドレスが比較された
アドレスと同じでないことを示し、次にこの信号
を使つて正しくないRFIを含む装置１０２からの
RA出力が無効にされる。同様に、TLB１HITを
示すゲート７１ａからの正の信号がゲート７１ｂ
に入力され、同時に正の信号GUESS（０）が入力
される場合は、ゲート７１ｂは、ORゲート９０
への出力を発生し、ORゲート９０はやはり、第
１サイクルでの推定が誤つていることを示す。そ
の結果発生するWRONGGUESS信号は、前の推
定アドレスが比較されたアドレスと同じでないこ
とを示し、次にこの信号を使つて、正しくない
RFIを含む装置１０２からのRA出力が無効にさ
れる。無効動作を行なうには、「破棄」信号を送
つて前の要求を取り消すこと、及び正しいものを
再び送ること、または要求に応じて誤つたアドレ
スからのデータを無効にすることが必要なことが
ある。

この方式がすべての場合に働くことを保証する
には、以下の規則を守ることが好ましい。

・ アルゴリズムが命令取出し、分岐、ロード及
び入出力読取りにのみ適用され、記憶動作には
適用されない。

・ 誤つた推定の場合は、前の要求を取り消すた
めの「破棄」信号が送出され、正しい推定が再
び送出される。

・ 記憶保護検査等の例外検査が検出された場合
は、推定は行なわれない。

「推定」事象のプロトコル・タイミング図を第
２図に示す。

・ABUS：アドレス・バスであり、最初に下位
有効アドレス・ビツトを送り、次のサイク
ルで上位有効アドレス・ビツトを送る。

・GUESS：推定有限状態機械を始動するための
信号。

・PENDING：プロセツサが有効アドレスの取
消しまたは変更を行なわないことを確認す
るための信号。

・REQUEST：メモリにデータを求める要求を
送る。

・ACK：要求を受け取つたという記憶制御装置
からの肯定応答。

・OP−DONE：要求が処理されたという肯定応
答。

推定有限状態機械（FSM）は、このプロトコ
ルを処理できるように実施される。このFSMは
仮想制御装置に併合されている。話を簡単にする
ため、第３図には、この状態機械を以下の３状態
でのみ示す。

・TIDS：変換遊休状態 ・TGUS：変換推定状態。GUESS信号によつて
開始され、記憶制御装置からの肯定応答を
待つている間、または複数推定の間そのま
まである。

・TGCS：変換推定訂正状態。最後の誤つた推定
が訂正されるまでそのままである。

さらに、性能上の理由から、プロセツサは通
常、第１サイクルで変換されるアドレスを送り、
１サイクル後に要求を確認する。これは主として
プロセツサが内部パイプライン・ルツクアヘツド
構造になつているためである。したがつて、連続
する複数の推定を処理するための論理機構が、第
３図に示した有限状態機械に組み込まれている。

以上、本発明を、有効アドレスが時間多重化さ
れるシステムでの適用例について説明してきた
が、この方式は、セグメント・レジスタを有する
すべての仮想システムに適用することができる。
というのは、この方式は、セグメントが読み取ら
れ、次いで比較される間に、記憶制御装置に対す
る要求が開始できるからである。バスを時間多重
化すると、有用性がさらに高まる。

したがつて、本発明は、プロセツサによつて発
生される有効アドレスをメモリの実アドレスに変
換する速度を向上させるための推定機構を含むシ
ステムを提供するものであり、このシステムで
は、１組の妥当性レジスタ及びMRUレジスタを
使つて、１組のルツクアサイド・テーブルのうち
の１つからの適当な実フレーム・インデツクス
（RFI）の選択時に推定が行なわれ、このRFIは
２サイクル動作の第１サイクルで、変換された実
アドレスに出力される。有効アドレスの下位ビツ
トの一部分は第１サイクルの間にテーブルをイン
デツクスするために送られ、上位ビツトは、第１
サイクルで適当なRFIを含むものとして選択され
たテーブル項目セツトと比較するために、第２サ
イクルで使用される。１）第１サイクルで出力さ
れた実フレーム・インデツクス（RFI）を含むテ
ーブル項目と、２）第２サイクルの上位ビツト比
較との比較に基づいて、選択されたRFIが不適当
であることを論理機構が示す場合は、第２サイク
ルの後に、そのRFIを含む実アドレス出力を無効
にする信号が送られる。

Ｅ 発明の効果 本発明によれば、プロセツサによつて発生され
た有効アドレスをメモリ内の実アドレスに変換す
る速度が向上する。

【図面の簡単な説明】

第１図は、本発明を実施するための好ましい構
成の機能要素間でのデータでの流れを示す概略図
である。第２図は、第１図のデータの流れに対す
るプロトコル・タイミング図である。第３図は、
本発明の動作を示す有限状態機械を示す図であ
る。 １０……ルツクアサイド・テーブル、２０……
セグメント・レジスタ、３０，３１……妥当性レ
ジスタ、６０ａ，６０ｂ，６１ａ，６１ｂ……比
較機構、１０１……多重化出力装置。

Claims (1)

1. 【特許請求の範囲】 １ 有効アドレスを示す複数ビツト信号を供給す
   るプロセツサ手段の出力に応答して、仮想アドレ
   スを実アドレスに変換するための装置であつて、 各テーブルが、テーブルを横断するセツトの形
   で配列されたアドレス項目のリストを有し、各項
   目が仮想ページ・インデツクス及び実フレーム・
   インデツクスを含んでなる、ルツクアサイド・テ
   ーブルのセツトと、 各妥当性レジスタが、上記テーブル・セツトの
   それぞれのテーブル中の各項目の妥当性をそれぞ
   れ示す値を有するビツトを含んでなる、妥当性レ
   ジスタのセツトと、 各アドレス項目セツトに対応するビツトを含
   み、上記ビツトが、各セツト中の最も最近に使用
   された項目を含むテーブルをそれぞれ示す値を有
   してなる、MRUレジスタと、 アドレス項目セツトに関する一致に応答して、
   一致したセツト内の各項目からの実フレーム・イ
   ンデツクスを読み出すため、上記有効アドレス・
   ビツトの一部分を上記テーブル内にインデツクス
   するための手段と、 上記有効アドレス・ビツトの上記部分を使つて
   上記妥当性レジスタ及び上記MRUレジスタを検
   査して、一致したアドレス項目セツトに対応する
   その中のビツトの値を決定するための手段と、 一致したアドレス項目セツトから読み出された
   ものから、実アドレスに組み込むべく出力される
   実フレーム・インデツクスを選択する信号を発生
   するための推定手段とを含み、 上記選択信号が、１）上記実フレーム・インデ
   ツクスを含む選択されたアドレス項目に関する当
   該の妥当性レジスタ内の有効ビツトの決定と、
   ２）上記実フレーム・インデツクスが含まれる上
   記一致セツト中のテーブルを示す上記MRUレジ
   スタ内のMRU指示ビツト値とに応答することを
   特徴とする 装置。 ２ ルツクアサイド・テーブル・セツトをバツフ
   ア内に有し、アドレス項目がテーブルを横断する
   セツトの形で配列され、かつ各項目が仮想ペー
   ジ・インデツクス及び実フレーム・インデツクス
   を含んでなるコンピユータで仮想アドレスを変換
   するための方法であつて、 それぞれが、上記バツフア内の当該のテーブル
   の各アドレス項目の妥当性をそれぞれ示す値を有
   するビツトを含む、妥当性レジスタのセツトを設
   けるステツプと、 上記テーブルを横断する各アドレス項目セツト
   ごとに、そのセツトの最も最近に使用された項目
   を含むセツト中のテーブルをそれぞれ示す値を有
   するビツトを含むMRUレジスタを設けるステツ
   プと、 有効アドレスを示す複数ビツト信号を供給する
   ステツプと、 上記有効アドレス・ビツトの一部分を上記テー
   ブル内にインデツクスし、アドレス項目セツトに
   関する一致に応答して、一致したセツト中の各項
   目に対する実フレーム・インデツクスを読み出す
   ステツプと、 上記有効アドレス・ビツトの上記１部分を使つ
   て上記妥当性レジスタ及び上記MRUレジスタを
   検査して、一致したアドレス項目セツトに対応す
   るその中のビツトの値を決定するステツプと、 実アドレスに含めるべく出力される一致セツト
   の実フレーム・インデツクスを選択するための推
   定信号を発生するステツプとを含み、 上記選択が、選択された実フレーム・インデツ
   クスを含むアドレス項目に対する妥当ビツトの決
   定と、上記アドレス項目が含まれるテーブルに対
   するMRU指示ビツトとに応答して行なわれるこ
   とを特徴とする 方法。