JPH0529900A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来の半導体集積回路における、入出力
端子の入出力切替回路周辺部のブロック図を図３に示
す。図３に示されるように、入出力端子５６に接続され
る外付け回路４６に対応して、半導体集積回路４０は、
インバータ４１、クロックド・インバータ４２および４
３、入出力切替回路４４および内部回路４５を備えて構
成されており、半導体集積回路４０に含まれる入出力切
替回路４４により、入出力端子５６に接続される外付け
回路４６の状態の如何に関わらず、入出力端子５６の入
出力モードが切替えられているのが一般である。2. Description of the Related Art FIG. 3 is a block diagram of a peripheral portion of an input / output switching circuit for input / output terminals in a conventional semiconductor integrated circuit. As shown in FIG. 3, the semiconductor integrated circuit 40 corresponds to the external circuit 46 connected to the input / output terminal 56.
Inverter 41, clocked inverters 42 and 4
3, the input / output switching circuit 44 and the internal circuit 45 are provided, and the state of the external circuit 46 connected to the input / output terminal 56 is controlled by the input / output switching circuit 44 included in the semiconductor integrated circuit 40. Regardless, the input / output mode of the input / output terminal 56 is generally switched.
【０００３】入出力端子５６が出力モードに設定された
場合には、入出力切替回路４４より出力される入出力切
替信号１１６の値が“Ｈ”レベルになり、出力用のクロ
ックド・インバータ４２はオンの状態となり、入力用の
クロックド・インバータ４３はオフの状態となって、内
部回路４５より出力される信号１１７は、入出力端子５
６を介して外付け回路４６に出力される。When the input / output terminal 56 is set to the output mode, the value of the input / output switching signal 116 output from the input / output switching circuit 44 becomes "H" level, and the clocked inverter 42 for output is used. Is turned on, the input clocked inverter 43 is turned off, and the signal 117 output from the internal circuit 45 is transferred to the input / output terminal 5
It is output to the external circuit 46 via 6.
【０００４】同様に、入出力端子５６が入力モードに設
定された場合には、入出力切替回路４４より出力される
入出力切替信号１１６の値が“Ｌ”レベルとなり、入力
用のクロックド・インバータ４３はオンの状態となり、
出力用のクロックド・インバータ４２はオフの状態とな
って、外付け回路４６より出力される信号１１５は、入
出力端子５６を介して、入力信号１１８として内部回路
４５に入力される。Similarly, when the input / output terminal 56 is set to the input mode, the value of the input / output switching signal 116 output from the input / output switching circuit 44 becomes "L" level, and the clocked input signal is input. The inverter 43 is turned on,
The output clocked inverter 42 is turned off, and the signal 115 output from the external circuit 46 is input to the internal circuit 45 as the input signal 118 via the input / output terminal 56.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の半導体
集積回路の入出力切替回路においては、入出力端子に接
続されている外付け回路の状態の如何に関わらず、入出
力端子の入出力モードを切替えることが可能である。こ
のために、仮に、入出力端子に接続されている外付け回
路が出力状態にある時に、当該入出力端子が出力モード
に設定されてしまうような場合には、外付け回路と入出
力端子とにおいて、出力ショート状態が発生するという
欠点がある。In the above-mentioned conventional input / output switching circuit of the semiconductor integrated circuit, the input / output mode of the input / output terminal is irrespective of the state of the external circuit connected to the input / output terminal. It is possible to switch. Therefore, if the external circuit connected to the input / output terminal is set in the output mode when the external circuit is in the output state, the external circuit and the input / output terminal are not connected to each other. In the above, there is a drawback that an output short circuit occurs.
【０００６】[0006]
【課題を解決するための手段】本発明の半導体集積回路
は、入出力端子がハイインピーダンス状態にある時に、
所定のハイインピーダンス検出信号を出力するハイイン
ピーダンス検出回路と、前記入出力端子の入出力モード
を切替えるための入出力切替要求信号を出力する入出力
切替要求回路と、前記ハイインピーダンス検出信号が入
力されない状態においては、前記入出力切替要求信号を
受けて、入出力切替信号として、前記入出力端子の入出
力モードを切替えるための制御信号を出力し、前記ハイ
インピーダンス検出信号が入力される状態においては、
前記入出力切替信号として、当該入出力端子を入力モー
ドから出力モードに切替えることを禁止する制御信号を
出力する入出力切替禁止回路とを、少なくとも備えて構
成される。A semiconductor integrated circuit according to the present invention, when an input / output terminal is in a high impedance state,
A high impedance detection circuit that outputs a predetermined high impedance detection signal, an input / output switching request circuit that outputs an input / output switching request signal for switching the input / output mode of the input / output terminal, and the high impedance detection signal is not input. In the state, in response to the input / output switching request signal, a control signal for switching the input / output mode of the input / output terminal is output as the input / output switching signal, and the high impedance detection signal is input. ,
At least an input / output switching prohibition circuit that outputs, as the input / output switching signal, a control signal that prohibits switching of the input / output terminal from the input mode to the output mode is configured.
【０００７】なお、前記ハイインピーダンス検出回路
は、電源電圧と接地電位間の電圧を分圧する同一抵抗値
の二つの抵抗と、前記二つの抵抗による分圧点の電位を
共通入力とするハイトリップ・インバータならびにロウ
トリップ・インバータと、前記ハイトリップ・インバー
タならびにロウトリップ・インバータの出力を入力とす
るＥＸＯＲ回路とを備え、前記分圧点が前記入出力端子
に接続されて、当該入出力端子がハイインピーダンス状
態にある時には、前記ＥＸＯＲ回路より、所定のハイイ
ンピーダンス検出信号を出力するように構成してもよ
い。The high-impedance detection circuit uses two resistors of the same resistance value for dividing the voltage between the power supply voltage and the ground potential and a potential of a voltage dividing point by the two resistors as a common input for high trip. An inverter and a low-trip inverter, and an EXOR circuit that receives the outputs of the high-trip inverter and the low-trip inverter as inputs, the voltage dividing point is connected to the input-output terminal, and the input-output terminal is high. The EXOR circuit may output a predetermined high impedance detection signal when in the impedance state.
【０００８】また、前記ハイインピーダンス検出回路
は、電源電圧と接地電位間の電圧を分圧する同一抵抗値
の三つの抵抗と、電源電圧と接地電位間の電圧を分圧す
る同一抵抗値の二つの抵抗と、前記三つの抵抗による分
圧点の電位を、それぞれ個別に正相入力端子に入力する
とともに、前記二つの抵抗による分圧点の電位を逆相入
力端子に共通入力する一対のコンパレータと、これらの
一対のコンパレータの出力を入力とするＥＸＯＲ回路と
を備え、前記二つの抵抗による分圧点が前記入出力端子
に接続されて、当該入出力端子がハイインピーダンス状
態にある時には、前記ＥＸＯＲ回路より、所定のハイイ
ンピーダンス検出信号を出力するように構成してもよ
い。Further, the high impedance detection circuit includes three resistors having the same resistance value for dividing the voltage between the power supply voltage and the ground potential and two resistors having the same resistance value for dividing the voltage between the power supply voltage and the ground potential. And a pair of comparators that individually input the potentials of the voltage dividing points by the three resistors to the positive-phase input terminal, and commonly input the potentials of the voltage dividing points by the two resistors to the negative-phase input terminal, An EXOR circuit which receives the outputs of the pair of comparators as input, and when the voltage dividing point by the two resistors is connected to the input / output terminal and the input / output terminal is in a high impedance state, the EXOR circuit Therefore, a predetermined high impedance detection signal may be output.
【０００９】[0009]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例の半導体
集積回路１は、、入出力端子５１に接続される外付け回
路１８に対応して、ＯＲ回路３、ＡＮＤ回路４および
５、インバータ６を含む入出力切替回路２と、ＥＸＯＲ
回路８、ＶDD／２以上のしきい値電圧を有するハイトリ
ップ・インバータ９、ＶDD／２以下のしきい値電圧を有
するロウトリップ・インバータ１０、同一の高抵抗値を
有する抵抗１１および１２を含むハイインピーダンス検
出回路７と、入出力切替要求回路１３と、内部回路１４
と、インバータ１５と、クロックド・インバータ１６お
よび１７とを備えて構成される。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, the semiconductor integrated circuit 1 of the present embodiment includes an OR circuit 3, AND circuits 4 and 5, and an inverter 6 corresponding to the external circuit 18 connected to the input / output terminal 51. Input / output switching circuit 2 and EXOR
Circuit 8, V DD / 2 or more resistors 11 and 12 having a row trip inverter 10, the same high resistance value with a high trip inverter 9, V DD / 2 or less of the threshold voltage with a threshold voltage And a high impedance detection circuit 7, an input / output switching request circuit 13, and an internal circuit 14
And an inverter 15 and clocked inverters 16 and 17.
【００１１】図１において、入出力端子５１に接続され
ている外付け回路１８および出力用のクロックド・イン
バータ１６がハイインピーダンス状態にある時には、信
号１０１の電位は、電源端子５２から供給される電圧を
ＶDDとする時、抵抗１１および１２によりＶDD／２に分
圧され、ハイトリップ・インバータ９およびロウトリッ
プ・インバータ１０に入力される。従って、ハイトリッ
プ・インバータ９からは“Ｈ”レベルが出力され、ロウ
トリップ・インバータ１０からは“Ｌ”レベルが出力さ
れる。他方、入出力端子５１に接続されている外付け回
路１８および出力用のクロックド・インバータ１６から
“Ｈ”レベルまたは“Ｌ”レベルが出力されている場合
には、信号１０１の電位としては、そのままの“Ｈ”レ
ベルまたは“Ｌ”レベルが保持されて、ハイトリップ・
インバータ９およびロウトリップ・インバータ１０に入
力される。この場合、信号１０１が“Ｌ”レベルの時に
は、ハイトリップ・インバータ９およびロウトリップ・
インバータ１０からは、共に“Ｈ”レベルが出力され、
従って、ＥＸＯＲ回路８の出力信号１０２は“Ｌ”レベ
ルとなる。信号１０１が“Ｈ”レベルの時においても、
ハイトリップ・インバータ９およびロウトリップ・イン
バータ１０からは、共に“Ｌ”レベルが出力されため、
ＥＸＯＲ回路８の出力信号１０２は同様に“Ｌ”レベル
となる。In FIG. 1, when the external circuit 18 connected to the input / output terminal 51 and the clocked inverter 16 for output are in a high impedance state, the potential of the signal 101 is supplied from the power supply terminal 52. When the voltage is V DD , it is divided into V DD / 2 by resistors 11 and 12 and input to high trip inverter 9 and low trip inverter 10. Therefore, the high trip inverter 9 outputs the "H" level, and the low trip inverter 10 outputs the "L" level. On the other hand, when the “H” level or the “L” level is output from the external circuit 18 connected to the input / output terminal 51 and the output clocked inverter 16, the potential of the signal 101 is If the high level or the low level is maintained, the high trip
Input to the inverter 9 and the low trip inverter 10. In this case, when the signal 101 is at "L" level, the high trip inverter 9 and the low trip
Both "H" levels are output from the inverter 10.
Therefore, the output signal 102 of the EXOR circuit 8 becomes "L" level. Even when the signal 101 is at "H" level,
Since the high trip inverter 9 and the low trip inverter 10 both output "L" level,
Similarly, the output signal 102 of the EXOR circuit 8 becomes "L" level.
【００１２】入出力切替禁止制御回路２は、入出力端子
５１を入力モードから出力モードに切替える際に、ハイ
インピーダンス検出回路７の出力信号１０２によって、
モード切替えを禁止するか、または許可するかを制御す
る回路であり、入力モード時においては、入出力切替要
求回路１３より出力される入出力切替要求信号１０３が
“Ｌ”レベルであるため、ＡＮＤ回路５から出力される
入出力切替信号１０４も“Ｌ”レベルである。従って、
出力用のクロックド・インバータ１６はオフ状態とな
り、また、インバータ１５を介して、入力用のクロック
ド・インバータ１７はオン状態となっており、入出力端
子５１に接続される外付け回路１８より入力される信号
が、信号１０１として内部回路１４に入力される。When switching the input / output terminal 51 from the input mode to the output mode, the input / output switching prohibition control circuit 2 controls the output signal 102 of the high impedance detection circuit 7 so that
This is a circuit that controls whether mode switching is prohibited or permitted. In the input mode, the input / output switching request signal 103 output from the input / output switching request circuit 13 is at the “L” level. The input / output switching signal 104 output from the circuit 5 is also at "L" level. Therefore,
The output clocked inverter 16 is in the off state, and the input clocked inverter 17 is in the on state via the inverter 15. The external circuit 18 connected to the input / output terminal 51 The input signal is input to the internal circuit 14 as the signal 101.
【００１３】また、ＯＲ回路３より出力される信号１０
５としては、ＡＮＤ回路５より出力される入出力切替信
号１０４が“Ｌ”レベルであるため、ハイインピーダン
ス検出回路７の出力信号１０２が出力されるが、信号１
０１がハイインピーダンス状態にある時においては、
“Ｈ”レベルとなり、それ以外の時においては“Ｈ”レ
ベルとなる。The signal 10 output from the OR circuit 3
5, the input / output switching signal 104 output from the AND circuit 5 is at the “L” level, so the output signal 102 of the high impedance detection circuit 7 is output.
When 01 is in the high impedance state,
It becomes "H" level, and otherwise it becomes "H" level.
【００１４】次に、入力モードから出力モードに切替え
るために、入出力切替要求信号１０３として“Ｈ”レベ
ルが出力されると、この場合には、信号１０１がハイイ
ンピーダンス状態にある時には、入出力切替禁止回路２
に含まれるＯＲ回路３より出力される信号１０５は
“Ｈ”レベルであるため、ＡＮＤ回路５から出力される
入出力切替信号１０４も“Ｈ”レベルとなり、出力用の
クロックド・インバータ１６がオン状態となり、入力用
のクロックド・インバータ１７がオフ状態となる。他
方、信号１０１が、外付け回路１８により“Ｈ”レベル
または“Ｌ”レベルに設定されている場合には、信号１
０５が“Ｌ”レベルであるため、ＡＮＤ回路５から出力
される入出力切替信号１０４も“Ｌ”レベルのままとな
り、入力モードが保持される。但し、信号１０１がハイ
インピーダンス状態になると、入出力切替信号１０４が
“Ｈ”レベルに変わり、出力モードに転換される。Next, in order to switch from the input mode to the output mode, "H" level is output as the input / output switching request signal 103. In this case, when the signal 101 is in the high impedance state, input / output is performed. Switching prohibition circuit 2
Since the signal 105 output from the OR circuit 3 included in the AND circuit is at "H" level, the input / output switching signal 104 output from the AND circuit 5 is also at "H" level, and the clocked inverter 16 for output is turned on. Then, the input clocked inverter 17 is turned off. On the other hand, when the signal 101 is set to the “H” level or the “L” level by the external circuit 18, the signal 1
Since 05 is at "L" level, the input / output switching signal 104 output from the AND circuit 5 also remains at "L" level, and the input mode is held. However, when the signal 101 is in the high impedance state, the input / output switching signal 104 changes to the “H” level and is changed to the output mode.
【００１５】出力モード時においては、出力用のクロッ
クド・インバータ１６はオン状態となり、内部回路１４
からの出力信号１０６は、クロックド・インバータ１６
を経由してハイインピーダンス検出回路７に入力される
が、入出力切替信号１０４が“Ｈ”レベルであるため、
ＯＲ回路３の出力１０５のレベルは“Ｈ”レベルのまま
固定となる。次に、出力モードから入力モードに切替え
る時には、信号１０５の“Ｈ”レベルに対応して、入出
力切替要求信号１０３は“Ｌ”レベルであるために、入
出力切替信号１０４は“Ｌ”レベルとなり、動作モード
は入力モードに切替えられる。In the output mode, the output clocked inverter 16 is turned on, and the internal circuit 14 is turned on.
The output signal 106 from the clocked inverter 16 is
Is input to the high-impedance detection circuit 7 via, but since the input / output switching signal 104 is at “H” level,
The level of the output 105 of the OR circuit 3 is fixed at "H" level. Next, when the output mode is switched to the input mode, since the input / output switching request signal 103 is at the “L” level in response to the “H” level of the signal 105, the input / output switching signal 104 is at the “L” level. And the operation mode is switched to the input mode.
【００１６】次に、本発明の第２の実施例について説明
する。図２は第２の実施例を示すブロック図である。図
１に示されるように、本実施例の半導体集積回路１は、
入出力端子５３に接続される外付け回路３９に対応し
て、ＯＲ回路２１、ＡＮＤ回路２２および２３、インバ
ータ２４を含む入出力切替回路２０と、ＥＸＯＲ回路２
６、コンパレータ２７および２８、同一の高抵抗値を有
する抵抗２９、３０および３１、同じく同一の高抵抗値
を有する抵抗３２および３３とを含むハイインピーダン
ス検出回路２５と、入出力切替要求回路３４と、内部回
路３５と、インバータ３６と、クロックド・インバータ
３７および３８とを備えて構成される。Next, a second embodiment of the present invention will be described. FIG. 2 is a block diagram showing the second embodiment. As shown in FIG. 1, the semiconductor integrated circuit 1 of the present embodiment is
Corresponding to the external circuit 39 connected to the input / output terminal 53, the input / output switching circuit 20 including the OR circuit 21, AND circuits 22 and 23, and the inverter 24, and the EXOR circuit 2
6, a high impedance detection circuit 25 including comparators 27 and 28, resistors 29, 30 and 31, which have the same high resistance value, and resistors 32 and 33 which also have the same high resistance value, and an input / output switching request circuit 34. , An internal circuit 35, an inverter 36, and clocked inverters 37 and 38.
【００１７】本実施例は、前述の第１の実施例における
ハイインピーダンス検出回路７を、コンパレータを用い
たハイインピーダンス検出回路２５に置換えて構成した
ものである。ハイインピーダンス検出回路２５において
は、同一の高抵抗値を有する抵抗２９、３０および３１
とコンパレータ２７および２８により、信号１０８の電
位がＶDD／３〜２ＶDD／３の時、即ち、ハイインピーダ
ンスの時には、ＥＸＯＲ回路２６より出力される信号１
０９が“Ｈ”レベルとして出力され、また、ハイインピ
ーダンス状態以外の時には、信号１０９は“Ｌ”レベル
の信号として出力される。このハイインピーダンス検出
回路２５以外の他の回路については、前述の第１の実施
例の場合と同一であり、その動作の説明は省略する。In this embodiment, the high impedance detection circuit 7 in the first embodiment is replaced by a high impedance detection circuit 25 using a comparator. In the high impedance detection circuit 25, resistors 29, 30 and 31 having the same high resistance value are used.
The comparator 27 and 28, when the potential of the signal 108 is V DD / 3~2V DD / 3, that is, when the high impedance signal 1 outputted from the EXOR circuit 26
09 is output as an "H" level, and the signal 109 is output as an "L" level signal except in the high impedance state. The circuits other than the high impedance detection circuit 25 are the same as those in the first embodiment described above, and the description of the operation thereof is omitted.
【００１８】なお、この第２の実施例においては、ハイ
インピーダンス検出回路２５に含まれる高抵抗値の抵抗
２９、３０および３１の抵抗値を変えることにより、入
出力端子５３がハイインピーダンスの時に設定される信
号１０８の電位の検出範囲を、０〜ＶDDの間において、
任意に設定することができるという利点がある。In the second embodiment, the resistance values of the high resistance resistors 29, 30 and 31 included in the high impedance detection circuit 25 are changed so that the input / output terminal 53 is set to the high impedance state. The detection range of the potential of the signal 108 is 0 to V DD ,
There is an advantage that it can be set arbitrarily.
【００１９】[0019]
【発明の効果】以上説明したように、本発明は、入出力
端子に対応するハイインピーダンス検出回路を設けて、
当該入出力端子に接続される外付け回路の状態を検出
し、入出力端子がハイインピーダンス状態の場合を除い
ては、入出力端子を入力モードから出力モードに切替え
ることを禁止することにより、外付け回路と入出力端子
とにおける出力ショートが排除されるという効果があ
る。As described above, according to the present invention, the high impedance detection circuit corresponding to the input / output terminals is provided,
By detecting the state of the external circuit connected to the input / output terminal and prohibiting the switching of the input / output terminal from the input mode to the output mode, except when the input / output terminal is in the high impedance state, This has the effect of eliminating an output short circuit between the attachment circuit and the input / output terminal.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図３】従来例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.
１、１９、４０ 半導体集積回路
２、２０ 入出力切替禁止回路
３、２１ ＯＲ回路
４、５、２２、２３ ＡＮＤ回路
６、１５、２４、３６、４１ インバータ
７、２５ ハイインピーダンス検出回路
８、２６ ＥＸＯＲ回路
９ ハイトリップ・インバータ
１０ ロウトリップ・インバータ
１１、１２、２９〜３３ 抵抗
１６、１７、３７、３８、４２、４３ クロックド・
インバータ1, 19, 40 Semiconductor integrated circuit 2, 20 Input / output switching prohibition circuit 3, 21 OR circuit 4, 5, 22, 23 AND circuit 6, 15, 24, 36, 41 Inverter 7, 25 High impedance detection circuit 8, 26 EXOR circuit 9 High trip inverter 10 Low trip inverters 11, 12, 29 to 33 Resistors 16, 17, 37, 38, 42, 43 Clocked
Inverter
Claims (3)
ある時に、所定のハイインピーダンス検出信号を出力す
るハイインピーダンス検出回路と、 前記入出力端子の入出力モードを切替えるための入出力
切替要求信号を出力する入出力切替要求回路と、 前記ハイインピーダンス検出信号が入力されない状態に
おいては、前記入出力切替要求信号を受けて、入出力切
替信号として、前記入出力端子の入出力モードを切替え
るための制御信号を出力し、前記ハイインピーダンス検
出信号が入力される状態においては、前記入出力切替信
号として、当該入出力端子を入力モードから出力モード
に切替えることを禁止する制御信号を出力する入出力切
替禁止回路と、 を、少なくとも備えることを特徴とする半導体集積回
路。1. A high impedance detection circuit which outputs a predetermined high impedance detection signal when the input / output terminal is in a high impedance state, and an input / output switching request signal for switching the input / output mode of the input / output terminal. And a control signal for receiving the input / output switching request signal and switching the input / output mode of the input / output terminal as an input / output switching signal when the high impedance detection signal is not input. And an input / output switching prohibition circuit that outputs a control signal for prohibiting switching of the input / output terminal from the input mode to the output mode as the input / output switching signal when the high impedance detection signal is input. And a semiconductor integrated circuit comprising at least:
源電圧と接地電位間の電圧を分圧する同一抵抗値の二つ
の抵抗と、前記二つの抵抗による分圧点の電位を共通入
力とするハイトリップ・インバータならびにロウトリッ
プ・インバータと、前記ハイトリップ・インバータなら
びにロウトリップ・インバータの出力を入力とするＥＸ
ＯＲ回路とを備え、前記分圧点が前記入出力端子に接続
されて、当該入出力端子がハイインピーダンス状態にあ
る時には、前記ＥＸＯＲ回路より、所定のハイインピー
ダンス検出信号を出力する請求項１記載の半導体集積回
路。2. A high trip circuit in which the high impedance detection circuit uses as common inputs two resistors having the same resistance value for dividing a voltage between a power supply voltage and a ground potential and a potential at a voltage dividing point by the two resistors. Inverter and low-trip inverter, and EX having inputs of the high-trip inverter and low-trip inverter as input
An OR circuit, wherein the voltage dividing point is connected to the input / output terminal, and when the input / output terminal is in a high impedance state, the EXOR circuit outputs a predetermined high impedance detection signal. Semiconductor integrated circuit.
源電圧と接地電位間の電圧を分圧する同一抵抗値の三つ
の抵抗と、電源電圧と接地電位間の電圧を分圧する同一
抵抗値の二つの抵抗と、前記三つの抵抗による分圧点の
電位を、それぞれ個別に正相入力端子に入力するととも
に、前記二つの抵抗による分圧点の電位を逆相入力端子
に共通入力する一対のコンパレータと、これらの一対の
コンパレータの出力を入力とするＥＸＯＲ回路とを備
え、前記二つの抵抗による分圧点が前記入出力端子に接
続されて、当該入出力端子がハイインピーダンス状態に
ある時には、前記ＥＸＯＲ回路より、所定のハイインピ
ーダンス検出信号を出力する請求項１記載の半導体集積
回路。3. The high impedance detection circuit comprises three resistors having the same resistance value for dividing a voltage between a power supply voltage and a ground potential and two resistors having the same resistance value for dividing a voltage between a power supply voltage and a ground potential. And a pair of comparators that individually input the potentials of the voltage dividing points by the three resistors to the positive-phase input terminal, and commonly input the potentials of the voltage dividing points by the two resistors to the negative-phase input terminal, An EXOR circuit which receives the outputs of the pair of comparators as input, and when the voltage dividing point by the two resistors is connected to the input / output terminal and the input / output terminal is in a high impedance state, the EXOR circuit The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit outputs a predetermined high impedance detection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182854A JPH0529900A (en) | 1991-07-24 | 1991-07-24 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182854A JPH0529900A (en) | 1991-07-24 | 1991-07-24 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529900A true JPH0529900A (en) | 1993-02-05 |
Family
ID=16125619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182854A Pending JPH0529900A (en) | 1991-07-24 | 1991-07-24 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529900A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8349529B2 (en) | 2009-05-12 | 2013-01-08 | Ricoh Company, Ltd. | Electrophotographic photoconductor, and electrophotographic method, electrophotographic apparatus and process cartridge containing the electrophotographic photoconductor |
| JP2015211068A (en) * | 2014-04-24 | 2015-11-24 | ローム株式会社 | Semiconductor device |
-
1991
- 1991-07-24 JP JP3182854A patent/JPH0529900A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8349529B2 (en) | 2009-05-12 | 2013-01-08 | Ricoh Company, Ltd. | Electrophotographic photoconductor, and electrophotographic method, electrophotographic apparatus and process cartridge containing the electrophotographic photoconductor |
| JP2015211068A (en) * | 2014-04-24 | 2015-11-24 | ローム株式会社 | Semiconductor device |
| US10008284B2 (en) | 2014-04-24 | 2018-06-26 | Rohm Co., Ltd. | Semiconductor device including an interface arranged to perform external data communications |
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