JPH05298089A - Register - Google Patents
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- JPH05298089A JPH05298089A JP4106395A JP10639592A JPH05298089A JP H05298089 A JPH05298089 A JP H05298089A JP 4106395 A JP4106395 A JP 4106395A JP 10639592 A JP10639592 A JP 10639592A JP H05298089 A JPH05298089 A JP H05298089A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、例えば中央演算処理装
置に接続されるレジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a register connected to, for example, a central processing unit.
【0002】[0002]
【従来の技術】従来より、中央演算処理装置と組み合わ
されるレジスタのタイプとして、例えば当該レジスタの
あるビットに「1」を書き込めば「1」が読みだせる、即ち
当該レジスタに書き込んだ値が読めるタイプのものと、
逆に、書き込んだ値が読み出せない、即ちレジスタへの
値の書込動作にて該レジスタに接続される次段の装置の
動作を制御するタイプのものとがある。一方、中央演算
処理装置が処理する命令の一つに、あるレジスタに書き
込まれた値を読み出し、必要なビットのみのセットもし
くはリセットを行い、セットあるいはリセットしたデー
タを上記レジスタに書き込む動作を1ステップの命令で
実行する機能である、ビット操作命令がある。2. Description of the Related Art Conventionally, as a type of register combined with a central processing unit, for example, if "1" is written in a certain bit of the register, "1" can be read, that is, the value written in the register can be read. Of the
On the contrary, there is a type in which the written value cannot be read, that is, the operation of the device at the next stage connected to the register is controlled by the operation of writing the value to the register. On the other hand, one of the instructions processed by the central processing unit is to read the value written in a register, set or reset only the necessary bits, and write the set or reset data in the register in one step. There is a bit operation instruction which is a function executed by the instruction of.
【0003】レジスタにおける各ビットデータによって
ある単一の機能を行う単一機能回路の動作が制御される
ような場合に該レジスタの各ビットデータを制御する方
法として、上述した書き込んだ値を読み出せないタイプ
のレジスタにあっては、図4に示すように、起動したい
上記単一機能回路に対応する上記レジスタのビットデー
タのみを起動させるべき値とし、その他のビットデータ
は起動しない値として即値でアキュームレータに読み込
み、このアキュームレータから上記レジスタにその値を
書き込む方法があり、又、書き込んだ値を読めるタイプ
のレジスタにあっては、上記ビット操作命令によれば良
い。As a method of controlling each bit data of the register when the operation of a single function circuit that performs a certain single function is controlled by each bit data in the register, the written value described above can be read out. In the case of a register of a non-type, as shown in FIG. 4, only the bit data of the register corresponding to the above-mentioned single function circuit to be activated should be a value that should be activated, and other bit data should be an immediate value that is not activated. There is a method of reading into the accumulator and writing the value from the accumulator to the above register. Further, in the case of the type of register in which the written value can be read, the above bit manipulation instruction may be used.
【0004】[0004]
【発明が解決しようとする課題】ところが、上述した、
書き込んだ値を読み出せないビットと、上述した、書き
込んだ値が読み出せるビットとを同じレジスタ、即ち同
じアドレス内に共存したとすると、書き込んだ値を読み
出せないビットにおいては、図5に示すように、書き込
んだときの値がビット操作命令により変化した場合には
元の値に書き直さなければならない。このように、同一
のアドレスに機能の異なるビットを割り付けると、値の
書き直しという余分な命令記述文が必要になりプログラ
ムサイズが大きくなり、プログラム効率がよくないとい
う問題点があり、又、プログラム数の増加に伴う演算時
間の遅延という問題もある。したがって、従来、同一ア
ドレスにおいて上述したような機能の異なるビットを割
り付けることは行なわれておらず、数ビットからなる格
納データにおいても1バイトの領域を占めておりデータ
記憶装置におけるデータ格納領域が効率的に使用されて
いないという問題点もあった。本発明はこのような問題
点を解決するためになされたもので、プログラムサイズ
の縮小化が図れ、演算時間の短縮化が可能で又データ格
納領域の有効利用を図ることができるレジスタを提供す
ることを目的とする。However, as mentioned above,
Assuming that the bit whose written value cannot be read and the bit whose written value can be read coexist in the same register, that is, in the same address, the bit whose written value cannot be read is shown in FIG. As described above, when the written value is changed by the bit manipulation instruction, the original value must be rewritten. In this way, if bits with different functions are assigned to the same address, there is a problem that an extra command description sentence of rewriting the value is required, the program size becomes large, and the program efficiency is not good. There is also a problem that the calculation time is delayed due to the increase of Therefore, conventionally, bits having different functions as described above have not been allocated to the same address, and a 1-byte area occupies even the stored data consisting of several bits, so that the data storage area in the data storage device is efficient. There was also a problem that it was not used for a long time. The present invention has been made to solve such a problem, and provides a register capable of reducing the program size, shortening the calculation time, and effectively utilizing the data storage area. The purpose is to
【0005】[0005]
【課題を解決するための手段】本発明は、中央演算処理
装置に接続されるレジスタの各ビットデータによって該
レジスタの各ビットに対応する回路の動作制御を行うレ
ジスタにおいて、一つのアドレスにて指定されるレジス
タに、データの書き込み及び当該書き込まれたデータの
読み出しが可能な第1領域と、0又は1のデータの書き
込み動作により上記回路を動作させ、上記中央演算処理
装置が上記第1領域にアクセスする際には上記回路を動
作させない1又は0のデータを上記中央演算処理装置へ
送出する第2領域と、を共に備えたことを特徴とする。According to the present invention, a register for controlling the operation of a circuit corresponding to each bit of a register connected to a central processing unit is designated by a single address. The register is configured to operate the circuit by a first area in which data can be written and the written data can be read, and the circuit can be operated by a write operation of 0 or 1 data. It is characterized in that it is provided with a second area for sending 1 or 0 data which does not operate the circuit to the central processing unit when accessing.
【0006】尚、上記第2領域は、上記中央演算処理装
置から書込信号が供給されることで上記中央演算処理装
置の送出データを該送出データにより動作制御される回
路へ送出するデータ第1送出手段と、上記中央演算処理
装置から読出信号が供給されることで上記中央演算処理
装置へ上記回路を動作させない1又は0のデータを送出
するデータ第2送出手段とを備えることができ、上記第
1領域はラッチ回路にて構成することができる。In the second area, when a write signal is supplied from the central processing unit, data to be sent from the central processing unit is sent to a circuit whose operation is controlled by the first data. It is possible to provide a sending means and a data second sending means for sending the data of 1 or 0 which does not operate the circuit to the central processing unit by receiving the read signal from the central processing unit. The first region can be composed of a latch circuit.
【0007】[0007]
【作用】このように構成することで、あるアドレスにお
けるデータ格納場所であるレジスタを指定しビット操作
命令を実行した場合、中央演算処理装置が第1領域にア
クセスする際には第2領域は、該第2領域へのデータの
書き込み動作により動作する回路を動作させないデータ
を中央演算処理装置へ送出するので、従来のように、第
2領域に対応する回路が動作しない値を書き込み直す必
要がなく、プログラムサイズの縮小及び処理時間の短縮
する作用をする。With this configuration, when the register which is the data storage location at a certain address is designated and the bit operation instruction is executed, when the central processing unit accesses the first area, the second area becomes Since the data that does not operate the circuit that operates by the data write operation to the second area is sent to the central processing unit, it is not necessary to rewrite the value in which the circuit corresponding to the second area does not operate unlike the conventional case. , The program size is reduced and the processing time is shortened.
【0008】[0008]
【実施例】本発明のレジスタの一実施例について図1を
参照し以下に説明する。尚、図1に示すレジスタ9は、
複数存在するレジスタの一つであって一のアドレス値が
付されており、また、3ビットから構成され、その内2
ビットは中央演算処理装置1からデータの書き込みのみ
が可能な構成を有し、残り1ビットがデータの読み書き
が可能な構成を有するものである。尚、レジスタ9の構
成ビット数及び上述した内訳内容はもちろん上述したも
のに限られるものではない。又、レジスタ9は中央演算
処理装置1と同じ集積回路内に設けられても良いし、別
設しても良い。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the register of the present invention will be described below with reference to FIG. The register 9 shown in FIG.
It is one of a plurality of registers and has one address value attached, and consists of 3 bits.
The bit has a configuration capable of only writing data from the central processing unit 1, and the remaining 1 bit has a configuration capable of reading and writing data. The number of constituent bits of the register 9 and the details of the above description are not limited to those described above. The register 9 may be provided in the same integrated circuit as the central processing unit 1 or may be provided separately.
【0009】中央演算処理装置1に接続されるデータバ
スの内の一つの信号線は、レジスタ9の1ビット目の構
成部分の一つであるトライステートバッファ4aの入力
側に接続される。トライステートバッファ4aは、中央
演算処理装置1が送出する書込制御信号の反転信号(以
下、反転書込信号と記す)及びレジスタを指定するため
のアドレス信号を復調するアドレスデコーダ2が送出す
る選択信号の反転信号(以下、反転選択信号と記す)の負
論理積動作を行うAND回路10の出力側がディスエイ
ブル端子に接続され、上記AND回路10より負レベル
の出力信号が供給されることで中央演算処理装置1の出
力信号を反転したデータを送出状態とする。このような
トライステートバッファ4aの出力側は、中央演算処理
装置1が送出する「1」の信号にて機能する単一機能の回
路3に接続される。One signal line of the data bus connected to the central processing unit 1 is connected to the input side of the tri-state buffer 4a which is one of the first bit components of the register 9. The tri-state buffer 4a is a selection signal transmitted by the address decoder 2 which demodulates an inverted signal of the write control signal transmitted from the central processing unit 1 (hereinafter referred to as an inverted write signal) and an address signal for designating a register. The output side of the AND circuit 10 that performs a negative logical product operation of the inverted signal of the signal (hereinafter, referred to as the inverted selection signal) is connected to the disable terminal, and a negative level output signal is supplied from the AND circuit 10 The data obtained by inverting the output signal of the arithmetic processing unit 1 is set to the transmission state. The output side of such a tri-state buffer 4a is connected to a single-function circuit 3 which functions with the signal "1" sent from the central processing unit 1.
【0010】又、トライステートバッファ4aの入力側
には、レジスタ9の1ビット目の構成部分の一つである
トライステートバッファ4bの出力側が接続される。ト
ライステートバッファ4bは、入力側が接地され、中央
演算処理装置1が送出する読出制御信号の反転信号(以
下、反転読出信号と記す)及び上記アドレスデコーダ2
が送出する上記反転選択信号の負論理積動作を行うAN
D回路11の出力側がディスエイブル端子に接続され、
上記AND回路11より負レベルの出力信号が供給され
ることで中央演算処理装置1へ負レベルのデータを送出
状態とする。尚、上述したトライステートバッファ4a
及び4bにてレジスタ9の1ビット目を構成する。The output side of the tri-state buffer 4b, which is one of the first bit constituent parts of the register 9, is connected to the input side of the tri-state buffer 4a. The tri-state buffer 4b has an input side grounded, and an inverted signal of a read control signal (hereinafter referred to as an inverted read signal) sent from the central processing unit 1 and the address decoder 2 described above.
AN which performs a negative logical AND operation of the inverted selection signals transmitted by the
The output side of the D circuit 11 is connected to the disable terminal,
When the negative level output signal is supplied from the AND circuit 11, the negative level data is sent to the central processing unit 1. Incidentally, the above-mentioned tri-state buffer 4a
And 4b form the first bit of the register 9.
【0011】上述した、レジスタ9の1ビット目と同様
に、レジスタ9の2ビット目も同様に構成される。すな
わち、中央演算処理装置1の一つの信号線は、レジスタ
9の2ビット目の構成部分の一つであるトライステート
バッファ7aの入力側に接続される。トライステートバ
ッファ7aは、上記AND回路10の出力側がディスエ
イブル端子に接続され、上記AND回路10より負レベ
ルの出力信号が供給されることで中央演算処理装置1の
出力信号をデータ送出状態とする。このようなトライス
テートバッファ7aの出力側は、中央演算処理装置1の
「0」の出力信号にて機能する単一機能の回路8に接続さ
れる。Similar to the first bit of the register 9 described above, the second bit of the register 9 is similarly configured. That is, one signal line of the central processing unit 1 is connected to the input side of the tri-state buffer 7a which is one of the second bit constituent parts of the register 9. The output side of the AND circuit 10 is connected to a disable terminal of the tri-state buffer 7a, and a negative level output signal is supplied from the AND circuit 10 to put the output signal of the central processing unit 1 into a data transmission state. .. The output side of such a tri-state buffer 7a is connected to a single function circuit 8 which functions with the output signal of "0" of the central processing unit 1.
【0012】又、トライステートバッファ7aの入力側
には、レジスタ9の2ビット目の構成部分の一つである
トライステートバッファ7bの出力側が接続される。ト
ライステートバッファ7bは、入力側が所定電位の電源
に接続され、上記AND回路11の出力側がディスエイ
ブル端子に接続され、上記AND回路11より負レベル
の出力信号が供給されることで中央演算処理装置1へ正
レベルのデータを送出状態とする。尚、上述したトライ
ステートバッファ7a及び7bにてレジスタ9の2ビット
目を構成する。以上説明したように、レジスタ9の1及
び2ビットは、書き込みのみが行えるビットを構成して
いる。The input side of the tri-state buffer 7a is connected to the output side of the tri-state buffer 7b which is one of the second bit constituent parts of the register 9. The tri-state buffer 7b has an input side connected to a power supply of a predetermined potential, an output side of the AND circuit 11 connected to a disable terminal, and a negative level output signal supplied from the AND circuit 11 to thereby provide a central processing unit. A positive level data is sent to 1. The tristate buffers 7a and 7b described above form the second bit of the register 9. As described above, the 1st and 2nd bits of the register 9 constitute bits that can be written only.
【0013】レジスタ9の3ビット目は、データの読み
書きが行えるビットである。中央演算処理装置1の一つ
の信号線は、レジスタ9の2ビット目を構成するラッチ
回路12の入力端子に接続される。ラッチ回路12は、
上記AND回路10の出力側がラッチ回路12のクロッ
ク端子に接続され、上記AND回路10より負レベルの
出力信号が供給されることで中央演算処理装置1の出力
信号を取り込む。又、ラッチ回路12の出力側は、次段
の回路に接続されるとともに、上記AND回路11の出
力側がディスエイブル端子に接続されるトライステート
バッファ12aの入力側に接続され、トライステートバ
ッファ12aの出力側は、ラッチ回路12の入力側に接
続される。The third bit of the register 9 is a bit for reading and writing data. One signal line of the central processing unit 1 is connected to the input terminal of the latch circuit 12 which constitutes the second bit of the register 9. The latch circuit 12 is
The output side of the AND circuit 10 is connected to the clock terminal of the latch circuit 12, and a negative level output signal is supplied from the AND circuit 10 to take in the output signal of the central processing unit 1. The output side of the latch circuit 12 is connected to the circuit of the next stage, and the output side of the AND circuit 11 is connected to the input side of the tristate buffer 12a connected to the disable terminal. The output side is connected to the input side of the latch circuit 12.
【0014】よってラッチ回路12は、AND回路10
から反転書込信号が供給されることで中央演算処理装置
1が送出するデータを取り込み、一方AND回路11か
ら反転読出信号が供給されることでラッチ回路12の格
納データをトライステートバッファ12aを介して中央
演算処理装置1へ送出する。Therefore, the latch circuit 12 is the AND circuit 10
Is supplied with the inverted write signal to take in the data transmitted by the central processing unit 1, while the AND circuit 11 is supplied with the inverted read signal to transfer the data stored in the latch circuit 12 via the tri-state buffer 12a. And sends it to the central processing unit 1.
【0015】このように構成されるレジスタの動作を以
下に説明する。中央演算処理装置1が送出するアドレス
信号にてレジスタが指定される。今、図1に示すレジス
タ9が指定されたとする。次に、中央演算処理装置1が
レジスタ9の1ビット目であるバッファ4に「1」のデー
タを書き込むビット操作命令を実行すると、まず中央演
算処理装置1は読出動作を行うので、AND回路11か
ら反転読出信号が送出されトライステートバッファ4b
が動作状態となり、バッファ4は中央演算処理装置1へ
「0」のデータを送出する。よってバッファ4から「0」の
データが読み出されたことになる。The operation of the register thus constructed will be described below. The register is designated by the address signal transmitted from the central processing unit 1. Now, assume that the register 9 shown in FIG. 1 is designated. Next, when the central processing unit 1 executes the bit operation instruction for writing the data of "1" into the buffer 4 which is the first bit of the register 9, the central processing unit 1 first performs the read operation, so the AND circuit 11 An inverted read signal is transmitted from the tristate buffer 4b
Becomes an operating state, and the buffer 4 sends data of "0" to the central processing unit 1. Therefore, the data “0” is read from the buffer 4.
【0016】次に、中央演算処理装置1は、バッファ4
への書き込み動作を行うことで、AND回路10から反
転書込信号が送出されトライステートバッファ4aが動
作状態となるので、中央演算処理装置1から「1」のデー
タがバッファ4へ送出されバッファ4にはこれが反転さ
れた「0」のデータの書き込みが行なわれる。よってバッ
ファ4から単一機能の回路3のクリア端子へ「0」のデー
タが供給され、単一機能回路3はクリアされる。Next, the central processing unit 1 includes the buffer 4
By performing the write operation to the AND circuit 10, the inverted write signal is sent from the AND circuit 10 and the tri-state buffer 4a becomes the operating state, so that the data of "1" is sent from the central processing unit 1 to the buffer 4. Then, the inverted "0" data is written in the. Therefore, the data of "0" is supplied from the buffer 4 to the clear terminal of the single function circuit 3, and the single function circuit 3 is cleared.
【0017】尚、中央演算処理装置1が、レジスタ9の
バッファ4以外のビットを操作するビット操作命令を実
行した場合、中央演算処理装置1は上述したように、バ
ッファ4から「0」のデータを読み出した後、「0」のデー
タをバッファ4へ送出する。よってバッファ4には該
「0」を反転した「1」のデータが書き込まれ、バッファ4
から単一機能回路3へ「1」のデータが送出されるので、
単一機能回路3はクリアされない。When the central processing unit 1 executes a bit manipulation instruction for manipulating bits other than the buffer 4 of the register 9, the central processing unit 1 outputs data of "0" from the buffer 4 as described above. After reading, the data of “0” is sent to the buffer 4. Therefore, the data of "1" that is the inverted "0" is written in the buffer 4, and the buffer 4
Since the data of "1" is sent from the single function circuit 3 from
The single function circuit 3 is not cleared.
【0018】同様に、中央演算処理装置1がレジスタ9
の2ビット目であるバッファ7に「0」のデータを書き込
むビット操作命令を実行すると、まず中央演算処理装置
1は読出動作を行うので、AND回路11から反転読出
信号が送出されトライステートバッファ7bが動作状態
となり、バッファ7は中央演算処理装置1へ「1」のデー
タを送出する。よってバッファ7から「1」のデータが読
み出されたことになる。次に、中央演算処理装置1は、
バッファ7への書き込み動作を行うことで、AND回路
10から反転書込信号が送出されトライステートバッフ
ァ7aが動作状態となり、バッファ7に「0」のデータが
送出され、バッファ7には「0」のデータの書き込みが行
なわれる。よってバッファ7から単一機能の回路8のク
リア端子へ「0」のデータが送出される。よって、単一機
能回路8はクリアされる。Similarly, the central processing unit 1 controls the register 9
When a bit operation instruction for writing "0" data to the second-bit buffer 7 is executed, the central processing unit 1 first performs a read operation. Therefore, an inverted read signal is sent from the AND circuit 11 and the tristate buffer 7b is output. Becomes an operating state, and the buffer 7 sends the data of "1" to the central processing unit 1. Therefore, the data “1” is read from the buffer 7. Next, the central processing unit 1
By performing the write operation to the buffer 7, the inverted write signal is sent from the AND circuit 10 to activate the tri-state buffer 7a, the data of "0" is sent to the buffer 7, and the data of "0" is sent to the buffer 7. Data is written. Therefore, the data of "0" is sent from the buffer 7 to the clear terminal of the circuit 8 having a single function. Therefore, the single function circuit 8 is cleared.
【0019】尚、中央演算処理装置1が、レジスタ9の
バッファ7以外のビットを操作するビット操作命令を実
行した場合、中央演算処理装置1は上述したように、バ
ッファ7から「1」のデータを読み出した後、再び「1」の
データをバッファ7へ書き込むので、バッファ7から
「1」のデータが単一機能回路8へ送出され、単一機能回
路8はクリアされない。When the central processing unit 1 executes a bit manipulation instruction for manipulating a bit other than the buffer 7 of the register 9, the central processing unit 1 sends data of "1" from the buffer 7 as described above. After reading, the data of "1" is written to the buffer 7 again, so that the data of "1" is sent from the buffer 7 to the single function circuit 8 and the single function circuit 8 is not cleared.
【0020】一方、ラッチ回路12は、上述したよう
に、AND回路10から反転書込信号が供給されること
で中央演算処理装置1が送出するデータを取り込み、一
方AND回路11から反転読出信号が供給されることで
ラッチ回路12の格納データをトライステートバッファ
12aを介して中央演算処理装置1へ送出する。以上説
明した動作をまとめて図3に示す。On the other hand, as described above, the latch circuit 12 receives the data sent from the central processing unit 1 by being supplied with the inverted write signal from the AND circuit 10, and the latch circuit 12 receives the inverted read signal from the AND circuit 11. By being supplied, the data stored in the latch circuit 12 is sent to the central processing unit 1 via the tri-state buffer 12a. The operations described above are shown collectively in FIG.
【0021】尚、連続してビット操作命令を実行したと
きのレジスタの変化の様子を図2に示す。FIG. 2 shows how the registers change when the bit manipulation instructions are continuously executed.
【0022】このようにビット操作命令を有する中央演
算処理装置において、特定値のみを書き込んだ場合のみ
意味を持つビットと、「0」、「1」の両方のデータに対し
て意味を持つビットを同一アドレスのレジスタに配置し
ても、ビット操作命令にて指定された、データの読み書
きが可能なビット以外のビット、即ち書き込みのみが可
能なビットにおけるデータには、当該ビット操作命令の
影響を与えることはなく、1ステップの命令で上記レジ
スタへのデータの書き込みが可能となる。よって、プロ
グラムサイズの縮小を図ることができ、プログラム実行
処理時間の短縮を図ることができる。さらに、プログラ
ムサイズの縮小化によりデータ格納領域の効率利用が図
られる。As described above, in the central processing unit having the bit operation instruction, the bit which has a meaning only when only a specific value is written and the bit which has a meaning for both "0" and "1" data are provided. Even if they are placed in the register of the same address, the bit operation instruction affects the data specified by the bit operation instruction other than the data readable and writable bits, that is, the data in the bit that can only be written. However, it is possible to write data to the register with a one-step instruction. Therefore, the program size can be reduced, and the program execution processing time can be shortened. Further, the program size can be reduced to efficiently use the data storage area.
【0023】具体例にて示すと、図4及び図5に示す従
来のレジスタを使用した場合、プログラムバイト数はそ
れぞれ4バイトを要し、プログラムの処理時間は5マシ
ンサイクル、10マシンサイクルを要するが、図3に示
す本実施例のレジスタを使用した場合、プログラムバイ
ト数は2バイト、処理時間は5マシンサイクルにてす
む。As a concrete example, when the conventional registers shown in FIGS. 4 and 5 are used, the number of program bytes requires 4 bytes, and the program processing time requires 5 machine cycles and 10 machine cycles. However, when the register of this embodiment shown in FIG. 3 is used, the number of program bytes is 2 bytes, and the processing time is 5 machine cycles.
【0024】[0024]
【発明の効果】以上詳述したように本発明によれば、あ
るアドレスにおけるデータ格納場所であるレジスタを指
定しビット操作命令を実行した場合、中央演算処理装置
が第1領域にアクセスする際には第2領域は、該第2領
域へのデータの書き込み動作により動作する回路を動作
させないデータを中央演算処理装置へ送出するので、従
来のように、第2領域に対応する回路が動作しない値を
書き込み直す必要がなく、プログラムサイズの縮小及び
処理時間の短縮を図ることができる。As described above in detail, according to the present invention, when a register which is a data storage location at an address is designated and a bit operation instruction is executed, the central processing unit accesses the first area. Since the second area sends data to the central processing unit that does not operate the circuit that operates by writing data to the second area, the value that does not operate the circuit corresponding to the second area as in the conventional case. Therefore, it is possible to reduce the program size and the processing time without rewriting.
【図1】 本発明のレジスタの一実施例における構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a register of the present invention.
【図2】 本発明のレジスタにおいて、連続してビット
操作命令を実行したときのレジスタの変化の様子を示す
図である。FIG. 2 is a diagram showing how registers are changed when bit manipulation instructions are continuously executed in the register of the present invention.
【図3】 本発明のレジスタに対する動作を示すフロー
チャートである。FIG. 3 is a flowchart showing an operation of the register of the present invention.
【図4】 従来のレジスタに対する動作を示すフローチ
ャートである。FIG. 4 is a flowchart showing an operation of a conventional register.
【図5】 従来のレジスタに対する動作を示すフローチ
ャートである。FIG. 5 is a flowchart showing an operation of a conventional register.
1…中央演算処理装置、3…単一機能の回路、4…バッ
ファ、7…バッファ、8…単一機能の回路、9…レジス
タ、10及び11…AND回路。1 ... Central processing unit, 3 ... Single function circuit, 4 ... Buffer, 7 ... Buffer, 8 ... Single function circuit, 9 ... Register, 10 and 11 ... AND circuit.
Claims (3)
の各ビットデータによって該レジスタの各ビットに対応
する回路の動作制御を行うレジスタにおいて、一つのア
ドレスにて指定されるレジスタに、データの書き込み及
び当該書き込まれたデータの読み出しが可能な第1領域
と、0又は1のデータの書き込み動作により上記回路を
動作させ、上記中央演算処理装置が上記第1領域にアク
セスする際には上記回路を動作させない1又は0のデー
タを上記中央演算処理装置へ送出する第2領域と、を共
に備えたことを特徴とするレジスタ。1. In a register for controlling operation of a circuit corresponding to each bit of the register according to each bit data of the register connected to the central processing unit, writing of data to a register designated by one address. And a first area from which the written data can be read, and the circuit is operated by a write operation of 0 or 1 data, and the circuit is operated when the central processing unit accesses the first area. And a second area for sending 1 or 0 data which is not operated to the central processing unit.
から書込信号が供給されることで上記中央演算処理装置
の送出データを該送出データにより動作制御される回路
へ送出するデータ第1送出手段と、上記中央演算処理装
置から読出信号が供給されることで上記中央演算処理装
置へ上記回路を動作させない1又は0のデータを送出す
るデータ第2送出手段とを有する請求項1記載のレジス
タ。2. The first area is a data area for sending data sent from the central processing unit to a circuit whose operation is controlled by the sending data when a write signal is supplied from the central processing unit. 2. The data transmitting means according to claim 1, further comprising a transmitting means and a data second transmitting means for transmitting data of 1 or 0 which does not operate the circuit to the central processing unit when a read signal is supplied from the central processing unit. register.
る、請求項1又は2記載のレジスタ。3. The register according to claim 1, wherein the first region is composed of a latch circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4106395A JPH05298089A (en) | 1992-04-24 | 1992-04-24 | Register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4106395A JPH05298089A (en) | 1992-04-24 | 1992-04-24 | Register |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05298089A true JPH05298089A (en) | 1993-11-12 |
Family
ID=14432507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4106395A Pending JPH05298089A (en) | 1992-04-24 | 1992-04-24 | Register |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05298089A (en) |
-
1992
- 1992-04-24 JP JP4106395A patent/JPH05298089A/en active Pending
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