JPH05298060A - フォーマットを変換する回路 - Google Patents

Abstract

(57)【要約】 【目的】 情報フォーマットの異なるＩ／Ｏを使用でき
るようにする。 【構成】 複数のデータフォーマットの中の１つのフォ
ーマットをとるデータをそれら複数のデータフォーマッ
トのうち残るフォーマットのいずれかをとるデータに変
換する回路であって、第１の数の入力データバイトから
取ったデータを記憶する装置と、データを記憶する装置
により記憶された第１の数のデータバイトと、第２の数
の入力データバイトとから未使用のバイトを選択する装
置と、選択した未使用のバイトを数値バイト順に配列す
る装置と、数値バイト順のデータを宛先装置のフォーマ
ットへ転送するためのバイト位置に配列する装置とを含
む回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータインタフェ
ース回路に関し、特に、コンピュータを複数の異なるフ
ォーマットで情報を処理する複数の異なる周辺装置のい
ずれにも接続できるような単一のインタフェースを構成
する方法及び装置に関する。

【０００２】

【従来の技術】コンピュータはデータを利用するときに
データがとりうる数多くのフォーマットを提供する。た
とえば、初期のパーソナルコンピュータプロセッサの中
には、８ビット単位で提示されるデータしか処理できな
いものがあった。後のコンピュータプロセッサは１６ビ
ット単位でデータを処理することが可能であった。さら
に最近になって設計されたコンピュータプロセッサは３
２ビット単位でデータを処理でき、一層進んだ型のコン
ピュータは６４ビット単位で供給されるデータを処理す
ることができる。多くの場合、それらのフォーマットは
特定の情報の自然の副産物又はその情報が処理される方
式である。たとえば、業界の規格はいくつかのフォーマ
ットで情報を利用可能であると保証している。浮動小数
点数に関わるＩＥＥＥ規格は３２ビット又は６４ビット
であり、一方、ＡＳＣII文字は、通常、８ビットであ
る。

【０００３】コンピュータを周辺装置に接続した場合、
コンピュータはその装置により提供されるデータを利用
することができなければならない。このため、通常は１
つの特定のフォーマットのデータを処理するコンピュー
タを別のフォーマットでデータを処理する周辺装置と通
信させることが必要である。一般的には、コンピュータ
はそのメーカーの生産ラインの初期モデルで使用されて
いる全てのフォーマットで通信することが可能であるべ
きであろう。このようにすれば、能力の劣る生産ライン
の初期モデルと共に使用するものとして設計されたソフ
トウェア及びハードウェアを生産ラインの改良型コンピ
ュータによりランさせることができるであろう。

【０００４】通常、別のフォーマットで動作している周
辺装置と通信する能力は、周辺装置に組込まれて、固有
フォーマットで供給された情報をコンピュータのフォー
マットに変換する特殊な回路構成により与えられる。そ
のような構成は、それぞれ、特定のフォーマット変換を
処理するのに適している。従って、特定の１つのフォー
マットで動作している周辺機器の部分を異なるフォーマ
ットを利用する特定のコンピュータシステムと共に使用
すべき場合には、機器を利用可能とするために、フォー
マット間で変換を実行する回路を設けなければならな
い。そのような変換回路は非常に高価な設計となってい
るので、それら２つの機器部分を一緒に使用することは
決してない。

【０００５】周辺装置の一部としてフォーマット変換回
路を設けたとしても、その変換回路は特殊なものである
ので、コンピュータシステムのコストは全体として上が
ってしまう。あらゆる周辺装置に同じ変換回路を使用
し、その設計と製造コストをはるかに広い範囲に分散さ
せるようにすれば、コスト面でははるかに有益である。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、コンピュータがそのコンピュータと共に使用される
機器に現れると思われる多数の情報フォーマットを利用
できるようにするインタフェース回路を提供することで
ある。本発明の別の目的は、コンピュータシステムの総
コストを引下げることである。本発明の別のより特定し
た目的は、コンピュータの構成要素間で情報を転送する
ポリモーフィックインタフェースを提供することであ
る。

【０００７】

【課題を解決するための手段】本発明の上記の目的及び
その他の目的は、複数のデータフォーマットの中の１つ
のフォーマットをとるデータを複数の他のデータフォー
マットの中のいずれかのフォーマットをとるデータに変
換するインタフェース回路であって、第１のフォーマッ
トで現れるデータをそれぞれが第２のフォーマットにお
けるデータのバイト数に等しい複数のグループとして記
憶する手段と、そのデータを記憶する手段により記憶さ
れたグループの中の第１のグループと、データを記憶す
る手段により記憶されたグループの中の第２のグループ
とから未使用バイトを選択する手段と、選択された未使
用バイトを数値バイト順に配列する手段と、数値バイト
順のデータを宛先装置のフォーマットへの転送のための
バイト位置に配置する手段とを具備するインタフェース
回路により実現される。本発明の上記の目的及び特徴並
びにその他の目的及び特徴は、以下の詳細な説明を図面
と共に参照することによりさらに良く理解されるであろ
う。図面中、いくつかの図を通して、同じ素子は同じ図
中符号により指示される。

【０００８】〔表記法及び用語〕以下の詳細な説明の中
には、コンピュータメモリ内部にあるデータビットに対
する演算の表現によって提示される部分がある。そのよ
うな説明と表現は、データ処理技術に熟達する人がその
作業の内容を他の当業者に最も有効に伝達するために使
用する手段である。その演算は物理的量の物理的操作を
要求する演算である。通常、それらの量は記憶、転送、
組合わせ、比較及びその他の方法による操作が可能な電
気信号又は磁気信号の形態をとるが、必ずそうであると
は限らない。時によっては、主に一般に使用されている
用語であるという理由により、それらの信号をビット、
値、要素、記号、文字、項、数などと呼ぶと好都合であ
ることがわかっている。ただし、それらの用語及びそれ
に類する用語は全て適切な物理的量と関連させるべきも
のであり、単にそれらの量に便宜上付されたラベルであ
るにすぎないということに留意すべきである。

【０００９】さらに、実行される動作を、一般にはオペ
レータが実行する知的動作と関連している加算又は比較
などの用語で呼ぶことが多いが、ここで説明する、本発
明の一部を成す動作のどれをとっても、そのようなオペ
レータの能力は不要であり、多くの場合に望ましくな
い。動作は機械の動作である。あらゆる場合に、コンピ
ュータを動作させる際の方法動作と、計算それ自体の方
法との明確な区別を心に留めておくべきである。本発明
は、電気信号又は他の物理的（たとえば、機械的、化学
的）信号を処理して、他の所望の物理的信号を発生させ
るときにコンピュータを動作させる装置に関する。

【００１０】

【実施例】そこで図１を参照すると、典型的なコンピュ
ータシステムの構成要素を一般的に詳細に表わすブロッ
ク線図が示されている。システムは中央処理装置１と、
ランダムアクセスメモリ２と、フレームバッファメモリ
３と、出力制御及びタイミング回路４と、出力表示装置
５と、入出力回路６とを含む。一般に、中央処理装置
１、ランダムアクセスメモリ２、フレームバッファメモ
リ３及び入出力回路６などの主要な構成要素はそれぞれ
システムバスに接続することにより互いに結合されてい
る。典型的なシステムバスはアドレスバス８と、データ
バス９とを含むものと考えられる。アドレスバス８とデ
ータバス９は、それぞれがバスに沿って位置する全ての
構成要素に並列して接続する複数本の導体を含む。今日
では、共通システムバスはシステムの個々の構成要素を
接続するためにデータ線、アドレス線のそれぞれについ
て３２本の独立した回線を使用している。

【００１１】中央処理装置１のような構成要素は、デー
タが導かれてゆくアドレスをシステムアドレスバス８に
乗せ且つデータをシステムデータバス９に乗せることに
より別の構成要素へ伝送する。アドレスは３２ビットの
２進コード化情報により表わされれば良く、それら全て
のビットはアドレスバス８の導体に供給される２状態信
号により表わされる。同様に、データバス９のデータは
データバス９に供給される２進コード化２状態信号によ
り表わされる。通常、アドレスとデータはアドレスバス
とデータバスの、制御信号用の導体を除く全ての導体を
使用する。データの宛先である構成要素と関連する回路
はそのアドレスの範囲内でアドレスバス８のアドレスを
認識し、自在にデータを受信できる状態であれば、デー
タバス９において使用可能であるデータを受け入れる。

【００１２】バスに結合する構成要素のいくつかは様々
に異なるフォーマットで提示される情報を利用して動作
することがある。たとえば、中央処理装置１が１つのフ
ォーマットのデータを利用するのに対し、入出力回路６
は外部回路からの情報を全く異なるフォーマットで提示
することもある。どの構成要素も転送されて来る情報を
理解できるようにするために、その情報をその構成要素
が理解しうるフォーマットに変えなければならない。

【００１３】そこで、図２を参照すると、例として、コ
ンピュータで使用しうる５種類のフォーマットが示され
ている。それらのフォーマットはパーソナルコンピュー
タにおいて一般的に使用されている多くのフォーマット
のうちの一部である。図の一番上にはデータビットがと
りうる６４ビット位置（右側の０から左側の６３まで番
号付けしてある）が示されている。これらのビット位置
は８つのバイトに分割されている。。どのフォーマット
においても、ビット位置３２〜６３は図の一番下の行に
示す通り３２ビットのアドレス情報として利用される。

【００１４】５つのフォーマットの名前を図の左側に指
示してある。一番上の行から始めると、図示した最初の
フォーマットは６４ビット多重化（６４Ｍｘｄ）と呼ば
れている。このフォーマットでは、３２ビットのアドレ
スは第１のクロックサイクルの間にビット位置３２〜６
３に現れ、次のクロックサイクルに際しては６４ビット
のデータをビット位置０〜６３で搬送する。上から２番
目のフォーマットは３２ビット分離フォーマット（３２
Ｓｅｐ）と呼ばれている。このフォーマットでは、アド
レスは同じようにビット位置３２〜６３に現れ、データ
は同じクロックサイクルの間にビット位置０〜３１に現
れる。上から３番目のフォーマットは１６ビット分離フ
ォーマット（１６Ｓｅｐ）と呼ばれている。このフォー
マットでは、アドレスはビット位置３２〜６３に現れ、
データは同じクロックサイクルの間にビット位置０〜１
５に現れる。上から４番目のフォーマットは８ビット分
離フォーマット（８Ｓｅｐ）と呼ばれている。このフォ
ーマットでは、アドレスはビット位置３２〜６３に現
れ、データは同じクロックサイクルの間にビット位置０
〜７に現れる。最後のフォーマットは３２ビット多重化
フォーマット（３２Ｍｘｄ）と呼ばれている。このフォ
ーマットでは、アドレスは第１のクロックサイクルの間
にビット位置３２〜６３に現れ、続く次のクロックサイ
クルに際して３２ビットのデータは同じビット位置に現
れる。これらのどのフォーマットにおいても、３２ビッ
トのアドレスは同じビット位置に現れる。

【００１５】図２では、フォーマットごとにどのデータ
のバイトが特定のバイト位置にあるかを指示する一連の
番号によってデータを示している。すなわち、６４ビッ
ト多重化フォーマットの場合、データは０〜７とラベル
付けされた８つのバイトから構成される。その最上位の
バイトであるバイト０はこのフォーマットのビット位置
５６〜６３を占め、最下位バイトであるバイト７はビッ
ト位置０〜７を占める。ここに図示したフォーマットに
関わる特定のビット位置は、１つの数の最大値の部分が
最初に現れるいわゆる「ビッグエンジアン」フォーマッ
トで情報を処理するコンピュータ構成要素が利用してい
るビット位置であることは当業者により認められるであ
ろう。この種の装置は、たとえば、Ｍｏｔｏｒｏｌａ
Ｃｏｒｐｏｒａｔｉｏｎにより製造されている。このフ
ォーマット構造は単に図示の便宜上使用したものである
にすぎない。言うまでもなく、ビット位置を変えれば、
「リトルエンジアン」フォーマットのデータを処理する
システムでも本発明を同様に採用できるであろう。

【００１６】本発明の回路は、インタフェースに接続す
るある特定の構成要素がその構成要素によるその必要条
件の指示に応答して要求するフォーマットを提供する。
たとえば、インタフェースと関連する１つの特定の構成
要素がフォーマットの中の１つで情報を提供すると仮定
すると、本発明の回路はその情報を受信する装置の必要
条件に応じて他のいずれかのフォーマットへと情報を変
換する。本発明の好ましい実施例では、インタフェース
は中央処理装置を含む複数の装置をシステムバスなどの
相互接続部に接続するために利用される。そのような相
互接続部（又は何らかの単一の装置）は通常は単一のフ
ォーマットで動作するので、相互接続部に供給されてゆ
く情報は常にその相互接続部が使用する単一のフォーマ
ットに変換される。そのように変換されたデータは、そ
の後、相互接続部（又は他の装置）により無制限に使用
可能であろう。

【００１７】受信側の構成要素（相互接続部）が、実
際、全構成要素が同一のフォーマットを使用する完全シ
ステムの一部である場合には、そのシステムにデータを
書込んだならば、あらゆる構成要素はこのフォーマット
を見ることになると予測される。データをシステム外の
装置又はシステム内の、異なるフォーマットを利用する
構成要素へ送信することが望まれるならば、ほぼ同一の
インタフェース回路を使用して、内部フォーマットから
装置が希望するフォーマットへのフォーマット変換を起
こさせることができるであろう。事実、好ましい実施例
では、いくつかのフォーマットの中の１つと内部フォー
マットとの間で容易に変換を実行できるように、インタ
フェース回路を中央相互接続部から各方向へ複製され
る。そのような２方向変換回路を含む構成を図５に示
す。図５に関しては後に詳細に説明する。

【００１８】図３は、本発明に従って構成された、構成
要素間にポリモーフィックインタフェースを形成する回
路１０を示す。この回路１０は第１のレジスタ１２を含
む。好ましい実施例では、レジスタ１２はその入力端子
で６４ビット（８バイト）の有効（まだ未使用の）デー
タを受信できる。いずれにせよ、レジスタ１２はインタ
フェースが処理すべき最大のフォーマットの中に存在し
ている数のバイトを十分に受け入れられる大きさでなけ
ればならない。従って、好ましい実施例のレジスタ１２
は６４ビット、すなわち、８バイト分の情報を記憶す
る。第２のレジスタ１１は、転送すべき８つのバイト全
てに関して３２ビットのアドレス情報を受信する。

【００１９】情報はデータ源１４からレジスタ１２に供
給される。この説明では、便宜上、データ源１４は一度
に８バイトのデータを提供すると仮定する。データ源１
４は先に説明した好ましい実施例において他の構成要素
が接続している相互接続部であると考えても良い。マル
チプレクサ１３はレジスタ１２とデータ源１４とに接続
され、それらから来たデータを選択的に転送する。マル
チプレクサ１３は、転送に備えて提示された８バイト
（６４ビット）の情報の中から１バイトを増分単位とし
て１つ又は複数の個別バイトを選択することができる。
マルチプレクサ１３はレジスタ１２又はデータ源１４の
いずれかから情報を受け入れれば良い。

【００２０】マルチプレクサ１３は、常に８バイトの有
効データを利用できるように、データ源１４により供給
されるデータのバイトと、レジスタ１２に保持されてい
るデータのバイトとを選択的に転送させる。たとえば、
データが一度に２バイトずつ変換されており、レジスタ
１２に保持されている２バイトのデータが先のデータ転
送中に既にインタフェースにより変換されていた場合、
マルチプレクサ１３が次のクロック期間中にデータを転
送するときに、レジスタ１２に保持されている「使用済
の」バイトを転送中にデータ源１４により供給される次
の８バイトのデータから取った初めの２バイトのデータ
と置き換える。その結果、マルチプレクサ１３による転
送のために常に合わせて８バイトの有効データを利用で
きる。

【００２１】マルチプレクサ１３は８バイトの有効デー
タをロテータ回路１５へ転送する。ただし、この情報は
ねじれバイト順であっても良い。たとえば、８バイトよ
り小さいデータの一部分が既にインタフェースの他方の
側へ転送されてしまっている場合には、その情報はマル
チプレクサ１３によりレジスタ１２からの後続する有効
情報と置き換えられているであろう。そのような場合、
８つの有効バイトのバイト順は受信側の回路が期待する
順序からは外れている。ロテータ回路１５は８バイト全
ての情報を再方向付けして、情報を正しいバイト順にす
る。ロテータ回路はこの動作を実行するために、各サイ
クルで利用可能な合わせて８つのバイトのうちどれほど
の量の情報（バイト単位）が消費されたかを表わす宛先
構成要素からの情報を利用する。この値は、カウンタ回
路１６により、特定のフォーマット変換に際してインタ
フェースを通過するたびに転送されるバイトの数と、発
生したパスの回数とから確定される。図５のはるかに詳
細な回路の説明においては、この情報を「長さ」情報と
いう。ロテータ回路１５はマルチプレクサ１３により供
給された情報を、次に転送すべき有効バイトを次のレジ
スタ１７に関する０と１のバイトレーンに配列させるた
めに費やされるバイトの数だけ回転させる。好ましい実
施例では、ロテータ回路１５は、１バイトを増分単位と
して６４ビットのデータを回転させるバレルシフタ（従
来の技術では良く知られている多重化回路のアレイ）で
あっても良い。レジスタ１７はパイプライン化のみを目
的として回路内に配置されており、データに対して論理
演算を実行しない。

【００２２】データはレジスタ１７から第２のロテータ
回路１８へ転送され、ロテータ回路１８は宛先構成要素
からの制御回路１９での情報を利用して、宛先構成要素
が使用するフォーマットについて情報がどのバイトレー
ンに現れるべきかを確定する。たとえば、図２に示すよ
うに、宛先構成要素が１６ビット分離フォーマットで動
作している場合にはバイト０はバイトレーン１（フォー
マット中の第２のバイトレーン）に現れることになる。
バイト０はデータ源１４によりバイトレーン７で供給さ
れ、また、バイト７はバイトレーン０で供給されること
がわかるであろう。従って、１６ビット分離フォーマッ
トへの変換に際しては、ロテータ回路１８は、バイト０
がバイトレーン１のその位置に自動的に現れるように、
にじり情報を使用してデータを回転させる。

【００２３】情報のバイトをロテータ回路１８により回
転させるべきときの回転バイトの数を確定するために宛
先構成要素から制御回路１９に提供される情報をねじり
情報と呼ぶ。変換を制御するためにこの情報を利用する
方式及びその方式を実行する装置については、図５の回
路を参照しながら詳細に説明する。ねじり値を提供する
ために利用する論理回路は、好ましい実施例では、組合
わせ論理として選択されている。組合わせ論理は、ねじ
り値が変化したとき、ねじり論理回路が提供する信号出
力はシステムクロックと無関係に変化するように動作す
る。従って、これは、低速及び高速転送の双方に使用さ
れる。

【００２４】ねじり値として戻される値を確定するため
に、データが変換されようとしているバイトレーンアド
レスを利用するならば、データは同じ動作サイクルの間
に自動的に正しいバイトレーン位置へ転送される。本発
明ではアドレスが一貫しており（アドレスは常に同じ３
２のビット位置に現れる）且つねじり回路に組合わせ論
理を使用しているので、フォーマットがどのようなサイ
ズであっても、データをそれ専用の回路をもたない単純
な周辺装置へバイト整合転送することができる。インタ
フェースは、転送ごとに、有効であるバイトの数を指示
するためのサイズ情報を宛先に提供する。好ましい実施
例はバスラッピングを支援しないため、この情報は８か
らねじりの値を減じた最大値を有する。ロテータ回路１
５の場合と同様に、ロテータ回路１８は１バイトを増分
単位として６４ビットのデータを回転させるバレルシフ
タであっても良い。ロテータ回路１８が提供したデータ
はマルチプレクサ２０によりレジスタ１１からのアドレ
ス情報と共に宛先構成要素へ転送され、そこで宛先構成
要素により規定されたフォーマットで現れる。

【００２５】図４は、図３の回路１０の特定の定義済素
子の出力端子で供給されるデータのバイトを示す一連の
図であり、回路１０の動作を理解する上でこの図を参照
するのは有用であろう。第１列のバイトパターンは回路
１０を通過する１回目の転送動作を示し、第２列のバイ
トパターンは２回目の動作を示し、第３列のバイトパタ
ーンは３回目の動作を示す。図の左側から見てゆくと、
初めの８つのバイトはデータ源１４からレジスタ１２及
びマルチプレクサ１３に至る入力線路に現れるバイトで
ある。これらのバイトは全て有効である（すなわち、イ
ンタフェースを介して宛先構成要素へ既に転送されたバ
イトはない）ので、マルチプレクサ１３はデータ源１４
からの入力情報の初めの８つのバイトの全バイトをロテ
ータ回路１５へ転送する。それと同じ８つのバイトはレ
ジスタ１２にも記憶される。バイトが有効であるという
指示は宛先構成要素から到来し、宛先は０の長さ値を戻
すことにより転送済のバイトが存在しないことをカウン
タ回路１６に指示する。さらに、初めの８つのバイトの
中で宛先構成要素へ転送されてしまったバイトはないた
め、それらのバイトはマルチプレクサ１３により転送さ
れる際に宛先構成要素に関して正しいバイト順に並んで
おり、従って、ロテータ回路１５により回転されること
なくレジスタ１７へ転送される。図４のバイトパターン
の各バイトの中に記されている番号１からわかる通り、
マルチプレクサ１３により転送されるバイトと、ロテー
タ回路１５が供給するバイトは、それぞれ、初めの８つ
のデータのバイトから取ったものである。

【００２６】たとえば、データが転送されようとしてい
るフォーマットが１６ビット分離フォーマットであると
仮定すると、入力６４ビット語の中の初めの２バイトの
情報のみを使用することになる。図２に示すように、６
４ビット多重化フォーマットでデータ源１４によりバイ
トレーン６及び７に提示される２つのバイトを１６ビッ
ト分離フォーマットに変換した場合、それらのバイトは
宛先構成要素ではバイトレーン１及び０に現れるべきで
ある。宛先構成要素について情報を転送すべき位置を指
定する制御装置１９のねじり情報を使用して、このデー
タの回転を実行するためにロテータ回路１８を制御す
る。次に、ロテータ回路１８からのデータをマルチプレ
クサ２０によりインタフェースを経て宛先構成要素（図
示せず）へ、所望の出力フォーマットとして使用するの
に適するバイト順序で正しいバイトレーンをとって転送
する。宛先構成要素が使用する１６ビット分離フォーマ
ットに関する規定の時間シーケンスによって、データの
宛先を指示するために、レジスタ１１からデータのアド
レスを転送する。

【００２７】次の変換サイクルでも、レジスタ１２は入
力情報の初めの８つのバイトから取ったデータをまだ保
持している。ところが、このデータのうち初めの２つの
バイトは既にインタフェース回路１０を経て転送されて
しまっている。このことは、転送のサイズと、転送の回
転とを記録しているカウンタ１６によりマルチプレクサ
１３に指示される。このカウントに応答して、マルチプ
レクサ１３は８バイトの情報を図示するようにロテータ
回路１５へ転送し、そのとき、バイトレーン０及び１の
２つのバイトはデータ源１４からの入力データの２回目
の８つのバイトから取ったものである（図４の図では、
このことをバイト位置の番号２により指示してある）。

【００２８】この時点でマルチプレクサ１３によりロテ
ータ回路１５へ送信されるデータがその適正なバイト逐
次順から外れており、第１の８バイトパケットは第２の
８バイトパケットの後に現れることは当業者には認めら
れるであろう。ロテータ回路１５を制御するのは、レジ
スタ１７が２回目の８バイトから取ったバイトを番号の
小さなバイトレーンへ転送するという正しいバイト順で
それらのバイトを受信するように、出力フォーマットを
表わす宛先構成要素からの情報と、入力データの８つの
バイトを回転させるための転送の回数とを使用して転送
される長さを要約するカウンタ１６である。

【００２９】図２に示すように、どのフォーマットのど
のデータについてもアドレスビットは同じ３２ビット位
置に常に提示されることに注意すべきである。このよう
にアドレス位置が一貫しているために、本発明の装置
は、様々に異なるフォーマットの個々の転送についてバ
イトアドレスの相違を心にかける必要なく、パケット形
情報を使用して機能することができるのである。たとえ
ば、データ源１４がアドレスと、８つのデータバイトか
ら成るパケットとをインタフェースに提示したとき、そ
のパケット中のデータを１６ビット分離フォーマットで
一度に２バイトずつ利用することが望まれるならば、そ
の情報を提示又は受信する回路の助けを要することな
く、変換のためのアドレスは初期アドレスから自動的に
与えられる。これを実行するのは、８つのバイトのうち
第１のバイトについて提示されたアドレスをフォーマッ
ト変換に際して実行されているデータ転送のサイズだけ
増分する回路２３である。従って、１６ビット分離フォ
ーマットの場合のように２バイトのデータを転送する場
合、次の２つのバイトに関わるアドレスは、それらの次
の２バイトについて正しいアドレスとなるように、自動
的に２バイトだけ増分される。３２ビット分離フォーマ
ットの場合には、１回の転送につき増分は４バイトであ
る。一方、８ビット分離フォーマットでは、各転送の増
分は１バイトである。この機能があるため、本発明のイ
ンタフェースは最も単純な型の周辺構成要素と関連して
動作できるのである。

【００３０】８つのバイトをロテータ回路１５により正
しいバイト逐次順に回転させ、レジスタ１７に供給した
ならば、次にそれらのバイトをロテータ回路１８に供給
する。制御回路１９は、逐次順で次に来るデータのバイ
トを宛先構成要素が１６ビット分離フォーマットでデー
タが現れると期待しているバイトレーン０及び１に配置
するために、宛先構成要素により意味付けられたねじり
値を使用してロテータ回路１８を制御する。この結果、
データは、図２に示すように１６ビット分離フォーマッ
トと、６４ビット多重化フォーマットで０と１のバイト
が現れるバイトレーンの差である６つのバイトレーンだ
けシフトする。尚、宛先構成要素の特質上、宛先構成要
素がデータは他のいずれかのバイトレーンに現れると期
待したならば、このねじり値はデータの正しいバイトレ
ーンへの正しい変換を保証するために供給されるであろ
う。このことについては図５に関連してさらに詳細に説
明する。

【００３１】その後、それらのデータのバイトをマルチ
プレクサ２０によりアドレスビットと共に、宛先構成要
素が使用するフォーマットに関する適切な時間シーケン
スで宛先構成要素へ転送する。尚、クロックごとにデー
タ源から送信されてゆくデータのパケットのサイズはデ
ータ自体と共に宛先構成要素へ転送されることに注意す
べきである。最後の１パケットの転送が期待バイト数よ
り少ないバイトを含むために宛先へのクロックごとの転
送サイズがデータ源サイズに均等に分割されないときに
は、データ源サイズ値は重要である。

【００３２】３回目の変換サイクルでは、レジスタ１２
は入力情報の初めの８つのバイトから取ったデータを保
持している。ところが、このデータのうち初めの４つの
バイトは既にインタフェース回路１０を経て転送されて
しまっている。このことは、転送のサイズと、転送の回
数とを記録しているカウンタ回路１６によりマルチプレ
クサ１３に指示される。このカウントに応答して、マル
チプレクサ１３は図示するように８バイトの情報をロテ
ータ回路１５へ転送し、そのとき、バイトレーン０〜３
にある４つのバイトはデータ源１４からの入力データの
２回目の８つのバイトから取ったものである（図４で
は、このことをバイト位置の番号２により指示してあ
る）。

【００３３】マルチプレクサ１３によりロテータ回路１
５へ送信されるデータは、この場合にも、適正なバイト
逐次順から外れており、第１の８バイトのパケットから
のバイトは第２の８バイトのパケットからのバイトの後
に現れることが当業者には認められるであろう。ロテー
タ回路１５を制御するのは、レジスタ１７がそれらのバ
イトを正しいバイト順で受信し、２回目の８つのバイト
から取ったバイトは番号の小さいバイトレーン０〜３へ
転送されるように、出力フォーマットを表す宛先構成要
素からの情報と、入力データの８つのバイトを４バイト
だけ回転させるための転送の回数とを使用して転送され
る長さを要約するカウンタ１６である。

【００３４】８つのバイトをロテータ回路１５により正
しいバイト逐次順に回転させ、レジスタ１７に配置した
ならば、それらのバイトをロテータ回路１８に供給す
る。制御回路１９は、逐次順では次に来るデータのバイ
トを宛先構成要素が１６ビット分離フォーマットでデー
タが現れると期待するバイトレーン０及び１に配置する
ために、宛先構成要素により意味を与えられたねじり値
の６を使用してロテータ回路１８を制御する。その結
果、データはバイトレーン６つだけシフトする。その
後、それらのデータのバイトをマルチプレクサ２０によ
りアドレスビットと共に宛先構成要素へ転送する。この
ため、宛先入力端子に現れる情報は、出力構成要素がど
のようなフォーマットで動作するかにかかわらず、宛先
構成要素が使用すべき適切な位置へ既に移行しているの
である。

【００３５】先に詳細に説明したように、以上図示し、
説明した１つのフォーマットから別のフォーマットへの
変換を実行する回路を複製し、その構成要素を反転させ
て、宛先構成要素から源構成要素への変換を実行しても
良い。このことは図３に第２の変換チャネル２５により
示されている。変換チャネル２５は逆の順序で配置され
たほぼ同一の構成要素を含んでおり、それにより、宛先
構成要素のフォーマットから源構成要素のフォーマット
への変換を実行することができる。さらに、先に論じた
通り、好ましい実施例では、データ源１４はコンピュー
タシステムが使用する複数の異なる構成要素に複数の同
様のインタフェース１０により接続できる相互接続部で
ある。そのような構成においては、ある特定の構成要素
で使用するフォーマットのデータをインタフェース回路
１０により相互接続部が使用するフォーマットに変換
し、次に、別のインタフェース回路１０により、相互接
続部に結合している別の構成要素が使用する別のフォー
マットに変換するものと考えられる。相互接続部などの
源から変換を実行する場合、源は源転送サイズ（源が宛
先であったときに先に源に供給されている）を供給しな
ければならない。このサイズは最大値の８からねじり値
を減じたものであり、このため、パケットは宛先転送サ
イズの偶数倍ではない長さを有することもある。

【００３６】そこで図５を参照すると、ランダムアクセ
スメモリ３１などの中央バッファに記憶するための第１
のフォーマットからの情報の変換及び中央処理装置、す
なわち、ランダムアクセスメモリ３１から出力のための
他の何らかのフォーマットへの変換のためのより特定し
た構成であるポリモーフィックインタフェース３０のブ
ロック線図が示されている。この構成では、入力端子３
３の６４本の入力回線に情報を提示する。提示される情
報は、特定のフォーマットと、そのフォーマットにおけ
る転送の箇所とに応じて、アドレス又はデータのどちら
であっても良い。アドレス情報は３２本の回線３４を介
して送り出されて、ランダムアクセスメモリ３１に記憶
される。これに対し、データは６４本の入力回線を介し
てロテータ３５に供給される。

【００３７】図５のロテータ３５は図３に示す２つのロ
テータ回路１５及び１８の目的を果たし、それら２つの
回路の機能を実行する。このために、サイズ値を加算器
回路３７に供給し、既にレジスタ３８に記憶されている
何らかの情報に加算して、レジスタ３８に記憶する。サ
イズ値は、源（ソース）構成要素が一度に供給している
バイトの数を指示する。たとえば、情報が３２ビット分
離フォーマットで現れている場合、一度に４つのバイト
を供給することになる。そこで、サイズは通常は４にな
るであろう。これに対し、１６ビット分離フォーマット
では、一度に２つのデータバイトしか供給しないので、
サイズは２になるであろう。尚、サイズは、何らかの宛
先構成要素への転送のためにランダムアクセスメモリ３
１に情報を書込んでいる源構成要素により供給されても
良く、あるいは、源構成要素により読取るべき情報を提
供している宛先構成要素により供給されても良い。いず
れの場合にも、サイズを加算器回路３７に供給して、レ
ジスタ３８に記憶する。

【００３８】そこで、レジスタ３８の値は、データ入力
端子３３で与えられる次の情報と共に供給される次のサ
イズ値に加算して利用できる状態となる。従って、レジ
スタ３８はデータ源により既に提供されている特定の語
の中のバイトの数と等価の長さ値を記憶するのである。
たとえば、情報が１６ビット分離フォーマットで供給さ
れている場合、初めの２つのバイトが提示されていると
きに長さレジスタに記憶される量は０になる。この値に
２バイトのサイズ量を加算して、レジスタ３８に２の値
を記憶することになる。入力回線３３に次の２バイトの
データが供給されると、サイズ値をレジスタの長さ値に
加算して、４の値を得る。この動作は２バイトの入力デ
ータごとに、６４ビット語、すなわち、８バイト語の全
体が累積されるまで続く。この時点でレジスタ３８は０
に復元し、８つのバイトを受信し終わるまで次の情報の
グループの長さをカウントする。これは、８つのバイト
を受信し終わったときにレジスタ３８は０に戻るよう
に、レジスタ３８に既にモジュロ８フォーマットで記憶
されている長さと共に供給されるサイズの値を記憶させ
ることにより実行されても良い。

【００３９】第２の加算器３９はデータ源からねじり値
を受信する。バイトをランダムアクセスメモリ３１に記
憶するための適切な位置に提供するために、このねじり
値と、レジスタ３８に記憶されている長さ値とを組合わ
せて、ロテータ３５がデータ回線に現れる情報をシフト
する量を制御する。図５に示す特定の実施例では、６４
ビット幅で合わせて６４バイトまでの情報のパケットを
記憶することが望ましい。従って、ランダムアクセスメ
モリ３１への記憶は図２の第１列に示すパケット形６４
ビット多重化フォーマットで実行されるのである。入力
回線３３の情報が、たとえば、１６ビット分離フォーマ
ットで現れると仮定すれば、バイトレーン１及び０に０
と１のバイトが現れる。６４ビット多重化フォーマット
に当てはめるためには、ランダムアクセスメモリ３１を
６４ビット多重化フォーマットに適切に当てはめるよう
に、それら初めの２つのバイトをバイトレーン６及び７
までバイト６つだけシフト、すなわち、ねじらなければ
ならない。この６つのバイトのねじりが加算器３９に供
給されるねじり値である。

【００４０】同時に、既に転送されたバイトの数を指示
する長さ値をねじり値から減算して、後に入力データ回
線３３に現れる情報が確実に正しい量だけシフトされる
ように保証する。すなわち、特定の語の中にまだ情報が
現れておらず、そのために、レジスタ３８に長さ値０が
記憶されており、また、ねじり値は６である場合に、１
６ビット分離フォーマットから６４ビット多重化フォー
マットに変換するためには、０の長さ値をねじり値から
減じるのである。そして、ロテータ３５は２つの入力バ
イトを正しい６バイトだけ回転させて、情報を正しいデ
ータ回線に供給する。これに対し、２つのバイトが既に
受信されており、長さレジスタ３８は２つの値を記憶し
ている場合には、入力情報の次の２つのバイトはねじり
値６を受け取り、そのねじり値から既に転送された長さ
２を減じることになるので、ロテータ３５が実行する回
転の最終的な量は４バイトになる。そこで、それら２回
目の２つのバイトはバイトレーン４及び５へ転送され
る。

【００４１】ロテータ３５の情報をレジスタ４１に供給
すると共に、マルチプレクサ４２に直接供給する。レジ
スタ４１の出力はマルチプレクサ４２に供給されて、マ
ルチプレクサ４２はランダムアクセスメモリ３１に記憶
するためのデータを供給するためにレジスタ４１の内容
又はロテータ３５の出力のいずれかを選択できる。

【００４２】図５に示す構成３０のランダムアクセスメ
モリ３１の入力の動作を説明するために、一連のデータ
入力を回路の入力部分のそれぞれの段階におけるデータ
と共に図６に示す。図示した特定の動作では、各データ
入力端子で５バイトのサイズの情報を供給する。図５に
示すポリモーフィックインタフェース３０の一般的な性
質を表わすために５バイトのサイズを選択した。先に図
２に示したフォーマットは従来の技術で知られているコ
ンピュータシステムで利用するより標準的なフォーマッ
トであるが、本発明のインタフェースは入力経路の任意
のバイトレーンに現れる明らかに任意のサイズのフォー
マットを処理することができる。入力情報は５つのデー
タバイトを増分単位とする４回の独立した増分を経て供
給され、そのうち第１回の増分はバイトレーン１〜５に
有効データを提供し、第２回、第３回及び第４回の増分
はバイトレーン３〜７に有効データを供給する。そのよ
うなデータの提示は、ランダムアクセスメモリ３１など
の単一のバッファへの転送のために特定の入力源からデ
ータを選択することが必要である場合に行われるであろ
う。第１回のデータの増分がバイトレーン１〜５に現れ
るということはデータをランダムアクセスメモリ３１の
正しいバイトレーンに出現させるためにはデータを右へ
データレーン２つ分回転させなければならないので、そ
のデータの増分における情報は２のねじり値を有するこ
とを意味している。一方、入力回線３３の第２、第３及
び第４の入力端子で利用可能であるデータの増分はねじ
り値０を有するが、これは、そのデータの最上位バイト
が正しいバイトレーン７に現れるからである。５つの有
効バイトが現れるので、データの各有効パケットのサイ
ズは言うまでもなく５である。

【００４３】第１回のデータの増分が現れると、入力情
報は５バイトの長さであることを指示するために、加算
器３７にサイズ５を供給する。このサイズ値はレジスタ
３８に供給される。ところが、レジスタ３８は既に供給
された情報の長さとして０の値を保持している。レジス
タ３８はこの長さを加算器３９に供給し、加算器３９で
はこの長さを２のねじり値と組合わせて、ロテータ３５
を制御する。その結果、ロテータ３５は第１回のデータ
の増分を取り、５つのバイトを右へ２バイト移動させる
ので、それらのバイトはロテータ３５では、８つのバイ
トスペースの中で右に向かってバイトレーン３〜７に現
れる。この時点で、レジスタ４１は有効データを全く保
持しておらず、デコーダ４３に供給される長さ値は０で
ある。本質的には、ロテータ３５からのレジスタ４１の
入力端子の値をレジスタ４１の出力端子へ転送できるよ
うに、デコーダ４３はレジスタ４１にイネーブル信号を
供給する。デコーダ４３の値はマルチプレクサ４２によ
る選択をも制御する。デコーダ４３に供給される長さ値
の０は、レジスタ４１により有効ビットが供給されない
ことを指示し、そのため、ロテータ３５の出力端子にお
ける６４本の回路の全てのビットはマルチプレクサ４２
によりランダムアクセスメモリ３１への記憶のために供
給される。

【００４４】次の、すなわち、第２回の情報の増分がデ
ータ入力回線３３に現れると、加算器３９に０のねじり
値を与えると共に、加算器３７にはサイズ値５を供給す
る。レジスタ３８にある長さ値の５をねじり値０から減
算し、ロテータ３５に供給する。ロテータ３５は、図６
のロテータ３５に関する第２の位置に示すように、入力
回線のデータを左へ５バイトだけ回転させることによ
り、加算器３９により供給された−５に応答する。これ
により、第２回のデータの増分における最上位バイトは
バイトレーン２に現れ、最下位のバイトはバイトレーン
６に現れる結果となる。

【００４５】この情報をレジスタ４１と、マルチプレク
サ４２の入力端子に供給する。レジスタ３８が供給した
長さ値５はレジスタ４１をイネーブルするので、レジス
タ４１の第１の語から取った５つのバイトが出力端子に
現れる。同時に、デコーダ４３は５の長さ値５をマルチ
プレクサ４２に供給するので、レジスタ４１からの５つ
のバイトは有効であると指示されて、選択される。同時
に、ロテータ３５の出力端子のバイトレーン０，１及び
２に現れる３つのバイトはマルチプレクサ４２によって
ランダムアクセスメモリ３１に供給されるので、ランダ
ムアクセスメモリ３１の初めの６４ビット語位置には完
全な１語が記憶されることになる。

【００４６】初期長さ値である５が２回目のデータ転送
サイクルの間にレジスタ４１のイネーブルと、マルチプ
レクサ４２による選択とを制御したならば、データ入力
回線におけるデータの第２回の増分からのサイズ量を長
さ値に加算して、長さ値１０を得るために、レジスタ３
８の長さ値を増分する。レジスタ３８は情報をモジュロ
８フォーマットで情報を記憶するので、記憶された実際
の長さは２バイトの有効情報が既に転送されたことを指
示する。このようなことが起こるのは、実際には１０個
のバイトがカウントされているが、記憶されたのは８バ
イト語１つであり、入力端子からランダムアクセスメモ
リ３１へ転送すべきものとして残るのは初めの２回のデ
ータ増分の２つのバイトのみであるためである。

【００４７】第３回の入力データの増分がねじり値０、
サイズ値５をもって現れると、レジスタ３８に記憶され
ている長さ値２をねじり値から減算して、−２の値を得
る。この値によって、ロテータ３５は図６にロテータ３
５に関するサイクル３として示すように入力データを左
へバイトレーン２本分シフトする。ここで、レジスタ４
１はロテータ３５が先に供給した値を保持している。こ
の長さ値２はデコーダ４３へ転送されて、レジスタ４１
のバイトレーン６及び７にある２つのバイトは有効であ
り、それらのバイトを転送すべきであることを指示す
る。この同じ長さ情報はデコーダ４３によりマルチプレ
クサ４２の選択端子へ転送されるので、レジスタ４１の
バイトレーン６及び７から２つの有効バイトを選択し、
残る６つのバイトをロテータ３５のレーン１〜５から選
択することになる。

【００４８】長さ値の１０（モジュロ８演算を使用する
と２）を入力回路により処理した後、レジスタ４１へ既
に７つの有効バイトを転送したことを指示するために、
レジスタ３８の値を５だけ増分する。データ入力回線３
３に第４回のデータの増分がねじり値０、サイズ値５を
もって現れると、レジスタ３８に記憶されている長さは
７つのバイトが有効であることを指示する。その結果、
新たな入力データはロテータ３５により左へバイトレー
ン７本分移動されるので、この新たなデータの最上位の
バイトはバイトレーン０に位置する。デコーダ４３は、
この時点でレジスタ４１の出力端子に７つの有効バイト
が現れていることを指示し、マルチプレクサ４２にレジ
スタ４１からのそれら７つの有効バイトと、ロテータ３
５からの１つのバイトとを選択させる。これらの値をラ
ンダムアクセスメモリ３１に記憶するための第２の６４
ビット（８バイト）全語としてランダムアクセスメモリ
３１へ転送する。５バイトずつ増分させながらシフトす
ることが望ましい場合には、情報の入力を同様にして継
続しても良い。ところが、全語２つ分のデータはランダ
ムアクセスメモリ３１の中へ移行してしまっており、そ
の全ての機能を既に余す所なく説明したので、これ以上
の説明は不要であると思われる。

【００４９】ランダムアクセスメモリ３１がデータ源と
して機能している場合には、出力経路はレジスタ４５
と、マルチプレクサ４６と、レジスタ４７と、マルチプ
レクサ４８と、ロテータ４９とを含む。出力部分は加算
器５１と、長さレジスタ５２と、加算器５４と、デコー
ダ５５とをさらに含む。インタフェース３０の出力部分
の回路は、ランダムアクセスメモリ３１がそれぞれ６４
ビットの有効データを含む複数の語をパックされている
と仮定するのと全く同じように図３のレジスタ１２及び
１４は６４ビットの有効データをパックされていると仮
定していたという点から、図３に関して先に説明した回
路と類似していても良い。これら６４のビットは８本の
バイトレーンを全て埋めるので、入力ねじり値は含まれ
ない。

【００５０】動作中、データ移動のそれぞれのステップ
で宛先構成要素へ転送すべき情報のサイズを、８（利用
可能なバイトレーンの数）から何らかの出力ねじり値を
減じた値に等しい値か、又は残るパケットの長さ（全長
からレジスタ５２の値を減じた値）のうち小さいほうを
選択することにより、加算器５１に供給する。この長さ
値は、加算器３７及びレジスタ３８の場合と同様に加算
器５１を使用してレジスタ５２における累積を経て確定
される。従って、転送がまだ起こっていないとき、長さ
値は初めは０である。マルチプレクサ４８による２つの
レジスタ４５及び４７からの選択を制御するデコーダ５
５に長さ値を供給する。出力ねじり値も加算器５４に供
給し、それをレジスタ５２に保持されている長さから減
算して、ロテータ４９によるデータの回転を制御する。

【００５１】図７は、２つのパケット形８バイト語の中
に記憶されている２２個のデータバイトと、６つの追加
バイトとを宛先構成要素へ伝送する動作を示す。ＲＡＭ
３１の出力端子におけるサイクルを表わす図７の初めの
３行からわかるように、それらのデータバイトは第１及
び第２の完全語と、６つのバイトを含む第３の不完全語
という形で供給される。図７に１とラベル付けされたサ
イクルでランダムアクセスメモリ３１の出力端子で初め
の８バイト語が利用可能となったとき、レジスタ４５と
レジスタ４７はいずれも有効データを記憶していない。
マルチプレクサ４６はアドレス情報を転送すると共に、
供給されたアドレスを出力サイズ及びねじりに整合させ
るために増分するために利用される。１回目の転送サイ
クルにおいては、マルチプレクサ４６にイネーブルパル
スを供給して、アドレス情報の３２ビットを選択させる
ことにより、アドレス転送を実行する。次に、ランダム
アクセスメモリ３１のアドレス情報をマルチプレクサ４
６により直接にレジスタ５０へ転送し、さらにマルチプ
レクサ５６を介して宛先装置へ転送する。１回目の転送
サイクルの後、８バイト未満の転送サイクルの間に転送
されるデータの増分について正しいアドレスを自動的に
提供するために、出力サイズか、転送されている特定の
パケットの残り長さのうち小さいほうの値である値にレ
ジスタ５０に保持されているアドレスを加算する。この
新たなアドレスをデータの特定の増分ごとにマルチプレ
クサ４６により宛先装置へ転送する。

【００５２】１回目の転送サイクルに際して、第１のデ
ータ語をレジスタ４５へ転送する。ＲＡＭ３１の出力端
子に第２のデータ語が現れると、マルチプレクサ４６に
よりレジスタ４５に保持されている第１のデータ語をレ
ジスタ４７へ転送し、レジスタ４５には第２のデータ語
を記憶する。第１のデータ語がレジスタ４７に到達した
とき、マルチプレクサ４８によるデータの転送はデコー
ダ５５により制御される。デコーダ５５は長さレジスタ
５２に記憶されている値を受信して、転送を制御する。
この時点で、宛先へはデータは全く転送されていないの
で、レジスタ５２は長さ値０を記憶している。レジスタ
５２のその長さ値０は、デコーダ５５にマルチプレクサ
４８をイネーブルさせるので、マルチプレクサ４８はロ
テータ４９への転送のためにレジスタ４７からの８つの
有効バイトを選択する。

【００５３】先に説明したロテータ３５の場合と同様
に、ロテータ４９は図３のロテータ１５とロテータ１８
双方の動作を実行する。これは、加算器５４により得ら
れる値を使用して、レジスタ５２に記憶されている長さ
値から何らかの出力ねじりの値を減算することを経て回
転を制御することにより実行される。これは、既に転送
された長さの値とねじりの双方を評価する回転値を生成
する。各出力サイクルの間に５バイトずつのサイズのデ
ータ増分を宛先構成要素のバイトレーン１及び４へ転送
すべきであると仮定すると（この５バイトというサイズ
と、奇数出力バイトレーン整合は、先の場合と同じよう
に、インタフェース構成３０が奇数フォーマットを転送
する能力を実証するために使用されている）、ねじり値
は３になるであろう。その結果、ロテータ４９は、図７
にロテータ４９に関するサイクル３に示すように、マル
チプレクサ４８により転送されて来たデータを左へバイ
トレーン０〜４まで回転させると考えられる。その後、
このデータは正しいバイトレーンに乗って宛先構成要素
へ転送され、そのデータの最上位のバイトはバイトレー
ン４に現れる。

【００５４】この時点で、レジスタ５２（転送された量
の長さを記憶する）の値を転送サイズの５だけ増分す
る。転送サイズは加算器５１に供給されると共に、宛先
構成要素に供給されるので、宛先構成要素はどれほどの
データが転送され残っているかを確定できる。転送サイ
ズは、最大可能転送サイズの８を取り、ねじり値を減算
して通常転送値を求め、次にそのようにして得た転送値
の最小値か、あるいは特定の語群の中で転送すべき長さ
のいずれかを選択することにより得られる。この時点で
は初めの５バイトしか転送されていないので、その第１
回の転送の値を加算器５１に供給して、レジスタ５２に
記憶する。レジスタ５２の値５はデコーダ５５に供給さ
れて、マルチプレクサ４８にレジスタ４５に保持されて
いる第２のデータ語の５つのバイト共に最終転送サイク
ルで使用しなかってレジスタ４７からの３つのバイトを
選択させる。レジスタ４５は第３のサイクルと第４のサ
イクルの間にそれぞれ転送すべき第２の語を記憶してお
り、また、レジスタ４７は第３のサイクルと第４のサイ
クルの間にそれぞれ転送すべき第１の語を記憶している
ので、マルチプレクサ４８はこの２回目の転送の間に第
１の語の残った部分と、第２の語のうち初めの５つのバ
イトとを転送する。出力ねじり値の３を加算器５４によ
り長さ値５と組合わせ、値２を供給することにより、マ
ルチプレクサ４８により転送されたデータを右へ２バイ
ト分回転させるようにロテータ４９を制御し、そこで、
最上位の有効バイトはバイトレーン４に位置することに
なる。このようにして、１回目の転送では使用しなかっ
たレジスタ４７の３つの残留バイトから始めて、レジス
タ４５に保持されている第２の語の初めの２つのバイト
へと続けてゆくことにより、５つのバイトを出力端子へ
転送する。

【００５５】この時点で、サイズ値の５を長さレジスタ
５２に保持されている長さ値５に加算して、合計値１０
を得る。これは８より２大きい値であり、モジュロ８長
さレジスタ５２には値２として記憶される。ＲＡＭ３１
の第１の語は出力端子へ転送されてしまっているので、
第５のサイクルの間には、レジスタ４５からレジスタ４
７へ第２の語を転送する間に、レジスタ４５はランダム
アクセスメモリ３１から第３の語を受信し、それを記憶
する。レジスタ５２の長さ値２は、第２の語のうち２バ
イトが既に出力端子へ転送されたことを指示する。この
値によってデコーダ５５はマルチプレクサ４８を起動さ
せ、マルチプレクサ４８はレジスタ４７に保持されてい
る第２の語の中の残る６つのバイトと、レジスタ４５に
保持されている第３の語からの２つのバイトとを選択す
る。これらのバイト値をマルチプレクサ４８によりロテ
ータ４９へ転送する。ロテータ４９は加算器５４から長
さ値の２と、ねじり値３との差（−１）を受信し、マル
チプレクサ４８により転送されたデータを左へ１バイト
回転させる。この結果、最上位の５つのバイトは出力端
子への転送に備えてバイトレーン０〜４に整列する。
尚、この時点で、第２の語の最終バイトを除く全バイト
は宛先構成要素へ転送され終わっている。

【００５６】この時点で、長さ値はサイズにより値２か
ら値７へと再び増分される。レジスタ４７に保持されて
いる第２の語も、レジスタ４５に保持されている第３の
語もまだ完全には転送されていないので、第６のサイク
ルの間にそれらの値をレジスタ４７及び４５に保持す
る。レジスタ５２に保持されている長さ値をデコーダ５
５へ転送し、マルチプレクサ４８にレジスタ４７からの
残る１つの有効バイトと、レジスタ４５からの７つのバ
イトとを選択させる。それらのバイトをマルチプレクサ
４８によりロテータ４９へ転送する。加算器５４は長さ
値の７をねじり値３と組合わせて、値４を得る。そこ
で、ロテータ４９はマルチプレクサ４８により供給され
たデータを回転させるので、データは右へバイトレーン
４本分シフトして、バイトレーン０〜４に現れる。

【００５７】ここで再び先の転送に由来する転送サイズ
の５を加算器５１によりレジスタ５２の値に加算し、転
送済バイトの総数として２０の値を得る（モジュロ８フ
ォーマットに記憶するときには４の長さとなる）。この
長さ４は、第３の語の中の合わせて６つのバイトが転送
されたため、残るのは２バイトのみであることを指示す
る。第２の語は出力端子へ完全に転送されてしまってい
るので、第７のサイクルでは、第３の語をレジスタ４７
へ転送する。レジスタ５２に保持されている長さ値４は
デコーダ５５にマルチプレクサ４８を動作させ、マルチ
プレクサ４８はレジスタ４７に保持されている第３の語
の最後の２つのバイトと、有効データを含まないレジス
タ４５からの初めの４つのバイトとを選択する。加算器
５４は１の値（長さ値４からねじり値３から減算したも
の）を転送するので、ロテータ４９にマルチプレクサ４
８により転送されたデータを右へバイトレーン１つだけ
回転させる。その結果、最後の２つの有効バイトはバイ
トレーン３及び４に乗って宛先構成要素へ転送される。

【００５８】この時点で、サイズ値を加算器５１へ転送
して、長さレジスタ５２の値を増分する。この場合に転
送されるサイズ値は最前の転送でパケット中に残ってい
る値（バイト単位、すなわち、２）と等価である。この
値は、サイズをそれが標準サイズ値（この場合には５で
ある）より小さいときにはパケットの残り値と等しくな
るように選択する比較器を使用することにより実現され
る。そこで、レジスタ５２は、レジスタ４５及び４７の
全ての有効バイトが転送され終わっており、転送は完了
したことを示す値６を保持する。転送サイズはインタフ
ェースにより装置にも供給されるので、装置は最終転送
の２つのバイトのみが有効であることを承知している。

【００５９】本発明を好ましい一実施例に関して説明し
たが、本発明の趣旨から逸脱せずに当業者により様々な
変形や変更を実施しうることは理解されるであろう。従
って、本発明は特許請求の範囲によって評価されるべき
である。

【図面の簡単な説明】

【図１】典型的なコンピュータシステムを示すブロック
線図。

【図２】様々なコンピュータ構成要素とインタフェース
することが望ましいときに使用するいくつかの異なるフ
ォーマットを示す図。

【図３】本発明に従って構成したポリモーフィックイン
タフェースを示すブロック線図。

【図４】図３の回路の特定の位置で保持されているデー
タを表わす一連の図。

【図５】本発明に従って構成したポリモーフィックイン
タフェースを詳細に示すブロック線図。

【図６】図５のインタフェースの特定の位置で保持され
ているデータを表わす一連の図。

【図７】図５のインタフェースの特定の位置で保持され
ているデータを表わす一連の図。

【符号の説明】

１０ インタフェース回路 １１，１２ レジスタ １３ マルチプレクサ １４ データ源 １５ ロテータ回路 １６ カウンタ回路 １７ レジスタ １８ ロテータ回路 １９ 制御回路 ２０ マルチプレクサ ２３ 増分回路 ２５ 第２の変換チャネル ３０ インタフェース回路 ３１ ランダムアクセスメモリ ３５ ロテータ ３７ 加算器回路 ３８，４１ レジスタ ３９ 加算器 ４２ マルチプレクサ ４３ デコーダ ４５，４７，５０ レジスタ ４６，４８ マルチプレクサ ４９ ロテータ ５１ 加算器 ５２ 長さレジスタ ５４ 加算器 ５５ デコーダ

フロントページの続き (72)発明者 チャールズ・エム・フレイグ アメリカ合衆国 95014 カリフォルニア 州・カッパチーノ・ロックウッド ドライ ブ・ナンバービイ・10444 (72)発明者 ディーン・エム・ドラコ アメリカ合衆国 95014 カリフォルニア 州・カッパチーノ・ワイルドフラワー コ ート・11655

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のデータフォーマットの中の１つを
   とるデータをそれら複数のデータフォーマットのうち残
   るフォーマットのいずれか１つのフォーマットをとるデ
   ータに変換する回路において、第１の数の入力データバ
   イトからのデータを記憶する手段と、データを記憶する
   手段により記憶された第１の数のデータバイトと、第２
   の数の入力データバイトとから未使用のデータを選択す
   る手段と、選択した未使用のバイトを数値バイト順に配
   列する手段と、数値バイト順のデータを宛先装置のフォ
   ーマットへの移行のためのバイト位置に配列する手段と
   を具備するフォーマットを変換する回路。
2. 【請求項２】 複数のデータフォーマットの中の１つを
   とるデータをそれら複数のデータフォーマットのうち残
   るフォーマットのいずれか１つのフォーマットをとるデ
   ータに変換する回路において、それぞれが第２のフォー
   マットの中のデータのバイトの数と等しい複数のグルー
   プとして、第１のフォーマットで現れるデータを記憶す
   る手段と、データを記憶する手段により記憶されたグル
   ープの中の第１のグループとデータを記憶する手段によ
   り記憶されたグループの中の第２のグループとから未使
   用バイトを選択する手段と、選択した未使用バイトを数
   値バイト順に配列する手段と、数値バイト順のデータを
   宛先装置のフォーマットへの転送のためのバイト位置に
   配列する手段とを含む第１のチャネルを具備するフォー
   マットを変換する回路。