JPH05297861A - グラフィックス用途向け１／ｎビット化位相合わせのための方法 - Google Patents

Abstract

(57)【要約】 【目的】 背景に対して少なくとも第１と第２のオブジ
ェクトを表示するためのシステム内において少なくとも
第１のオブジェクトのエッジを第２のオブジェクトのエ
ッジに少なくとも部分的に上書きするための方法の提
供。 【構成】 オブジェクトおよび背景は複数の画素によっ
て定義されており、それぞれの画素は少なくとも第１の
出力状態と第２の出力状態の選択した一方を保有する。
本法は、第１のオブジェクトのエッジに沿って配置され
た第１の組の分散画素を第２の出力状態に設定する段階
と、第２のグラフィックオブジェクトのエッジに沿って
配置された第２の組の分散画素を第２の出力状態に設定
する段階と、第１の組の画素が第２の組の画素と組み合
わされて第１のオブジェクトと第２の境界の間に部分画
素境界を形成するように第２のオブジェクトのエッジに
第１のオブジェクトのエッジを上書きする段階を含む。

Description

【発明の詳細な説明】

【０００１】本発明は一般に画像内のエッジを操作する
ための方法に関し、より特定すれば１／Ｎビット化パタ
ーンを生成しまた使用して画像処理を容易になすための
方法に関する。

【０００２】ラスタ文字の見栄えを良くするための１つ
の方法は「１／Ｎビット化」と呼ばれる技術である。１
／Ｎビット化はフォントまたはグラフィック対象のエッ
ジをエッジに沿って配置してある選択画素を操作するこ
とによって部分的画素境界へ位置合わせするために使用
することが出来る。例えば、エッジに沿って交互に画素
を操作することによってエッジを半画素境界へ整列させ
るための技術である１／２ビット化は文字のラスタ化で
現在使用されている。関連部分をここで参照に含めてい
る「高速１／２ビット化ステップ回路」と題する１９８
９年１０月２日付米国特許出願第０７／４１６，２１１
号に図示されているように、１／２ビット化は画素の２
分の１ごとに線幅を増加させるために使用される。現実
には、１／Ｎビット化技術は出力装置、例えば高解像度
グラフィックスディスプレイ装置または印刷装置などの
有効アドレス能力を向上させるために供され、水平また
は垂直いずれかで相対的に近接している線について実行
することが出来る。

【０００３】エイリアシング(aliasing)に起因するラス
タ走査ディスプレイにおける画像の品位低下は線および
エッジが「ギザギザ(jaggy) 」または「階段状(stairca
se)」に見える画像を提示する。以下の特許は提案され
ている幾つかのアンチエイリアシング(antialiasing)技
術を指向したものである。

【０００４】米国特許第４，８０８，９８４号では、デ
ィスプレイの各画素の濃度を表すデータを含む画像表示
データを生成する形式のコンピュータ生成グラフィック
ディスプレイシステム、前記画像データを表示するため
のラスタ操作グラフィックディスプレイ装置、およびア
ンチエイリアシングのための手段を開示している。コン
ピュータ生成グラフィックディスプレイシステムの改良
には画素濃度データおよびラスタ走査ディスプレイの対
応する画素の実際の濃度の間の関連性における非直線性
を補正するためアンチエイリアス化表示データが供給さ
れるガンマ補正手段を含む。

【０００５】米国特許第４，８７３，５１５号では、コ
ンピュータグラフィックスのラスタディスプレイ内の線
およびエッジが線幅を拡大して複数画素を取り込み、ま
た平均化またはフィルタ処理において当該画素の濃度を
変化させることによって滑らかに表現し得るものである
との認識に基づく発明が開示されている。フィルタ処理
はアンチエイリアス化の改善を完了するため線の陰影を
つけるまたはぼかしをつける効果を有する。一般に、線
の表現に関連する画素数を増加させることによって望ま
しくないギザギザ効果を減少するために画素処理システ
ムが提供される。

【０００６】米国特許第４，９０７，２８２号では、ビ
デオ画面上に表示するための文字を生成し保存するため
の方法ならびにその装置が開示されている。グラフィッ
ク文字の形状はさまざまな解像力の度合で表示される。
グラフィック文字はビットマップとして、またはスプラ
イン曲線の係数として保存される。異なる文字の寸法を
与えるためにこれらを拡大または縮小することが可能で
ある。係数は画素の方形アレイであるピクセルマップ
（画素マップ）を形成するように変換できる。ピクセル
マップはグレースケール値を有してもよい。

【０００７】米国特許第４，９１８，６２６号では、デ
ィスプレイ内の個別領域すなわち画素または下位画素に
競合する多角形の間の優先順位を解決するための処理ま
たは結果が開示されている。優先順位は２つの多角形の
平面が交差するエッジを定義することにより、またこれ
によってエッジをディスプレイ画面の間隔へ変換指向し
たエッジの斜辺を決定した後で符号の値の簡単な検査を
適用することによって解決される。競合する多角形の間
の優先順位を解決することと同時に、開示されているよ
うなシステムは画素データをフィルタにかける。よっ
て、本システムでは比較的はっきりした鋭利なエッジを
ビデオグラフィックスラスタ走査ディスプレイ上に生成
するのが容易になる。

【０００８】以下の参考文献は自動的にエッジのアンチ
エイリアシングを実行するための下位画素のマスクを生
成するためのアルゴリズムを開示している。 シリング（Schilling) 「サブピクセルマスクによる単純で効果的な新しいアン
チエイリアシング」コンピュータグラフィックス誌、第
２５巻第４号、１９９１年７月 １３３−１４１ページ

【０００９】シリングの論文では対象のエッジに沿って
配置された画素の下位画素を選択的に立てるための方法
ならびにその装置が開示されている。本法は自動的に画
素の個別の下位画素を選択的に立て得ない問題を解決す
るために供される。本論文の方法において、画素単位に
対象のエッジによって包括される正確な部分が計算さ
れ、適切な数の下位画素が立てられる。例えば、４×４
の下位画素のアレイに分割されるエッジ画素において、
エッジがその画素の２／１６を包含している場合、下位
画素０または４の代りに２つの下位画素の包含が容易に
得られることになる。

【００１０】原稿の技術のもとでは１／Ｎビット化は実
現が困難かつ高価になり得る。あらゆるフォントまたは
グラフィック対象のエッジを容易に１／Ｎビット化する
ための安価で簡単な技術を提供することが望ましい。さ
らに、シリングの方法はアンチエイリアスの領域で改良
された方法を表しているものの、可能な限り簡単で安価
にアンチエイリアシングを行なえるようなこれに代る方
法を提供することも望まれる。

【００１１】本発明において、画像に第１のエッジにつ
いて使用するための第１のテンプレート走査線のグルー
プおよび画像内の第２のエッジについて使用するための
第２のテンプレート走査線のグループを構成するための
方法が提供される。それぞれのテンプレート走査線はそ
れぞれの部分にｎ個の画素を有する少なくとも２つの等
しい画素部分に分割され、画素のそれぞれは少なくとも
第１の出力状態と第２の出力状態のうち選択した一方を
保有する。本法は、第１のテンプレート走査線のグルー
プに第１と第２のテンプレート走査線を提供しまた第２
のテンプレート走査線のグループに第３と第４のテンプ
レート走査線を提供する段階と、第１のテンプレート走
査線内の選択した個数の第１の画素を第２の出力状態に
設定する段階と、第３のテンプレート走査線内の選択し
た個数の第１の画素を第２の出力状態に設定し、第１の
走査線内で第２の出力状態を有する画素を第３の走査線
内で第２の出力状態を有する画素に対してオフセットを
つける段階と、第２のテンプレート走査線内の選択した
個数の第２の画素を第２の出力状態に設定する段階と、
第４のテンプレート走査線内の選択した個数の第２の画
素を第２の出力状態に設定し、選択した個数の第２の画
素が選択した個数の第１の画素とは異なるようになす段
階を含む。

【００１２】上記のおよびその他の本発明の特徴は添付
の図面を参照して本発明の好適実施例を図示するために
用いられる以下の詳細な説明を読み進むにしたがって明
らかになろう。

【００１３】図１ＡおよびＢはそれぞれ１／ｎビット化
エッジを有するフォント軸またはグラフィック対象の模
式的平面図である。

【００１４】図２は２つの対向するエッジについて１／
６ビット化したエッジを形成するために使用されるテン
プレート走査線の模式的平面図である。

【００１５】図３および図４は１／ｎビット化したエッ
ジを有する対象を描画するための処理のフローチャート
である。

【００１６】図５は１／４ビット化エッジを構成するた
めに使用する論理的実現の略図である。

【００１７】図６Ａは立てたエッジの画素が適切にオフ
セットされていない１／２ビット化エッジを相互に組み
合わさせた２つの対象の略平面拡大図である。

【００１８】図６Ｂは図６Ａと類似しているが適切なオ
フセットの欠如を示すためにエッジが実際に重複してい
る点で異なっている。

【００１９】図７は立てたエッジの画素が適切なオフセ
ットを有している１／２ビット化エッジが相互に嵌合し
ている２つの対象の略平面図である。

【００２０】図８は立てたエッジの画素が適切なオフセ
ットを有している１／６ビット化エッジが相互に嵌合し
ている２つの対象の略平面図である。

【００２１】図９は立てたエッジの画素が適切なオフセ
ットを有しており視覚的間隙が形成された１／４ビット
化エッジの相互に組み合わさる２つの対象の略平面図で
ある。

【００２２】図１０Ａは２つの画素の間隔が中間画素に
より分離されている一般的な従来技術の配置の略平面図
である。

【００２３】図１０Ｂは本発明の方法により２つの画素
間隔が中間画素により分離されている配置の略平面図で
ある。

【００２４】図１１Ａは一般的な従来技術の方法に従っ
て描画した線の略図である。

【００２５】図１１Ｂは本発明の方法に従って描画した
線の略平面図である。

【００２６】フォントおよびグラフィックスの用途にお
いて、対象のエッジに沿って部分画素の境界を形成する
ことが望ましい。部分画素境界はエッジに沿って選択画
素を立てることにより、また立てた画素の空間的頻度を
変化させて望む幅を達成することによって形成可能であ
る。この空間的頻度を変化させる処理を「１／ｎビット
化する」と称し、エッジの境界を０画素から（ｎ−１）
／ｎ画素へまたは１／ｎ画素から１画素へ変化させるこ
とが可能となる。

【００２７】図１ＡおよびＢを参照すると、１／ｎビッ
ト化の例が対象１０および１２で図示してある。以下の
議論から、ｎの値が図１Ａおよび図１Ｂに図示したよう
な４に制限されるものではないことが理解されよう。図
１Ａの対象１０は複数の画素１４からなり、１／２ビッ
ト化エッジ１６、１８、２０、２２を有する。以下でさ
らに詳細を説明するが、それぞれのエッジに沿った画素
は隣接した同様の構成の対象と相互に組み合わさるよう
に構成されるのが望ましい。フォントまたはグラフィッ
クスのディスプレイ内で使用する場合、対象１０はそれ
ぞれのエッジにおいて１／２画素の幅に見える境界を有
する。図１Ｂの対象１２は複数の画素２４からなり、１
／４ビット化エッジ２６、２８および３／４ビット化エ
ッジ３０、３２を有する。以下でさらに詳細を説明する
が、対象１２のそれぞれのエッジに沿った画素は隣接す
る同様の構成の対象と相互に組み合わさるように構成さ
れるのが望ましい。フォントまたはグラフィックなどデ
ィスプレイで用いる場合、対象１２はエッジ２６、２８
に沿って１／４画素幅またエッジ３０、３２に沿って３
／４画素幅であるように見えるエッジを有する。

【００２８】エッジのパターンまたはテンプレート走査
線はフォントまたは対象例えば対象１０および１２のエ
ッジに沿って部分画素境界を自動的に形成するために使
用されるのが望ましい。エッジのパターンはフォントま
たは対象の対向するエッジに現れ、特に以下に詳細を説
明するようにエッジが相互に組み合わさるようになすこ
とが出来る。エッジのパターンはｎのあらゆる値で現れ
ることになるが、１／４ビット化、１／６ビット化およ
び１／８ビット化パターンが特に基準として有用である
ことが分かっている。本発明の１つの実施例においてこ
れらのビット化パターンは次のようなものをなしてい
る。 １／４ビット化 第１のエッジ 第２の（対向する）エッジ 1/2: 10101010... 01010101... 1/4: 10001000... 00010001... 3/4: 11101110... 01110111... １／６ビット化 第１のエッジ 第２の（対向する）エッジ 1/2: 101010101010... 010101010101... 1/6: 100000100000... 000001000001... 1/3: 101000101000... 010100010100... 2/3: 101011101011... 010111010111... 5/6: 111011111011... 011111011111... １／８ビット化 第１のエッジ 第２の（対向する）エッジ 1/2: 1010101010101010... 0101010101010101... 1/8: 1000000010000000... 0001000000010000... 1/4: 1000100010001000... 0001000100010001... 3/8: 1010100010101000... 0001010100010101... 5/8: 1110101011101010... 0101011101010111... 3/4: 1110111011101110... 0111011101110111... 7/8: 1110111111101111... 0111111101111111...

【００２９】上述のエッジパターンは次のような規則に
したがって形成される： １）ｎが２の倍数のパターンについて、パターンは１／
２、１／ｎ、２／ｎ、．．．（（ｎ／２）−１）／ｎの
順番に生成される。 ２）何らかの所定の値ｃ／ｎについて、第１のエッジで
用いられるパターンは、以下の規則４）を侵害せずに第
２の（対向する）エッジに用いられる相似パターンと可
能な限り離れたオフセットをつける。 ３）１／２ビット化パターンを有するエッジパターンの
任意のグループとｍ／ｎ＜ｊ／ｎ＜１／２であるような
値ｊ／ｎおよびｍ／ｎのパターンについて、ｊ／ｎパタ
ーンにおける０はｍ／ｎパターンにおける０に対応し、
ｊ／ｎおよびｍ／ｎパターンの１が１／２ビット化パタ
ーンにおける１または１以上に対応する。 ４）ｃ／ｎ＞１／２のパターンについて、第１のエッジ
の対応するパターンは値１−（ｃ／ｎ）を有する第２の
エッジのパターンの補数であり、第２のエッジの対応す
るパターンは値１−（ｃ／ｎ）を有する第１のエッジの
補数である。

【００３０】図２を参照すると、上述の規則の適用がよ
り完全に理解されよう。図２の実施例はパターン生成技
術が１／６ビット化にどの様に適用されるのかを図示し
ているが、本技術があらゆる１／ｎビット化の例に一般
化されることは当業者には理解されよう。１／６ビット
化の場合、走査線３６、３８、４０、４２、４４、４
６、４８、５０、５２、５４、５６、５８で示す１２本
のテンプレート走査線が用いられる。走査線３６、３
８、４０、４２、４４、４６は１つのエッジすなわち頂
部エッジを形成するために使用され、一方走査線４８、
５０、５２、５４、５６、５８はもう１つの、対向する
エッジ、すなわち底部エッジを形成するために使用され
る。走査線３６、３８、４０、４２、４４、４６、４
８、５０、５２、５４、５６、５８は６ビットの部分に
分割されることが望ましい。

【００３１】規則１）において、走査線３６および４８
は１／２ビット化される、すなわち１つおきにビットが
立てられ、規則２）において、走査線４８の立てたビッ
トは走査線３６に対して可能な限り大きなオフセットが
取られる。規則１）にしたがって１／６ビット化が走査
線３８および５０に対して実行され、全ての６ビット部
分において１つのビットが立てられる。規則３）に照ら
して、走査線３８の立てたビットはそれぞれの６ビット
部分の第１、第３または第５に位置する。図２に図示し
た好適実施例において、走査線３８のそれぞれの６ビッ
ト部分における第１の画素は立てるべき画素として任意
に選択されている。規則２）および３）から、走査線５
０の立てたビットはそれぞれの６ビット部分の第４のビ
ットに位置するはずである。

【００３２】規則１）に従い、走査線４０と５２に２回
の１／６ビット化が実行され、６ビットごとに２ビット
が立てられる。規則３に照らして、走査線４０のそれぞ
れの６ビット部分について、立てたビットが第１のビッ
トおよび第３と第５のビットの一方に配置される。図２
に示した好適実施例において、走査線４０のそれぞれの
６ビット部分における第３の画素はその画素が立てるべ
き画素として任意に選択されている。規則２）および規
則３）から走査線５２の立てられたビットはそれぞれの
６ビット部分の第４と第６のビットに位置するはずであ
る。走査線３６および４８において１／２ビット化が実
行されていることから、２回の１／６ビット化の直後に
４回の１／６ビット化が実行される。４回の１／６ビッ
ト化は規則４）に従って実行される。特定すれば、走査
線４２における４つの１／６パターンは走査線５２の２
つの１／６パターンの補数をなし、走査線５４における
４つの１／６パターンは走査線４０の２つの１／６パタ
ーンの補数である。走査線４４および５６の５つの１／
６パターンは走査線４４が走査線３８の補数であり走査
線５６が走査線５０の補数であるとする規則４）を用い
ることで得られる。１つの実施例において、０個の１／
６ビット化パターンの代りに６つの１／６ビット化パタ
ーンが走査線４６および５８に展開される。

【００３３】エッジパターンの展開技術を議論したの
で、部分的画素境界の構築におけるエッジパターンの使
用がよりよく理解されよう。特に、エッジパターンはメ
モリー内に保存され、対象または多角形のエッジに自動
的に適用することが可能である。例えば、対象１０の構
築において、テンプレート走査線４８を用いて底部エッ
ジを形成し、一方テンプレート走査線３６を用いて頂部
エッジを構成することが出来る。

【００３４】図３および４を参照すると、対象または多
角形例えば対象１０などを構築するためのフローチャー
トが番号６２に示されている。典型的なフローチャート
６２は３つの描画ルーチン６４、６６、６８に分割され
ており、エッジに沿った画素を立てる決定がｑの述部で
行なわれる。所定の述部の属性は実行される１／ｎビッ
ト化の特定形式の関数として変化する。

【００３５】対象の底部エッジの描画を可能にする描画
ルーチン６４は起始部のインデックス設定サブルーチン
７０、終端部インデックス設定ルーチン７２および画素
設定サブルーチン７４を含む。サブルーチン７０および
７２において、述部関数は底部エッジの左右の点に選択
的に適用される。サブルーチン７４において、限界検査
が決定ブロック７６で適用され、決定ブロック７８で評
価が実行されて画素がブロック８０で設定されるかまた
はサブルーチンがブロック８２で増分される。１つの実
施例において、画素の設定は特定のグレー値またはカラ
ーでの画素の設定を表す。

【００３６】対象の本体の描画を可能にする描画ルーチ
ン６６は増分ブロック８６、制限検査８８およびサブル
ーチン７０、７２を含む。さらに、描画ルーチンは画素
設定サブルーチン９０を含み、サブルーチン９０は限界
検査７６、画素設定ブロック８０、増分ブロック８２を
有する。当業者には理解されるように、サブルーチン７
０および７２の使用により対象本体の描画の間対象の左
右のエッジの１／ｎビット化が可能になる。描画ルーチ
ン６８は描画ルーチン６４と同じ概念を使用して対象の
頂部エッジを描画する。フローチャート６２に図示した
好適実施例において、頂部エッジにおける画素の座標が
底部エッジと同一であると仮定すれば対向する決定が画
素を立てるか否かの決定において行なわれるように設計
されている。

【００３７】図５を参照すると、１／４ビット化の例に
ついてｑの述部の実現が番号９８で示されている。描画
される対象内のそれぞれの画素はｘ整数成分（ｘ_i ）お
よびｙ分数成分（ｙ_f ）を含むアドレスで表現され得
る。ｘ_i の値は画素の１を表し、ｙ_f は実行されつつあ
るビット化の形式を表す。１／４ビット化の場合ではｘ
_i はｘ_loと表される低位側２ビットで表現され、ｙ_f は
２ビットを使って表現することが出来る。実装９８で
は、以下のいずれもが真ではない場合出力に１が生成さ
れる。 （ｙ_f ＝１）∧（ｘ_lo＝０） （ｙ_f ＝２）∧（偶数（ｘ_lo）） （ｙ_f ＝３）∧（ｘ_lo≠３）

【００３８】実装９８を用いて次のようにエッジに沿っ
てビットを立てることが出来る。ｙ座標が分数部分０を
有する場合ｘの全ての値は１となる。ｙ座標が分数部分
１／４を有する場合ｘの全ての値は４で割り切れるもの
以外１となる。ｙ座標が分数部分１／２を有する場合ｘ
の奇数値が１となる。ｙ座標が分数部分３／４を有する
場合４で割った場合の商の余りが３となるｘの値だけが
１となる。もう１つの対向するエッジについて、対向す
る方式が望ましく、上記の結果は単純に補集合となる。
上述の方式は頂部エッジ／底部エッジおよび／または左
エッジ／右エッジに適用可能である。

【００３９】実装９８が１／４ビット化で設計されてい
るが、実装９８の設計の基盤となる概念を用いること
で、その他の論理的実装が得られることは当業者には理
解されよう。つまり、フローチャート６２において、簡
単なハードウェア部品、例えばＡＮＤ／ＮＡＮＤゲー
ト、ＯＲ／ＮＯＲゲートおよび反転回路（インバータ）
などは所望する１／ｎビット化の場合の述部を完成する
ように適切な構成をなすことが出来る。

【００４０】グラフィックスの使用において、１／ｎビ
ット化エッジを相互に組み合わせることがしばしば望ま
しい。これにより対象が部分的画素境界を横断して相互
に隣接し得るようになる。図６Ａおよび図６Ｂを参照す
ると、相互組み合わせの最適の結果は相互組み合わせが
特定の方法で実行された場合のみ達成されることが理解
されよう。特に図６Ａでは、第１の色の対象１００の第
１の（例えば頂部エッジ）１／２ビット化エッジと第２
の色の対象１０２の第２の（例えば底部エッジ）１／２
ビット化エッジを背景１０４に対して配列することを図
示しており、一方で図６Ｂは得られた部分画素境界を図
示している。それぞれのエッジの立てた画素は本発明に
したがってオフセットがつけられていないことから、望
ましくない色の重複が対象１００と対象１０２の間に形
成された部分画素境界に沿って発生しており、得られた
孔１０６を通して望ましくない背景１０４の露呈が発生
している。

【００４１】図７から図９を参照すると、好適な相互組
み合わせの方法がさらに詳細に議論されている。特に、
第１の色の対象１００は第２の色の対象１１２の１／２
ビット化エッジと１／２ビット化エッジを重複させるよ
うに図示してある。対象１００および１１２の双方は背
景１０４上に配置されている。図７に図示した好適実施
例において、対象１００のエッジはテンプレート走査線
（図２）により形成され、また対象１１２のエッジはテ
ンプレート走査線４８によって形成されている。その結
果、対象１００と対象１１２のエッジが相互に組み合わ
さる場合、対象１００、１１２は参照番号１１４で示さ
れる線に沿って相互に境界を接するように見える。両方
のエッジとも１／２ビット化されているので、線１１４
は対象１００、１１２の間で１／２配置されるように見
える。さらに、色の混合が発生しておらず、背景は境界
を通して見えることがない。

【００４２】図８に図示した好適実施例において、第１
の色の対象１１６は１／６ビット化エッジを第２の色の
対象１１８の５／６ビット化エッジと重複させて図示さ
れている。対象１１６および１１８の双方は背景１０４
の上に配置されている。図８に図示した好適実施例にお
いて、対象１１６のエッジはテンプレート走査線３８
（図２）により形成され、また対象１１８のエッジはテ
ンプレート走査線５６により形成されている。従って、
対象１１６および１１８のエッジが相互組合せされる場
合、対象１１６と１１８は番号１２０で示される線で相
互に境界を接するように見える。一方のエッジが１／６
ビット化され他方のエッジが５／６ビット化されている
ので対象１１６のエッジは１／６画素の幅であるように
見え、他方で対象１１８のエッジは５／６画素幅に見え
ることになる。さらに、色の間の混合は発生せず、境界
部を通じて背景１０４が透けて見えることはない。図７
および図８に図示した好適実施例は１／６ビット化の例
であるが、上述の議論は前景側対象が相互に組み合わさ
れるようなあらゆる１／ｎビット化条件に等しく適用し
得ることは理解されよう。

【００４３】図７および図８に図示した好適実施例は相
互に境界を接する色のついた対象を示しているが、相互
組合せされる対象の境界に沿って間隙が残存するように
エッジを設定することが望ましい場合がある。図９を参
照すると、第１と第２の１／ｎビット化された色の対象
はそれぞれ参照番号１２２と１２４で示されており、一
方で対象の下敷となる背景は参照番号１２６で図示され
ている。対象１２２は１／４ビット化されており対象１
２４は１／２ビット化されているので、出現する間隙１
２８は対象１２２、１２４が多数の他の画素の部分とし
てディスプレイで観察される場合に見られる。ディスプ
レイ上で観察される場合、対象１２２のエッジは１／４
画素幅であるように見え、対象１２４のエッジは１／２
画素幅であるように見え、間隙１２８で混合が発生する
ように見える。この混合は２つの色の間の境界を形成す
るために使用することが出来、特に類似した色を有する
隣接対象を線で描画する上で有用である。

【００４４】直線的に変化する斜度を有する傾斜したエ
ッジは、１つの例において、さまざまな寸法の方形が併
置される既知のルーチンで描画し得る。この方法で線を
描画するのは「ジャギー（ギザギザ）」または一般にエ
イリアシングと称するものの形成につながることにな
る。得られたエイリアシングの幾つかはエッジが通過す
るそれぞれの画素が極めて高い解像度で表現されるよう
な計算を必要とする方法によって短縮され得るものであ
る。この方法において、エッジは画像の残りの部分の４
倍の解像度で描画され、画素を包含するエッジの分数部
分は４×４ビットマップを用いて計算される。それぞれ
のビットマップにおいて、４、８、１２、または１６ビ
ットがエッジを形成するために立てられ、１６画素間が
４の倍数で位置決めの正確度を増加させるために立てら
れる必要がある。

【００４５】従来技術において、水平または垂直に相対
して傾斜しているエッジを平滑にするため、上述のビッ
ト値の１つを有する画素の範囲が立てられ、１ビット値
の範囲と別のビット値の範囲の間の遷移が中間的なビッ
ト値を有する画素を挿入することで行なわれる。例え
ば、図１０Ａを参照すると、６つの下位画素を立てた中
間値を有する画素１３２が４つの下位画素を立てた画素
１３４と８つの下位画素を立てた画素１３６の間に配置
されている。一般に、従来技術の方法は、画素の範囲の
間の遷移を作り出すために単一の中間値を有する画素を
用いるのがほとんどだった。図１１Ａを参照すると、一
般的な従来技術の方法により描画した線が図示されてい
る。ここから分かるように、一般的な従来技術の方法は
実質的にギザギザを防止することが出来ない。

【００４６】上述の背景で議論したシリングの参考文献
では１つ以上の中間的な値を有する画素を生成するため
の方法を開示しているが、シリングの方法は実現するに
は比較的複雑である。図１０Ｂを参照すると、上述の１
／ｎビット化技術を用いて簡単に実現し得る本発明の方
法がさらに詳細に説明されている。図１０Ｂに図示した
方法において、３つの別個の中間値を有する画素１３
８、１４０、１４２が画素１３４および１３６の間に挿
入されている。画素１３８、１４０および１４２のそれ
ぞれは底部の４つの下位画素を立て、しかるのちこれら
４つの下位画素により形成された結果としてのエッジを
１／４ビット化することによって展開されている。それ
ぞれの画素の１／４ビット化はメモリー内に保存された
テンプレート走査線の部分を適宜適用することによって
自動的に実行され得る。例えば、１／４ビット化は図
３，４および図５に示しまた関連する本文で議論した実
装で実現できる。当業者には理解されようが、４×４よ
り大きな次元を有するビットマップを用いて傾斜したエ
ッジを形成することが可能であり、こうした例では１／
ｎビット化を適切に使用してエッジを強調することが出
来る。図１１Ｂを参照すると、本発明の方法で描画した
線が図示してある。理解されるように、本発明の方法は
ギザギザを最小限に抑える上で有効である。

【００４７】本発明のさまざまな特徴が当業者には明ら
かになろう。第１に、部分的ビット境界は先に展開して
メモリー内に保存してあるテンプレート走査線の使用に
よって容易に形成することが出来る。第２に、１／ｎビ
ット化エッジの使用を通じて、部分的画素境界が望まし
くない色の混合または間隙を生成することなく２つの色
の対象の間で形成され得る。これ以外にも、色の混合を
間隙内で実行して２つの同様な色の対象の間で視認可能
な境界を供給することが出来る。最後に、１／ｎビット
化したパターンを用いて一般的なエイリアシングの問題
を回避するため滑らかな傾斜したエッジを形成すること
が可能である。

【図面の簡単な説明】

【図１】 それぞれｎビット化エッジを有するフォント
軸またはグラフィック対象の模式的平面図である。

【図２】 ２つの対向するエッジについて６ビット化し
たエッジを形成するために使用されるテンプレート走査
線の模式的平面図である。

【図３】 ｎビット化したエッジを有する対象を描画す
るための処理のフローチャートの一部である。

【図４】 図３のフローチャートの続きである。

【図５】 １／４ビット化エッジを構成するために使用
する論理的実現の略図である。

【図６】 立てたエッジ画素が適切にオフセットされて
いない半ビット化エッジを相互に嵌合させた２つの対象
の略平面拡大図と、それに類似しているが適切なオフセ
ットの欠如を示すためにエッジが実際に重複している点
で異なっている略平面拡大図である。

【図７】 立てたエッジ画素が適切なオフセットを有し
ている半ビット化エッジが相互に嵌合している２つの対
象の略平面図である。

【図８】 立てたエッジ画素が適切なオフセットを有し
ている６ビット化エッジが相互に嵌合している２つの対
象の略平面図である。

【図９】 立てたエッジ画素が適切なオフセットを有し
ており視覚的間隙が形成された４ビット化エッジの相互
に組み合わさる２つの対象の略平面図である。

【図１０】 ２つの画素の間隔が中間画素により分離さ
れている一般的な従来技術の配置の略平面図と本発明の
方法により２つの画素間隔が中間画素により分離されて
いる配置の略平面図である。

【図１１】 一般的な従来技術の方法に従って描画した
線の略図と本発明の方法に従って描画した線の略平面図
である。

【符号の説明】

１０，１２ 対象、１４ 画素、１６〜２２ １／２ビ
ット化エッジ、２４ 画素、２６，２８ １／４ビット
化エッジ、３０，３２ ３／４ビット化エッジ、３６〜
５８ テンプレート走査線、６２ フローチャート、６
４，６６，６８描画ルーチン、７０ 起始部インデック
ス設定サブルーチン、７２ 終端部インデックス設定サ
ブルーチン、７４ 画素設定サブルーチン、７６，７８
決定ブロック、８０ 設定ブロック、８２，８６ 増
分ブロック、８８ 制限検査ブロック、９０ 画素設定
サブルーチン、１００ 第１の色の対象、１０２ 第２
の色の対象、１０４ 背景、１０６ 間隙、１１２ 第
２の色の対象、１１４ 境界線、１１６ 第１の色の対
象、１１８ 第２の色の対象、１２０ 境界線、１２２
第１の対象、１２４ 第２の対象、１２６ 背景、１
２８ 間隙、１３２〜１４２ 画素

Claims (1)

【特許請求の範囲】
1. 【請求項１】 画像内において第１のエッジに使用する
   ための第１のテンプレート走査線のグループと前記画像
   内において第２のエッジに使用するための第２のテンプ
   レート走査線のグループを構成し、それぞれのテンプレ
   ート走査線はそれぞれの部分がｎ画素の少なくとも２つ
   の等しい画素部分に分割され、前記画素のそれぞれは少
   なくとも第１の出力状態と第２の出力状態の選択された
   一方を保有する方法であって、 前記第１のテンプレート走査線のグループに第１と第２
   のテンプレート走査線を、また前記第２のテンプレート
   走査線グループには第３と第４のテンプレート走査線を
   提供する段階と、 前記第１のテンプレート走査線内の第１の選択された数
   の画素を前記第２の出力状態に設定する段階と、 前記第３のテンプレート走査線内の第１の選択された数
   の画素を前記第２の出力状態に設定して、前記第１の走
   査線内で前記第２の出力状態を有する画素が前記第３の
   走査線内で前記第２の出力状態を有する画素に相対的に
   オフセットを取るようになす段階と、 前記第２のテンプレート走査線内で第２の選択された数
   の画素を前記第２の出力状態に設定する段階と、 前記第４のテンプレート走査線内で第２の選択された数
   の画素を前記第２の出力状態に設定して、前記第２の選
   択された数の画素が前記第１の選択された数の画素とは
   異なるようになす段階を含むことを特徴とする方法。