JPH05289790A - Information processor - Google Patents
Information processorInfo
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- JPH05289790A JPH05289790A JP4116783A JP11678392A JPH05289790A JP H05289790 A JPH05289790 A JP H05289790A JP 4116783 A JP4116783 A JP 4116783A JP 11678392 A JP11678392 A JP 11678392A JP H05289790 A JPH05289790 A JP H05289790A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は情報処理装置に関するも
のであり、特に、ＣＰＵを有する親基板と、この親基板
に対して着脱自在な子基板とから構成される情報処理装
置において、前記子基板の実装の有無を判別できる手段
を有する情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus, and more particularly to an information processing apparatus comprising a mother board having a CPU and a daughter board detachable from the mother board. The present invention relates to an information processing device having a means for determining whether or not a board is mounted.
【０００２】[0002]
【従来の技術】ＣＰＵを搭載した親基板と、この親基板
に対して着脱自在な子基板とから構成される情報処理装
置において、前記子基板が実装されているか否かを検知
できる手段を備えた装置がいくつか提案されている。2. Description of the Related Art An information processing apparatus comprising a mother board having a CPU mounted thereon and a mother board detachable from the mother board is provided with means for detecting whether the mother board is mounted or not. Several devices have been proposed.
【０００３】まず、特開平２−１９３２１７号公報に
は、子基板の種類を示す情報が格納されたＲＯＭを子基
板に実装し、親基板のＣＰＵがこのＲＯＭの内容を読む
ことによって子基板が実装されているか否かを判断する
ようにした画像記録装置が記載されている。この画像記
録装置ではまた、子基板内で信号線を接地すると共に、
親基板には、前記信号線に対応する信号線をプルアップ
したＩ／Ｏポートを設け、親基板のＣＰＵは前記Ｉ／Ｏ
ポートを通して前記信号線を監視することにより、子基
板の種類および実装の有無を判断するようにしている。First, in Japanese Laid-Open Patent Publication No. 2-193217, a ROM in which information indicating the type of the sub-board is stored is mounted on the sub-board, and the CPU of the main board reads the contents of the ROM to set the sub-board. An image recording apparatus is described which is adapted to determine whether or not it is mounted. In this image recording device, the signal line is grounded in the sub board, and
The main board is provided with an I / O port in which a signal line corresponding to the signal line is pulled up, and the CPU of the main board uses the I / O port.
By monitoring the signal line through the port, the type of the child board and the presence / absence of mounting are determined.
【０００４】また、特開昭６０−２０３０５４号公報に
は、３ステート入出力ポートの出力ゲートがハイインピ
ーダンスか否かによって被制御基板すなわち子基板が実
装されているか否かを検出する装置が記載されている。Further, Japanese Patent Application Laid-Open No. 60-203054 discloses a device for detecting whether or not a controlled board, that is, a child board is mounted depending on whether or not the output gate of the 3-state input / output port has high impedance. Has been done.
【０００５】[0005]
【発明が解決しようとする課題】上記の従来装置では次
のような問題点があった。上記の従来装置では、高価な
ＲＯＭを必要としたり、親基板および子基板間の接続部
分に子基板の枚数分の専用線が必要であるという問題点
があった。The above-mentioned conventional device has the following problems. The conventional device described above has a problem in that an expensive ROM is required and a dedicated line for the number of child boards is required in the connection portion between the parent board and the child boards.
【０００６】さらに、従来装置では、実装有無検知用の
ビットだけが接続されていれば、他のビットの接続が不
完全であっても実装状態が良好であると判断してしま
う。したがって、例えば子基板がスロットに対して斜め
に差し込まれている場合にも、子基板が実装されている
と検知してしまうという問題点があった。Further, in the conventional device, if only the bit for detecting the presence or absence of the mounting is connected, the mounting state is judged to be good even if the connection of the other bits is incomplete. Therefore, for example, even when the child board is inserted obliquely into the slot, it is detected that the child board is mounted.
【０００７】本発明の目的は、上記の問題点を解消し、
高価なＲＯＭや専用線、あるいは親基板および子基板間
での専用の通信手段を用いることなく、斜め差し状態を
含む、実装状態の良・不良を検知することができる情報
処理装置を提供することにある。An object of the present invention is to solve the above problems,
To provide an information processing device capable of detecting good / bad mounting states including a diagonal insertion state without using an expensive ROM or dedicated line or a dedicated communication means between a parent board and a child board. It is in.
【０００８】[0008]
【課題を解決するための手段】上記の課題を解決し、目
的を達成するための本発明は、親基板側では、スロット
の両端寄りの一方を接地し、他方をプルアップされ、か
つ入力ポ−トに接続された信号線に接続すると共に、子
基板側では、前記スロットに差込まれるコネクタを有
し、該コネクタの、前記スロットの接地されたビットお
よびプルアップされた信号線が接続されたビットに対応
するビット間を接続した点に特徴がある。SUMMARY OF THE INVENTION To solve the above problems and to achieve the object, the present invention is such that, on the parent board side, one of the slots near both ends is grounded, the other is pulled up, and the input port is connected. -The connector has a connector to be inserted into the slot on the child board side, and is connected to the grounded bit of the slot and the pulled-up signal line. The feature is that the bits corresponding to different bits are connected.
【０００９】[0009]
【作用】上記の特徴を有する本発明によれば、親基板に
対して子基板が接続されていない場合は、入力ポートは
ハイレベルである。そして、親基板に対して子基板が接
続された場合に、前記プルアップされた信号線は接地電
位につながれ、入力ポートはローレベルに変化する。According to the present invention having the above characteristics, the input port is at the high level when the child board is not connected to the parent board. When the child board is connected to the parent board, the pulled-up signal line is connected to the ground potential and the input port changes to low level.
【００１０】したがって、ＣＰＵはこの入力ポートのレ
ベルがハイ（Ｈ）かロー（Ｌ）かを判断することによっ
て子基板の実装有無を検知できる。特に、本発明では、
前記接地されるビットと、プルアップされるビットとを
スロットの両端に設定したので、子基板が親基板に斜め
に差込まれている場合に、前記２つのビットが共に接続
されることはないので、この状態を実装良好と判断する
誤検知を防止できる。Therefore, the CPU can detect whether or not the child board is mounted by determining whether the level of this input port is high (H) or low (L). In particular, in the present invention,
Since the bit to be grounded and the bit to be pulled up are set at both ends of the slot, the two bits are not connected together when the child board is inserted obliquely to the parent board. Therefore, it is possible to prevent erroneous detection that determines that this state is good mounting.
【００１１】[0011]
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の第１実施例であり、親基板および
この親基板に接続される子基板の回路図である。同図に
おいて、親基板１は、子基板２との接続のためのスロッ
ト３を有しており、このスロット３の一端のビットに接
続された信号線４は、ＣＰＵ６の入力ポートに接続され
ている。そして、この信号線４は抵抗Ｒ１を介して電源
Ｖccに接続（プルアップ）されている。また、スロット
３の他端のビットは信号線８によってグランドＧＮＤに
接続（接地）されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a first embodiment of the present invention, and is a circuit diagram of a mother board and a mother board connected to the mother board. In the figure, the parent board 1 has a slot 3 for connection with the child board 2, and a signal line 4 connected to a bit at one end of this slot 3 is connected to an input port of a CPU 6. There is. The signal line 4 is connected (pulled up) to the power supply Vcc via the resistor R1. The bit at the other end of the slot 3 is connected (grounded) to the ground GND by the signal line 8.
【００１２】一方、子基板２は、前記スロット３に挿入
されるコネクタ７を有し、このコネクタ７の、前記信号
線４，８と対応するビットは、接続線９でつながれてい
る。On the other hand, the sub-board 2 has a connector 7 which is inserted into the slot 3, and the bit of the connector 7 corresponding to the signal lines 4 and 8 is connected by a connecting line 9.
【００１３】以上の構成により、子基板２の実装状態は
次のように検知される。子基板２が親基板１に接続され
ていない場合、ＣＰＵ６の入力ポートに接続されている
信号線４はプルアップされているので、入力ポートは
（Ｈ）である。そして、子基板２が親基板１に接続され
ると、信号線４は接続線９を介して接地されるので、信
号線４の電位すなわち入力ポートの電位は（Ｌ）とな
る。With the above configuration, the mounting state of the child board 2 is detected as follows. When the child board 2 is not connected to the parent board 1, the signal line 4 connected to the input port of the CPU 6 is pulled up, so the input port is (H). When the child board 2 is connected to the parent board 1, the signal line 4 is grounded through the connection line 9, so that the potential of the signal line 4, that is, the potential of the input port becomes (L).
【００１４】ＣＰＵ６は、リード動作によって入力ポー
トの状態を取込み、その電位が（Ｈ）の場合は子基板未
実装または実装状態不良、（Ｌ）の場合は子基板実装状
態良好を検知することができる。The CPU 6 takes in the state of the input port by the read operation, and when the potential is (H), it can detect that the sub-board is not mounted or the mounting state is poor, and when the potential is (L), the sub-board mounted state is good. it can.
【００１５】次に、第２実施例について説明する。この
第２実施例では、親基板および子基板の間に中継基板が
設けられ、この中継基板には複数の子基板を接続できる
ように複数のスロットが設けられている場合を考える。Next, a second embodiment will be described. In the second embodiment, a case is considered in which a relay board is provided between a parent board and a child board, and a plurality of slots are provided in the relay board so that a plurality of child boards can be connected.
【００１６】図２は、中継基板を介して接続される親基
板および子基板の回路図であり、図１と同符号は同一ま
たは同等部分を示す。同図において、中継基板１０には
ｎ枚の子基板２が接続できるように、スロット＃１，＃
２，…，＃ｎが設けられている。また、親基板１には前
記スロット＃１〜＃ｎに接続される共通スロット３が設
けられる。FIG. 2 is a circuit diagram of a parent board and a child board connected via a relay board, and the same reference numerals as those in FIG. 1 indicate the same or equivalent portions. In the figure, slots # 1 and # are provided so that n sub-boards 2 can be connected to the relay board 10.
2, ..., #n are provided. Further, the parent board 1 is provided with a common slot 3 connected to the slots # 1 to #n.
【００１７】共通スロット３およびスロット＃１の第１
番目のビットに接続された信号線４−１は、ＣＰＵ６の
入力ポートに接続される。また、共通スロット３および
スロット＃２の第２番目のビットに接続された信号線４
−２は、ＣＰＵ６の入力ポートに接続される。同様に、
共通スロット３およびスロット＃ｎの第ｎ番目のビット
に接続された信号線４−ｎが、ＣＰＵ６の入力ポートに
接続される。なお、信号線４−１〜４−ｎは、入力ポー
トの、互いに異なるアドレスに対して接続される。信号
線４−１〜４−ｎは抵抗Ｒ１，Ｒ２，…Ｒｎを介してプ
ルアップされている。Common slot 3 and first of slot # 1
The signal line 4-1 connected to the second bit is connected to the input port of the CPU 6. In addition, the signal line 4 connected to the second bit of the common slot 3 and slot # 2
-2 is connected to the input port of the CPU 6. Similarly,
The signal line 4-n connected to the common slot 3 and the nth bit of the slot #n is connected to the input port of the CPU 6. The signal lines 4-1 to 4-n are connected to different addresses of the input port. The signal lines 4-1 to 4-n are pulled up via resistors R1, R2, ... Rn.
【００１８】また、共通スロット３およびスロット＃１
〜＃ｎの最終ビットは互いに接続され、信号線８を介し
て接地される。Also, common slot 3 and slot # 1
The last bits of #n to #n are connected to each other and grounded via the signal line 8.
【００１９】一方、子基板２側では、コネクタ７の、前
記信号線４−１〜４−ｎならびに８に対応するビットは
接続線９によって互いに接続されている。On the other hand, on the sub-board 2 side, the bits corresponding to the signal lines 4-1 to 4-n and 8 of the connector 7 are connected to each other by the connection line 9.
【００２０】以上の構成により、ＣＰＵ６は、第１実施
例と同様、入力ポートが（Ｈ）の場合は子基板未実装ま
たは実装状態不良、（Ｌ）の場合は子基板実装状態が良
好であると判断する。そして、ＣＰＵ６は、各入力ポー
トの状態を順番に読込むことによって、中継基板１０の
各スロット＃１〜＃ｎに対する子基板２の実装有無を検
知できる。With the above configuration, the CPU 6 is in the sub-board unmounted state or poor mounting state when the input port is (H) and the sub-board mounted state is good when the input port is (L), as in the first embodiment. To judge. Then, the CPU 6 can detect whether or not the child board 2 is mounted in each of the slots # 1 to #n of the relay board 10 by sequentially reading the states of the input ports.
【００２１】なお、この第２実施例では、スロット＃１
〜＃ｎの最終ビットを親基板側において接地するように
したが、スロット＃１〜＃ｎの最終ビットを中継基板１
０内で接地するようにしても同様の効果が得られる。In the second embodiment, slot # 1
Although the last bit of #n to #n is grounded on the parent board side, the last bit of slots # 1 to #n is connected to the relay board 1
Even if it is grounded within 0, the same effect can be obtained.
【００２２】また、システム構成の都合上、中継基板１
０を用いず、親基板１に複数のスロットを設ける場合が
あるが、その場合にも、中継基板１０上に設けられてい
るスロットを親基板１に移設するだけで、第２実施例と
同様に実施できる。Further, for the convenience of the system configuration, the relay board 1
There is a case where a plurality of slots are provided in the main board 1 without using 0. In that case, the slots provided on the relay board 10 are simply transferred to the main board 1 and the same as in the second embodiment. Can be carried out.
【００２３】次に、本発明の第３実施例について説明す
る。第１および第２実施例では、各スロットに接続され
る子基板の種類は検知することができなかったが、この
第３実施例では、さらに、子基板２の種類も検知できる
ようにした。Next, a third embodiment of the present invention will be described. In the first and second embodiments, the type of the child board connected to each slot cannot be detected, but in the third embodiment, the type of the child board 2 can also be detected.
【００２４】図３は第３実施例を示す親基板および子基
板の回路図であり、図１，２と同符号は同一または同等
部分を示す。図３において、親基板１は子基板２を接続
するためのスロット＃１〜＃３を有している。子基板２
の抵抗Ｒ２は、子基板２の種類に応じて予め設定された
抵抗値を有する。FIG. 3 is a circuit diagram of a parent board and a child board showing a third embodiment, and the same reference numerals as those in FIGS. 1 and 2 denote the same or equivalent portions. In FIG. 3, the parent board 1 has slots # 1 to # 3 for connecting the child board 2. Child board 2
The resistor R2 has a resistance value preset according to the type of the child board 2.
【００２５】親基板１の各スロットの第１番目のビット
に一端が接続された信号ライン１２〜１４の他端はアナ
ログセレクタ１１の入力端子Ａ〜Ｃに接続される。ま
た、スロット＃１〜＃３の最終ビットは接地されてい
る。The other ends of the signal lines 12 to 14, one end of which is connected to the first bit of each slot of the main board 1, are connected to the input terminals A to C of the analog selector 11. The last bit of slots # 1 to # 3 is grounded.
【００２６】アナログセレクタ１１は、ＣＰＵ６から供
給されるセレクト信号に従い、入力端子Ａ〜Ｃに接続さ
れている信号を順にＡ／Ｄ変換器５に出力する。アナロ
グセレクタ１１からＡ／Ｄ変換器５には、子基板２の抵
抗Ｒ２と親基板１の抵抗Ｒ１とで分圧された電位が入力
される。The analog selector 11 sequentially outputs the signals connected to the input terminals A to C to the A / D converter 5 in accordance with the select signal supplied from the CPU 6. From the analog selector 11 to the A / D converter 5, the potential divided by the resistance R2 of the child board 2 and the resistance R1 of the parent board 1 is input.
【００２７】ＣＰＵ６は、Ａ／Ｄ変換器５の出力データ
を読込み、これが子基板２の種類毎に決定されている予
定値の抵抗Ｒ２と抵抗Ｒ１とによる分圧電位に対応する
か否かを判断して、各スロット＃１〜＃３に対する子基
板２の実装状態を検知できる。The CPU 6 reads the output data of the A / D converter 5, and determines whether or not this corresponds to the potential divided by the resistors R2 and R1 of a predetermined value determined for each type of the child board 2. By making a determination, the mounting state of the child board 2 in each of the slots # 1 to # 3 can be detected.
【００２８】この第３実施例では、アナログセレクタ１
１を順次切換えて、スロット毎に対応する出力を判定で
きるので、複数のスロットのそれぞれに、どの種類の子
基板が接続されているかを容易に識別できる。In the third embodiment, the analog selector 1
Since 1 can be sequentially switched and the output corresponding to each slot can be determined, it is possible to easily identify which kind of child board is connected to each of the plurality of slots.
【００２９】以上説明したように、本実施例では、所定
の子基板が接続されているか否かによって変化する入力
ポートのレベルや、Ａ／Ｄ変換器の出力に基づいて子基
板の実装有無および実装されている子基板の種類を検知
するようにした。As described above, in the present embodiment, the presence / absence of mounting of the child board is determined based on the level of the input port which changes depending on whether or not a predetermined child board is connected, and the output of the A / D converter. Detected the type of mounted sub board.
【００３０】特に、親基板または中継基板に設けられた
スロットの両端寄りのビットをそれぞれ接地またはプル
アップしている。したがって、子基板がスロットに対し
て斜め差しされている場合、入力ポートは、子基板が未
実装の場合の予定のレベルにあり、ＣＰＵでは確実に子
基板の未実装を検知できる。In particular, the bits near both ends of the slot provided on the parent board or the relay board are grounded or pulled up, respectively. Therefore, when the daughter board is obliquely inserted into the slot, the input port is at the level expected when the daughter board is not mounted, and the CPU can reliably detect that the daughter board is not mounted.
【００３１】なお、本実施例ではＣＰＵに設けられてい
る入力ポ−トの状態を読む場合を示したが、ＣＰＵとは
別に設けられ、該ＣＰＵに接続された入力ポ−トの状態
を読むようにしてもよいのはもちろんである。In this embodiment, the state of the input port provided in the CPU is read, but the state of the input port provided separately from the CPU and connected to the CPU is read. Of course, you may choose not to.
【００３２】[0032]
【発明の効果】以上の説明から明らかなように、本発明
によれば、子基板が実装されている場合と未実装の場合
とにおける、スロットに接続された信号線のレベルの違
いに基づいて、子基板の実装有無や実装されている子基
板の種類を検知できる。As is apparent from the above description, according to the present invention, it is based on the difference in the level of the signal line connected to the slot when the child board is mounted and when the child board is not mounted. It is possible to detect whether or not the child board is mounted and the type of the mounted child board.
【００３３】特に、スロットの両端寄りのビットを接地
またはプルアップし、この両端寄りのビットが、子基板
に設けられた接続線で接続されたときにのみ、実装状態
が良好であることが検知されるようにしている。したが
って、子基板が斜め差しされている不十分な接続状態で
は、実装状態が良好であるというような誤検知をするこ
とはない。In particular, it is detected that the mounting state is good only when the bits near both ends of the slot are grounded or pulled up and the bits near both ends are connected by the connection lines provided on the daughter board. I am trying to do it. Therefore, in an insufficiently connected state where the daughter board is obliquely inserted, there is no erroneous detection that the mounting state is good.
【図１】 本発明の第１実施例を示す親基板および子基
板の回路図である。FIG. 1 is a circuit diagram of a parent board and a child board showing a first embodiment of the present invention.
【図２】 本発明の第２実施例を示す親基板および子基
板ならびに中継基板の回路図である。FIG. 2 is a circuit diagram of a parent board, a child board, and a relay board according to a second embodiment of the present invention.
【図３】 本発明の第３実施例を示す親基板および子基
板の回路図である。FIG. 3 is a circuit diagram of a parent board and a child board showing a third embodiment of the present invention.
１…親基板、 ２…子基板、 ３…スロット、 ５…Ａ
／Ｄ変換器、 ６…ＣＰＵ、 Ｒ１…プルアップ抵抗1 ... Parent board, 2 ... Child board, 3 ... Slot, 5 ... A
/ D converter, 6 ... CPU, R1 ... Pull-up resistor
Claims (1)
接続される情報処理装置において、 親基板側では、前記スロットの両端寄りの一方を接地
し、他方をプルアップされ、かつ入力ポ−トに接続され
た信号線に接続すると共に、 子基板側には、前記スロットの接地されたビットおよび
プルアップされた信号線が接続されたビットに対応する
ビット間を接続したコネクタを設け、該コネクタを前記
スロットに差込むようにしたことを特徴とする情報処理
装置。1. An information processing apparatus in which a mother board and a mother board are connected via a slot, and on the mother board side, one of both ends of the slot is grounded and the other is pulled up, and an input port is provided. In addition to connecting to the signal line connected to, the sub-board side is provided with a connector that connects between the bit corresponding to the grounded bit of the slot and the bit to which the pull-up signal line is connected. An information processing apparatus, characterized in that a slot is inserted into the slot.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116783A JPH05289790A (en) | 1992-04-10 | 1992-04-10 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116783A JPH05289790A (en) | 1992-04-10 | 1992-04-10 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289790A true JPH05289790A (en) | 1993-11-05 |
Family
ID=14695602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116783A Pending JPH05289790A (en) | 1992-04-10 | 1992-04-10 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289790A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19500133A1 (en) * | 1994-02-03 | 1995-08-10 | Sigma Laborzentrifugen Gmbh | Laboratory centrifuge |
| JP2009037300A (en) * | 2007-07-31 | 2009-02-19 | Canon Inc | Device and method for detecting connection of connector |
| JP5068394B1 (en) * | 2011-11-30 | 2012-11-07 | 三菱電機株式会社 | Control system, control device, connection line and drive device |
| JP2015018525A (en) * | 2013-07-15 | 2015-01-29 | 三菱電機株式会社 | Unit type electronic equipment |
-
1992
- 1992-04-10 JP JP4116783A patent/JPH05289790A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19500133A1 (en) * | 1994-02-03 | 1995-08-10 | Sigma Laborzentrifugen Gmbh | Laboratory centrifuge |
| JP2009037300A (en) * | 2007-07-31 | 2009-02-19 | Canon Inc | Device and method for detecting connection of connector |
| JP5068394B1 (en) * | 2011-11-30 | 2012-11-07 | 三菱電機株式会社 | Control system, control device, connection line and drive device |
| WO2013080337A1 (en) * | 2011-11-30 | 2013-06-06 | 三菱電機株式会社 | Control system, control device, connecting line, and drive device |
| CN103959182A (en) * | 2011-11-30 | 2014-07-30 | 三菱电机株式会社 | Control system, control device, connecting line, and drive device |
| TWI457732B (en) * | 2011-11-30 | 2014-10-21 | Mitsubishi Electric Corp | Control system, control device, connecting wire and driving device |
| JP2015018525A (en) * | 2013-07-15 | 2015-01-29 | 三菱電機株式会社 | Unit type electronic equipment |
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