JPH05276650A - Snubber circuit for protecting semiconductor switching element - Google Patents
Snubber circuit for protecting semiconductor switching elementInfo
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- JPH05276650A JPH05276650A JP4063425A JP6342592A JPH05276650A JP H05276650 A JPH05276650 A JP H05276650A JP 4063425 A JP4063425 A JP 4063425A JP 6342592 A JP6342592 A JP 6342592A JP H05276650 A JPH05276650 A JP H05276650A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、直流−交流電力変換装
置などに用いられる半導体スイッチング素子をサージ電
圧から保護する半導体スイッチング素子保護用スナバ回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor switching element protecting snubber circuit for protecting a semiconductor switching element used in a DC / AC power converter or the like from surge voltage.
【０００２】[0002]
【従来の技術】従来のスナバ回路の従来例を図面を参照
して説明する。図３は従来のスナバ回路の一般的な構成
を示す回路図である。図３において、１は電力変換装置
の一部を構成する電界効果トランジスタ（ＦＥＴ）から
なる半導体スイッチング素子、２はスナバ回路である。
スナバ回路２は、ダイオード３とコンデンサ４の直列接
続回路が半導体スイッチング素子１のドレイン・ソース
間に並列接続されるとともに、ダイオード３に抵抗５が
並列接続されて構成されている。2. Description of the Related Art A conventional example of a conventional snubber circuit will be described with reference to the drawings. FIG. 3 is a circuit diagram showing a general configuration of a conventional snubber circuit. In FIG. 3, reference numeral 1 is a semiconductor switching element composed of a field effect transistor (FET) which constitutes a part of the power conversion device, and 2 is a snubber circuit.
The snubber circuit 2 is configured such that a series connection circuit of a diode 3 and a capacitor 4 is connected in parallel between the drain and source of the semiconductor switching element 1, and a resistor 5 is connected in parallel to the diode 3.
【０００３】図４（ａ）〜（ｃ）はＦＥＴからなる半導
体スイッチング素子１のドレイン・ソース間の電圧波形
とスナバ回路のコンデンサ４の端子電圧Ｖｃと電流Ｉｃ
の波形を示す波形図である。図３の回路の動作を図４を
参照して説明すると、図４において、時間ｔ0 で半導体
スイッチング素子１がオフ状態になると、図示しない電
力変換回路の配線のインダクタンスＬ及び電流の時間的
な変化分ｄi ／ｄt によりスイッチング素子１のドレイ
ン・ソース間に−Ｌ・ｄi ／ｄt のサージ電圧が発生す
る。ここでスナバ回路を設けない場合、サージ電圧のピ
ーク値は、図４（ａ）に破線で示すようにＶSMに達す
る。このサージ電圧ＶSMから半導体スイッチング素子１
を保護するわけであるが、通常スナバ回路を設けた場
合、サージ電圧はスナバ回路２のダイオード３を介して
コンデンサ４に吸収され、図４（ａ）に実線で示すよう
にサージ電圧のピーク値はＶsm（Ｖsm＜ＶSM）に抑制さ
れる。スナバ回路２により抑制されたサージ電圧は、図
４（ａ），（ｂ）のように時間ｔ0 においてピーク値Ｖ
smに達する。この場合、コンデンサ４には図４（ｃ）の
ように時間ｔ0 〜ｔ1 の間で充電電流が流れる。この充
電時のスナバ回路の損失は０である。図４の期間ｔ1 〜
2 が過ぎると、コンデンサ４の電圧Ｖｃは電力変換回路
の電源電圧Ｖd まで低下する。この際に、コンデンサ４
の電荷は、Ｖsm−Ｖd の差電圧分だけ抵抗５を通して放
電される。この放電時のスナバ回路２の損失Ｗs1は、コ
ンデンサ４の容量をＣs 、半導体スイッチング素子１の
オン／オフ回数（スイッチング周波数）をｆとすると次
式で表される。 Ｗs1＝１／２・Ｃs ・（Ｖsm−Ｖd ）2 ・ｆ ［Ｗ］ …（１） 図４の時間ｔ3 よりスイッチング素子１がオン状態にな
ると、コンデンサ４の電荷は抵抗５を介して放電され
る。ここで前提としてコンデンサ４に蓄えられた電荷
は、半導体スイッチング素子１のオン期間に全て放電さ
れる（端子電圧がOV）と仮定すると、この場合のスナバ
回路２の損失Ｗs2は次式で表される。 Ｗs2＝１／２・Ｃs ・Ｖd 2 ・ｆ ［Ｗ］ …（２） そこで、スナバ回路２の全損失Ｗs は次式で表される。 Ｗs ＝Ｗs1＋Ｗs2 ＝１／２・Ｃs ・{(Ｖsm−Ｖd)2 ＋Ｖd 2 ｝・ｆ ［Ｗ］ …（３） サージ電圧Ｖsmは前述のように−Ｌ・ｄi ／ｄt により
表されるので、回路の配線のインダクタンスＬが大きい
ほど、サージ電圧は大きくなる。また、ｄi ／ｄt はコ
ンデンサ４の容量Ｃs に影響されるので、Ｃs が大きい
ほどサージ電圧は低くなる。但し、コンデンサ４の容量
Ｃs が大きすぎると、半導体スイッチング素子１のオン
期間に放電する電荷量を多くしなければならず、おのず
とコンデンサ４の充放電電流が多くなり必ずしも実用的
ではない。また、式（３）よりスナバ回路の損失が増加
するので、最適な定数を選定する必要がある。従来のス
ナバ回路においては、コンデンサ４の容量Ｃs は数千ｐ
Ｆ〜数μＦが一般的である。FIGS. 4A to 4C show the voltage waveform between the drain and source of the semiconductor switching element 1 composed of an FET, the terminal voltage Vc and the current Ic of the capacitor 4 of the snubber circuit.
It is a waveform diagram showing the waveform of. The operation of the circuit of FIG. 3 will be described with reference to FIG. 4. In FIG. 4, when the semiconductor switching element 1 is turned off at time t0, the inductance L and the current of the wiring of the power conversion circuit (not shown) change with time. A surge voltage of -L.di / dt is generated between the drain and source of the switching element 1 due to the amount di / dt. Here, when the snubber circuit is not provided, the peak value of the surge voltage reaches VSM as shown by the broken line in FIG. From this surge voltage VSM to semiconductor switching element 1
However, when a snubber circuit is normally provided, the surge voltage is absorbed by the capacitor 4 via the diode 3 of the snubber circuit 2, and the peak value of the surge voltage as shown by the solid line in FIG. Is suppressed to Vsm (Vsm <VSM). The surge voltage suppressed by the snubber circuit 2 has a peak value V at time t0 as shown in FIGS. 4 (a) and 4 (b).
reach sm. In this case, the charging current flows through the capacitor 4 between times t0 and t1 as shown in FIG. 4 (c). The loss of the snubber circuit during this charging is zero. Period t1 of FIG.
When 2 is exceeded, the voltage Vc of the capacitor 4 drops to the power supply voltage Vd of the power conversion circuit. At this time, the condenser 4
Is discharged through the resistor 5 by the difference voltage Vsm-Vd. The loss Ws1 of the snubber circuit 2 at the time of this discharge is represented by the following equation, where Cs is the capacitance of the capacitor 4 and f is the number of times the semiconductor switching element 1 is turned on / off (switching frequency). When Ws1 = 1/2 · Cs · (Vsm-Vd) 2 · f [W] ... (1) switching element 1 than the time t3 in FIG. 4 is turned on, the charge in the capacitor 4 is discharged through the resistor 5 It Assuming here that the electric charge stored in the capacitor 4 is completely discharged during the ON period of the semiconductor switching element 1 (the terminal voltage is OV), the loss Ws2 of the snubber circuit 2 in this case is expressed by the following equation. It Ws2 = 1/2 · Cs · Vd 2 · f [W] ... (2) Therefore, the total loss Ws of the snubber circuit 2 is expressed as follows. Since Ws = Ws1 + Ws2 = 1/ 2 · Cs · {(Vsm-Vd) 2 + Vd 2} · f [W] ... (3) Surge voltage Vsm is represented by -L · di / dt as described above, the circuit The larger the inductance L of the wiring, the larger the surge voltage. Further, since di / dt is influenced by the capacitance Cs of the capacitor 4, the surge voltage becomes lower as Cs becomes larger. However, if the capacitance Cs of the capacitor 4 is too large, the amount of charge discharged during the ON period of the semiconductor switching element 1 must be increased, which naturally increases the charging / discharging current of the capacitor 4, which is not always practical. Further, since the snubber circuit loss increases from the equation (3), it is necessary to select an optimum constant. In the conventional snubber circuit, the capacitance Cs of the capacitor 4 is several thousand p
F to several μF is general.
【０００４】[0004]
【発明が解決しようとする課題】上述のように、従来の
スナバ回路では電力変換回路の配線インダクタンスやス
ナバ回路自体の配線インダクタンス等の不確定な要素に
よりサージ電圧が変化するので、半導体スイッチング素
子１の破壊電圧以下にサージ電圧を抑えることは必ずし
も容易でない。また、サージ電圧を下げるためにコンデ
ンサ４の容量を大きくすると、スナバ回路における損失
が増加するという問題がある。本発明の目的は、半導体
スイッチング素子にかかるサージ電圧を確実に素子の破
壊電圧以下に抑えることができ、しかも回路損失の低減
を図り得る半導体スイッチング素子保護用スナバ回路を
提供することにある。As described above, in the conventional snubber circuit, the surge voltage changes due to uncertain factors such as the wiring inductance of the power conversion circuit and the wiring inductance of the snubber circuit itself. It is not always easy to suppress the surge voltage below the breakdown voltage. Further, if the capacitance of the capacitor 4 is increased to reduce the surge voltage, there is a problem that the loss in the snubber circuit increases. An object of the present invention is to provide a snubber circuit for protecting a semiconductor switching element, which can surely suppress a surge voltage applied to the semiconductor switching element to a breakdown voltage of the element or less and can reduce a circuit loss.
【０００５】[0005]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明のスナバ回路は実施例の図面に見られるよ
うに、半導体スイッチング素子１に並列接続されたダイ
オード３及びコンデンサ４の直列接続回路と、オン状態
においてコンデンサ４の電荷を放電するコンデンサ放電
用スイッチング回路７を含んでコンデンサ４に対して並
列接続されたコンデンサ放電回路と、コンデンサ４の電
圧を検出する電圧検出回路８と、電圧検出回路８がコン
デンサ４の端子電圧が第１の設定電圧まで上昇したこと
を検出するとコンデンサ放電用スイッチング回路７をオ
ン状態にしてコンデンサ４の電荷を放電させ、電圧検出
回路８が第１の設定電圧より低い第２の設定電圧までコ
ンデンサ４の端子電圧が下降したことを検出するとコン
デンサ用スイッチング回路７をオフ状態にするドライブ
回路９とからなる。In order to solve the above-mentioned problems, the snubber circuit of the present invention has a diode 3 and a capacitor 4 connected in parallel with a semiconductor switching element 1 in series, as shown in the drawings of the embodiment. A connection circuit, a capacitor discharge circuit connected in parallel to the capacitor 4 including a capacitor discharge switching circuit 7 that discharges the charge of the capacitor 4 in the ON state, and a voltage detection circuit 8 that detects the voltage of the capacitor 4. When the voltage detection circuit 8 detects that the terminal voltage of the capacitor 4 has risen to the first set voltage, the capacitor discharge switching circuit 7 is turned on to discharge the electric charge of the capacitor 4, and the voltage detection circuit 8 changes the first voltage. When it is detected that the terminal voltage of the capacitor 4 has dropped to the second set voltage lower than the set voltage, the capacitor switch is detected. Comprising a grayed circuit 7 from the drive circuit 9 for the OFF state.
【０００６】[0006]
【作用】本発明のスナバ回路においては、コンデンサ４
の電圧が第１の設定電圧から第２の設定電圧に下降する
までの間だけオン状態になったコンデンサ放電用スイッ
チ７を含むコンデンサ放電回路を通してコンデンサ４の
電荷が放電される。従って、本発明によれば、サージ電
圧を確実に半導体スイッチング素子の破壊電圧以下に抑
制できる程度にコンデンサ４の容量を大きくしても、コ
ンデンサ４の電荷が全て放電されることがないため、ス
ナバ回路における損失が増加することがない。In the snubber circuit of the present invention, the capacitor 4
The electric charge of the capacitor 4 is discharged through the capacitor discharge circuit including the capacitor discharge switch 7 which is turned on only until the voltage of 1 drops from the first set voltage to the second set voltage. Therefore, according to the present invention, even if the capacitance of the capacitor 4 is increased to such an extent that the surge voltage can be reliably suppressed to the breakdown voltage of the semiconductor switching element or less, the electric charge of the capacitor 4 is not completely discharged. There is no increase in losses in the circuit.
【０００７】[0007]
【実施例】以下、本発明の実施例を図１を参照して詳細
に説明する。同図の１はＦＥＴからなる半導体スイッチ
ング素子で、この素子１のソース・ドレイン間にダイオ
ード３とコンデンサ４の直列接続回路が並列接続されて
いる。このコンデンサ４は、サージ電圧を抑制し且つ吸
収できる程度に大きな容量を選定でき、例えば数μＦ〜
数百μＦオーダの容量を使用することができる。６は抵
抗、７はコンデンサ放電用スイッチング回路を構成する
ＦＥＴである。この抵抗６とＦＥＴ７とによりコンデン
サ放電回路が構成され、このコンデンサ放電回路がコン
デンサ４に対して並列接続されている。８はコンデンサ
４の両端電圧を検出する電圧検出回路であり、電圧検出
回路８はコンデンサ４の端子電圧Ｖｃが第１の設定電圧
Ｖs1を越えてから第２の設定電圧Ｖs2になるまでの間検
出信号を出力する。検出信号は電圧検出回路８の出力端
とＦＥＴ７のゲートとの間に接続されたドライブ回路９
に入力される。ドライブ回路９は、電圧検出回路８が第
１の設定電圧Ｖs1を検出するとＦＥＴ７のゲートにゲー
ト信号を供給し、電圧検出回路８が第１の設定電圧Ｖs1
を検出した後該第１の設定電圧より低い第２の設定電圧
Ｖs2を検出するまでゲート信号をＦＥＴ７のゲートに供
給し続ける。以上の構成により本実施例のスナバ回路１
０が形成されている。Embodiments of the present invention will be described in detail below with reference to FIG. Reference numeral 1 in the figure is a semiconductor switching element composed of an FET, and a series connection circuit of a diode 3 and a capacitor 4 is connected in parallel between the source and drain of the element 1. This capacitor 4 can be selected to have a large capacity so as to suppress and absorb surge voltage.
Capacities on the order of hundreds of μF can be used. Reference numeral 6 is a resistor, and 7 is an FET forming a switching circuit for discharging a capacitor. The resistor 6 and the FET 7 form a capacitor discharge circuit, and this capacitor discharge circuit is connected in parallel to the capacitor 4. Reference numeral 8 denotes a voltage detection circuit for detecting the voltage across the capacitor 4, and the voltage detection circuit 8 detects from the time when the terminal voltage Vc of the capacitor 4 exceeds the first set voltage Vs1 to the second set voltage Vs2. Output a signal. The detection signal is a drive circuit 9 connected between the output end of the voltage detection circuit 8 and the gate of the FET 7.
Entered in. The drive circuit 9 supplies a gate signal to the gate of the FET 7 when the voltage detection circuit 8 detects the first set voltage Vs1, and the voltage detection circuit 8 outputs the first set voltage Vs1.
The gate signal is continuously supplied to the gate of the FET 7 until the second set voltage Vs2, which is lower than the first set voltage, is detected after the detection. With the above configuration, the snubber circuit 1 of this embodiment
0 is formed.
【０００８】ここで第１の設定電圧Ｖs1はサージ電圧の
ピーク値を規定するものであり、Ｖs1≒Ｖsmとなる。Ｖ
siは半導体スイッチング素子１の破壊電圧を瞬時たりと
も越えてはならないので、ある程度余裕をもって破壊電
圧の７０％以下に設定するのが望ましい。また、コンデ
ンサ放電用スイッチング回路を構成するＦＥＴ７は半導
体スイッチング素子１よりも耐電圧の高い素子が使用さ
れるべきであるが、耐電圧の低い素子が使われる場合は
当然ＦＥＴ７の破壊電圧の７０％以下に第１の設定電圧
Ｖs1が設定されるべきである。第２の設定電圧Ｖs2は本
実施例のスナバ回路１０のサージ電圧吸収能力を規定す
るものであり、Ｖs1−Ｖs2の差電圧が大きいほどサージ
電圧吸収能力は大になる。なぜならば、Ｖs1−Ｖs2の差
電圧分だけコンデンサ４に蓄えられた電荷を放電するこ
とになるので、放電する電荷量が多ければ多いほど次回
発生するサージ電圧を抑制し吸収する能力が高まるわけ
である。但しＶs2は電源電圧Ｖｄ以下にならぬようある
程度高めに設定されなければならない。これは本実施例
のスナバ回路１０にサージ電圧分のエネルギー以外の余
分なエネルギーを消費させたくないからである。Here, the first set voltage Vs1 defines the peak value of the surge voltage, and Vs1≈Vsm. V
Since si should not exceed the breakdown voltage of the semiconductor switching element 1 even momentarily, it is desirable to set it to 70% or less of the breakdown voltage with some margin. Further, as the FET 7 constituting the switching circuit for discharging the capacitor, an element having a higher withstand voltage than the semiconductor switching element 1 should be used, but when an element having a lower withstand voltage is used, naturally 70% of the breakdown voltage of the FET 7 is used. Below, the first set voltage Vs1 should be set. The second set voltage Vs2 defines the surge voltage absorption capability of the snubber circuit 10 of the present embodiment, and the larger the difference voltage between Vs1 and Vs2, the greater the surge voltage absorption capability. This is because the electric charge stored in the capacitor 4 is discharged by the difference voltage between Vs1 and Vs2. Therefore, the larger the amount of electric charge discharged, the higher the ability to suppress and absorb the surge voltage generated next time. is there. However, Vs2 must be set somewhat higher so that it does not become lower than the power supply voltage Vd. This is because the snubber circuit 10 of the present embodiment does not want to consume extra energy other than the energy for the surge voltage.
【０００９】次に、本実施例の動作を図２の（ａ）〜
（ｄ）を参照して説明する。先ず、図２（ａ）に示した
ように、半導体スイッチング素子１のドレイン・ソース
間にサージ電圧Ｖsmが発生すると、ダイオード３を介し
てコンデンサ４がサージ電圧を吸収する。コンデンサ４
の電圧が電圧検出回路８の第１の設定電圧Ｖs1に達する
までは（時間ｔ0a〜ｔ1aの期間）、図２（Ｃ）に示した
ように充電電流が流れるだけであり、このときのスナバ
回路１０の損失は０である。コンデンサ４の電圧が図２
の時間ｔ1aで第１の設定電圧Ｖs1に達すると、電圧検出
回路８からの検出出力によりドライブ回路９から図２
（ｄ）の波形のゲート電圧Ｖｇが出力されて、ＦＥＴ７
がオン状態になる。これによりコンデンサ４の電荷は図
２の時間ｔ1a〜ｔ2aの期間で、抵抗６とＦＥＴ７を通し
て放電される。そしてコンデンサ４の電圧Ｖｃが第２の
設定電圧Ｖs2まで下がると、ドライブ回路９の出力がな
くなり、第２のＦＥＴ７がオフ状態になる。以下同様
に、コンデンサ４は第１，第２の設定電圧Ｖs1, Ｖs2の
間で充放電を繰り返して、コンデンサ４の電圧が所定の
電圧範囲に抑制される。Next, the operation of this embodiment will be described with reference to FIGS.
This will be described with reference to (d). First, as shown in FIG. 2A, when a surge voltage Vsm occurs between the drain and source of the semiconductor switching element 1, the capacitor 4 absorbs the surge voltage via the diode 3. Capacitor 4
The charging current only flows as shown in FIG. 2C until the voltage of 1 reaches the first set voltage Vs1 of the voltage detection circuit 8 (time period from t0a to t1a), and the snubber circuit at this time The loss of 10 is 0. The voltage of the capacitor 4 is shown in Fig. 2.
2 when the first set voltage Vs1 is reached at time t1a of FIG.
The gate voltage Vg having the waveform shown in FIG.
Turns on. As a result, the electric charge of the capacitor 4 is discharged through the resistor 6 and the FET 7 in the period of time t1a to t2a in FIG. Then, when the voltage Vc of the capacitor 4 drops to the second set voltage Vs2, the output of the drive circuit 9 is stopped and the second FET 7 is turned off. Similarly, the capacitor 4 is repeatedly charged and discharged between the first and second set voltages Vs1 and Vs2, and the voltage of the capacitor 4 is suppressed within a predetermined voltage range.
【００１０】以上により本実施例のスナバ回路１０は配
線のインダクタンス等の不確定な要求によりサージ電圧
が上昇しても確実に第１の設定電圧以下にサージ電圧を
抑制することができる。また、コンデンサ４に蓄えられ
た電荷の放電は第１の設定電圧Ｖs1と第２の設定電圧Ｖ
s2の差電圧分（Ｖs1−Ｖs2）だけであり、全ての電荷を
放電することがない。これは本実施例のスナバ回路１０
に使用されるコンデンサ４が従来例に対して充分大きな
容量を選定でき、また、電荷の放電は次回発生するサー
ジ電圧を抑制し吸収できる分だけでよく、全ての電荷を
放電する必要がないからである。As described above, the snubber circuit 10 of this embodiment can surely suppress the surge voltage below the first set voltage even if the surge voltage rises due to uncertain demands such as the inductance of the wiring. Further, the electric charge stored in the capacitor 4 is discharged by the first set voltage Vs1 and the second set voltage Vs1.
Only the difference voltage of s2 (Vs1−Vs2), and not all the charges are discharged. This is the snubber circuit 10 of this embodiment.
The capacitor 4 used for the capacitor can be selected to have a sufficiently large capacity as compared with the conventional example, and the electric charges need only be discharged by suppressing and absorbing the surge voltage generated next time, and it is not necessary to discharge all the electric charges. Is.
【００１１】[0011]
【発明の効果】以上の通り、本発明によれば、コンデン
サの電圧が第１の設定電圧から第２の設定電圧に下降す
るまでの間だけオン状態になるコンデンサ放電用スイッ
チを含むコンデンサ放電回路を通してコンデンサの電荷
を放電するため、サージ電圧を半導体スイッチング素子
の破壊電圧以下に確実に抑制できる程度にコンデンサの
容量を大きくしても、コンデンサの電荷が全て放電され
ることはなく、スナバ回路における損失が増加すること
がないという利点がある。As described above, according to the present invention, a capacitor discharging circuit including a capacitor discharging switch that is turned on only until the voltage of the capacitor drops from the first set voltage to the second set voltage. Since the charge of the capacitor is discharged through the capacitor, even if the capacitance of the capacitor is increased to the extent that the surge voltage can be reliably suppressed to the breakdown voltage of the semiconductor switching element or less, the charge of the capacitor is not completely discharged. There is an advantage that the loss does not increase.
【図１】本発明の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】（ａ），（ｂ），（ｃ），（ｄ）は実施例の動
作を説明する波形図である。2 (a), (b), (c) and (d) are waveform charts for explaining the operation of the embodiment.
【図３】従来のスナバ回路の例を示す回路図である。FIG. 3 is a circuit diagram showing an example of a conventional snubber circuit.
【図４】（ａ），（ｂ），（ｃ）は図３のスナバ回路の
動作を説明する波形図である。4 (a), (b) and (c) are waveform diagrams for explaining the operation of the snubber circuit of FIG.
１…半導体スイッチング素子、３…ダイオード、４…コ
ンデンサ、６…抵抗、７…ＦＥＴ（コンデンサ放電用ス
イッチング回路）、８…電圧検出回路、９…ドライブ回
路、１０…スナバ回路。DESCRIPTION OF SYMBOLS 1 ... Semiconductor switching element, 3 ... Diode, 4 ... Capacitor, 6 ... Resistance, 7 ... FET (capacitor discharging switching circuit), 8 ... Voltage detection circuit, 9 ... Drive circuit, 10 ... Snubber circuit.
Claims (1)
て該半導体スイッチング素子をサージ電圧から保護する
半導体スイッチング素子保護用スナバ回路であって、 前記半導体スイッチング素子に並列接続されたダイオー
ド及びコンデンサの直列接続回路と、 オン状態において前記コンデンサの電荷を放電するコン
デンサ放電用スイッチング回路を含んで前記コンデンサ
に対して並列接続されたコンデンサ放電回路と、 前記コンデンサの電圧を検出する電圧検出回路と、 前記電圧検出回路が第１の設定電圧まで前記コンデンサ
の前記端子電圧が上昇したことを検出すると前記コンデ
ンサ放電用スイッチング回路をオン状態にして前記コン
デンサの電荷を放電させ、前記電圧検出回路が前記第１
の設定電圧より低い第２の設定電圧まで前記コンデンサ
の前記端子電圧が下降したことを検出すると前記コンデ
ンサ用スイッチング回路をオフ状態にするドライブ回路
とからなる半導体スイッチング素子保護用スナバ回路。1. A snubber circuit for protecting a semiconductor switching element, which is connected in parallel to the semiconductor switching element to protect the semiconductor switching element from surge voltage, wherein a series connection circuit of a diode and a capacitor connected in parallel to the semiconductor switching element. A capacitor discharge circuit connected in parallel to the capacitor including a capacitor discharge switching circuit that discharges the charge of the capacitor in an on state; a voltage detection circuit that detects the voltage of the capacitor; and the voltage detection circuit Detects that the terminal voltage of the capacitor has risen to a first set voltage, the capacitor discharge switching circuit is turned on to discharge the charge of the capacitor, and the voltage detection circuit causes the first voltage
A snubber circuit for protecting a semiconductor switching element, which comprises a drive circuit which turns off the capacitor switching circuit when it detects that the terminal voltage of the capacitor has dropped to a second set voltage lower than the set voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063425A JPH05276650A (en) | 1992-03-19 | 1992-03-19 | Snubber circuit for protecting semiconductor switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063425A JPH05276650A (en) | 1992-03-19 | 1992-03-19 | Snubber circuit for protecting semiconductor switching element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276650A true JPH05276650A (en) | 1993-10-22 |
Family
ID=13228925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063425A Withdrawn JPH05276650A (en) | 1992-03-19 | 1992-03-19 | Snubber circuit for protecting semiconductor switching element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276650A (en) |
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