JPH05275645A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPH05275645A
JPH05275645A JP9894192A JP9894192A JPH05275645A JP H05275645 A JPH05275645 A JP H05275645A JP 9894192 A JP9894192 A JP 9894192A JP 9894192 A JP9894192 A JP 9894192A JP H05275645 A JPH05275645 A JP H05275645A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
voltage
memory
applied
line
dram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9894192A
Other languages
Japanese (ja)
Inventor
Kenshirou Arase
謙士朗 荒瀬
Original Assignee
Sony Corp
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PURPOSE: To provide a high-performance DRAM, which can be highly integrated and can be improved in retention characteristics, and to provide a SRAM, wherein a standby leakage current is little, the soft error breakdown strength is improved and the operation of memory cells are stabilized.
CONSTITUTION: In the case where a DRAM is manufactured, a bit line BL of each memory cell for the dram is earthed at 0 volt, a word line WL is provided in the vicinity of a threshold voltage and an AC pulsed voltage is applied through one of the electrode layers constituting a capacitor of each memory cell, whereby a hot carrier stress voltage is applied to a P-MOS transistor. In the case where an SRAM is manufactured, word transistors Q3 and Q4 of each memory cell are turned on, the bit line BL and an inverted bit line BL' are earthed at 0 volt and a DC voltage is applied from the side of a power conductor VDD of a P-load TFT, whereby a hot carrier stress voltage is applied to the TFT.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、P型MOSトランジスタを有する半導体装置の製造方法に係わり、特に、ホットキャリアストレス電圧を積極的に印加することにより、性能の向上を図ることが可能な半導体装置の製造方法に関する。 BACKGROUND OF THE INVENTION This invention relates to a method of manufacturing a semiconductor device having a P-type MOS transistors, in particular, by applying aggressive hot carrier stress voltage, which can improve the performance semiconductor a method of manufacture of the device.

【0002】 [0002]

【従来の技術】たとえばDRAMのような半導体装置では、そのメモリセルのワードトランジスタとして、P型MOSトランジスタに比較して動作スピードが高速であるなどの理由から、N型MOSトランジスタを用いるのが主流である。 In semiconductor devices, such as the Related Art For example DRAM, as the word transistor of the memory cell, from reasons such as the operation speed as compared to the P-type MOS transistor is high, to use N-type MOS transistor mainstream it is.

【0003】 [0003]

【発明が解決しようとする課題】ところで、MOSトランジスタの微細化にともない、バンド- バンド間トンネリングによるドレイン・リーク電流の増加が深刻な問題になりつつある。 Meanwhile [0008], with the miniaturization of MOS transistors, the band - an increase in drain leakage current caused by tunneling between the bands is becoming a serious problem. また、このバンド- バンド間トンネリングによるドレイン・リーク電流は、N型MOSトランジスタの場合に、ホットキャリアストレスにより著しく増大するが、P型MOSトランジスタの場合には、著しく減少することが知られている。 Further, the band - drain leakage current due to band-to-band tunneling in the case of N-type MOS transistor, but significantly increased by the hot carrier stress, in the case of a P-type MOS transistor is known to be significantly reduced . ホットキャリア現象は、MOSトランジスタの微細化により、より多く生じるおそれがあり、MOSトランジスタの微細化にともない、ドレイン・リーク電流の増大が問題となる。 Hot carrier phenomenon, due to the miniaturization of the MOS transistor, there are more occurs a possibility, with the miniaturization of MOS transistors, the increase in drain leakage current becomes a problem. すなわち、N型MOSトランジスタを用いたDRAMの場合には、ドレイン・リーク電流によるメモリセルのリテンション不良が、将来深刻な問題になる可能性がある。 That is, in the case of a DRAM using an N-type MOS transistor is defective retention of the memory cells due to the drain leakage current, can become a serious problem in the future.

【0004】一方、SRAMのような半導体装置では、 [0004] On the other hand, in the semiconductor device such as an SRAM is,
そのメモリセルの負荷トランジスタとして、P型MOS As the load transistors of the memory cells, P-type MOS
トランジスタで構成される薄膜トランジスタ(TFT) Thin film transistor formed by the transistors (TFT)
が用いられている。 It has been used. SRAMの性能を向上させるには、 In order to improve the performance of SRAM,
スタンバイ電流の減少、ソフトエラー耐性の向上、メモリセルの安定動作などが望まれている。 Reduction of standby current, improvement in soft error immunity, etc. stable operation of the memory cell is desired. このような特性を満足させるには、負荷トランジスタとしてのP型MO To satisfy such characteristics, P-type MO as a load transistor
STFTのオン電流の増大と、オフ電流の減少とを図ることが重要である。 And increase in the STFT ON current, it is important to achieve a reduction of the off current.

【0005】本発明は、このような実状に鑑みてなされ、P型MOSトランジスタを有する半導体装置の性能の向上を図ることを主目的とし、より具体的には、高集積化が可能で、かつリテンション特性の向上を図ることが可能な高性能なDRAMを提供すること、およびスタンバイリーク電流が小さく、ソフトエラー耐性が向上し、メモリセルの動作が安定なSRAMを提供することを目的とする。 [0005] The present invention has been made in view of such circumstances, it is to improve the performance of the semiconductor device having a P-type MOS transistor as the main objective, and more specifically, can be highly integrated, and to provide a high-performance DRAM capable of improving the retention characteristic, and the standby leakage current is small, improved resistance to soft errors, the operation of the memory cell and to provide a stable SRAM.

【0006】 [0006]

【課題を解決するための手段】上記目的を達成するために、本発明の半導体装置の製造方法は、P型MOSトランジスタを有する半導体装置の製造が完了する前のいずれかの時点において、P型MOSトランジスタに対して、ホットキャリア現象を積極的に起こさせるホットキャリアストレス電圧を印加することを特徴とする。 To achieve the above object, according to the Invention The method of manufacturing a semiconductor device of the present invention, at any time before the manufacturing of a semiconductor device having a P-type MOS transistor is completed, P-type relative MOS transistor, and applying a hot carrier stress voltage to positively cause the hot carrier phenomenon. 上記ホットキャリアストレス電圧の印加は、半導体装置の製品検査時あるいはバーンイン試験時に行うことが好ましい。 The application of the hot carrier stress voltage is preferably carried out at the time of product inspection or burn-in test of a semiconductor device.

【0007】上記製造方法を用いてDRAMを製造する場合には、各DRAM用メモリセルのビット線を、0ボルトに接地し、ワード線をしきい値電圧近傍に設定し、 [0007] When manufacturing the DRAM using the above manufacturing method, the bit lines of the memory cells for each DRAM, and grounded to 0 volts, setting the word line to the threshold voltage near
各メモリセルのキャパシタを構成するための一方の電極層から、交流パルス状電圧を印加することにより、上記ホットキャリアストレス電圧をワードトランジスタに印加する。 From one electrode layer for forming the capacitor of each memory cell, by applying an AC pulse voltage is applied to the hot carrier stress voltage to the word transistor.

【0008】また、上記製造方法を用いてSRAMを製造するには、各メモリセルのワードトランジスタをオン状態とし、ビット線及び反転ビット線を0ボルトに接地し、負荷TFTの電源線側から直流電圧を印加することにより、上記負荷TFTに対してホットキャリアストレス電圧を印加する。 Further, in the production of SRAM using the above manufacturing method, the word transistor of each memory cell is turned on, the bit line and the inverted bit line is grounded to 0 volts, DC from the power supply line side of the load TFT by applying a voltage, is applied hot carrier stress voltage to the load TFT.

【0009】 [0009]

【作用】本発明の半導体装置の製造方法では、半導体装置の製品検査時あるいはバーンイン試験時などに、P型MOSトランジスタに対して、ホットキャリア現象を積極的に起こさせるホットキャリアストレス電圧を印加する。 In the manufacturing method of the working semiconductor device of the present invention, during product inspection or the like during the burn-in test on the semiconductor device is applied against the P-type MOS transistor, the hot carrier stress voltage to positively cause the hot carrier phenomenon . その結果、P型MOSトランジスタは、ドレイン・ As a result, the P-type MOS transistor, the drain and the
リーク電流が減少する。 The leakage current is reduced. これは、次のような理由によると推測されている。 It has been speculated to be due to the following reasons. すなわち、ホットキャリアストレス電圧によりホットキャリア現象が生じると、ドレイン側の絶縁膜中に、マイナスの電荷がトラップされ、この電荷が、P型MOSトランジスタにおけるドレイン側に作用する電界を弱め、その結果として、リーク電流を減少させていると推測される。 That is, when the hot carrier phenomenon caused by hot carrier stress voltage, in the insulating film on the drain side, a negative charge is trapped, the charge weaken electric field acting on the drain side of the P-type MOS transistor, as a result , it is estimated that reducing the leakage current. したがって、本発明の方法でDRAMを製造する場合には、高集積化が可能で、リテンション特性の優れた高性能なDRAMを得ることができる。 Therefore, when manufacturing DRAM in the method of the invention, it can be highly integrated, it is possible to obtain an excellent performance DRAM retention characteristics. また、P型MOSTFTに対して、故意にホットキャリアストレス電圧を印加した場合には、リーク電流が減少する結果としてオフ電流が減少すると共に、オン電流も増大することが見い出されている。 Further, with respect to P-type MOSTFTs, in case of applying the hot carrier stress voltage is intentionally, the off-current decreases as a result of the leakage current decreases, the on-current is also found to be increased. したがって、 Therefore,
本発明の方法で、TFT負荷型SRAMを製造する場合には、スタンバイ電流が小さく、ソフトエラー耐性が向上し、メモリセルの動作が安定したSRAMを得ることができる。 In the method of the present invention, when manufacturing the TFT load type SRAM, the standby current is small, improved resistance to soft errors, the operation of the memory cell can be obtained a stable SRAM.

【0010】 [0010]

【実施例】以下、本発明の一実施例に係る半導体装置の製造方法について、図面を参照しつつ詳細に説明する。 EXAMPLES Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.
図1は本発明の一実施例に係るDRAM用メモリセルの要部断面図、図2はDRAM用メモリセルの回路図、図3は本発明の他の実施例に係るSRAM用メモリセルの要部断面図、図4はSRAM用メモリセルの回路図である。 Figure 1 is a fragmentary cross-sectional view of a memory cell for a DRAM according to an embodiment of the present invention, FIG 2 is a circuit diagram of a memory cell for DRAM, FIG. 3 is a fragmentary the SRAM memory cell according to another embodiment of the present invention Department sectional view, FIG. 4 is a circuit diagram of a memory cell for SRAM.

【0011】図1,2に示す実施例は、本発明の方法を、プレーナ型DRAMに対して適用した例を示している。 [0011] The examples shown in FIGS. 1 and 2, the method of the present invention, shows an example of the application with respect to planar type DRAM. なお、本発明方法が適用されるDRAMとしては、 As DRAM to which the present invention method is applied,
プレーナ型に限定されず、トレンチ型、スタック型あるいはその他の型式のDRAM全てに対して適用することが可能である。 It is not limited to planar type, trench type, and can be applied to all DRAM stack type or other types. 本実施例において、DRAMを製造するには、図1に示すように、たとえばシリコンウェーハで構成されるP型半導体基板の表面に、N型不純物拡散層であるNウェル領域2を形成し、その表面に、フィールド絶縁膜4およびゲート絶縁膜6を形成する。 In the present embodiment, in the production of DRAM, as shown in FIG. 1, for example, P-type semiconductor substrate surface composed of a silicon wafer, to form a N-well region 2 is N-type impurity diffusion layer, the the surface to form a field insulating film 4 and the gate insulating film 6. フィールド絶縁膜4は、窒化シリコン膜を用いた選択酸化法などで形成され、フィールド絶縁膜4間に、ゲート絶縁膜6 Field insulating film 4 is formed, by selective oxidation method using a silicon nitride film, between the field insulating film 4, a gate insulating film 6
が熱酸化法などで形成される。 There is formed by a thermal oxidation method.

【0012】ゲート絶縁膜6の表面には、MOSトランジスタとなるゲート電極8(図2に示すメモリセルのワード線WLに相当する)が所定のパターンで形成される。 [0012] surface of the gate insulating film 6, a gate electrode 8 made of a MOS transistor (corresponding to the word line WL of the memory cell shown in FIG. 2) is formed with a predetermined pattern. ゲート電極8は、たとえばCVD法により成膜されたポリシリコン膜で構成され、DRAMのメモリセルが二次元アレイ状に形成されるようなパターンで配列される。 The gate electrode 8, for example, a polysilicon film formed by the CVD method, are arranged in a pattern, such as a DRAM memory cell is formed in a two-dimensional array. ゲート電極8が形成された後に、半導体基板のNウェル領域2の表面に、イオン注入法で、所定のパターンでP +型の不純物拡散層9,10,12を形成する。 After the gate electrode 8 is formed, the N-well region 2 of the surface of the semiconductor substrate, an ion implantation method to form a P + -type impurity diffusion layer 9, 10, and 12 in a predetermined pattern. 不純物拡散層9,10は、ゲート電極8に対して自己整合的に形成され、それぞれP型MOSトランジスタのソース領域およびドレイン領域となる。 Impurity diffusion layers 9, 10 are formed in self-alignment with the gate electrode 8, the source region and a drain region of the P-type MOS transistor, respectively. ゲート電極8、ゲート絶縁膜6およびソース・ドレイン領域となる不純物拡散層9,10は、MOSトランジスタを構成し、図2に示すDRAM用メモリセルのワードトランジスタ22に対応する。 Gate electrode 8, the impurity diffusion layers 9, 10 serving as a gate insulating film 6 and the source-drain region constitute a MOS transistor, corresponding to the word transistors 22 of the memory cells for DRAM shown in FIG. 不純物拡散層12は、ドレイン領域となる不純物拡散層10に対して連続して形成され、図2に示すメモリセルの記憶キャパシタ24の一方の電極層となる。 Impurity diffusion layer 12 is formed continuously with respect to the impurity diffusion layer 10 serving as a drain region, and one electrode layer of the memory capacitor 24 of the memory cell shown in FIG.

【0013】ゲート絶縁膜6の表面には、記憶キャパシタ24の他方の電極となるプレート14が形成される。 [0013] surface of the gate insulating film 6, the plate 14 is formed serving as the other electrode of the storage capacitor 24.
プレート14は、たとえばポリシリコン膜で構成され、 Plate 14, for example, a polysilicon film,
CVD法などで成膜することができる。 It can be deposited by a CVD method. ゲート電極8とプレート14とが形成された半導体基板の表面には、層間絶縁膜16が成膜される。 The surface of the semiconductor substrate where the gate electrode 8 and the plate 14 are formed, an interlayer insulating film 16 is deposited. 層間絶縁膜16には、コンタクトホール18が形成され、このコンタクトホール1 The interlayer insulating film 16, contact holes 18 are formed, the contact holes 1
8を通してビット線BLを構成する配線層20が各メモリセルのソース領域を構成する不純物拡散層9に対して接続される。 8 wiring layer 20 constituting the bit line BL is connected to the impurity diffusion layer 9 constituting the source region of each memory cell through. 配線層20は、たとえばアルミニウムなどの金属で構成される。 Wiring layer 20 is composed of metal such as aluminum. なお、図2において、符号26 2, reference numeral 26
は、記憶キャパシタ24の一方の電極層となる不純物拡散層12と、Nウェル領域2との接合浮遊キャパシタである。 It is the impurity diffusion layer 12 serving as one electrode layer of the storage capacitor 24, a bonding floating capacitor between the N-well region 2.

【0014】このようなメモリセルが形成されたDRA [0014] DRA such a memory cell is formed
Mが半導体ウェーハ上に形成された後のバーンイン試験時、あるいは半導体ウェーハを各半導体チップ毎に分割した後の製品検査時において、本実施例では、次のような手段により、ワードトランジスタ22を構成するP型MOSトランジスタに対して、ホットキャリア現象を起こさせる程度のホットキャリアストレス電圧を印加する。 Configuration M is burn-in test after being formed on a semiconductor wafer, or in the product when inspected after the semiconductor wafer is divided into each semiconductor chip, in the present embodiment, by the following means, the word transistor 22 against P-type MOS transistors, for applying a degree of hot carrier stress voltage to cause hot carrier phenomenon.

【0015】すなわち、下記の表1に示すように、図2 [0015] That is, as shown in Table 1 below, Figure 2
に示すビット線BLには、0ボルトの電圧を印加し、ワード線WLにはゲート電極8のしきい値電圧V TH程度の電圧を印加させる。 To the bit line BL shown, 0 Volts is applied for, the word line WL to apply a threshold voltage V TH of about the voltage of the gate electrode 8. そして、記憶キャパシタ24の一方の電極となるプレート14には、表1に示すような交流パルス状電圧が印加される。 Then, the plate 14 serving as one electrode of the storage capacitor 24, an AC pulse voltage as shown in Table 1 is applied.

【表1】 [Table 1] 交流パルス状電圧は、0ボルトから−V PPの幅で変動する周波数が約数MHzオーダー程度のバーストパルス電圧である。 AC pulsed voltage frequency that varies in width -V PP from 0 volts is a burst pulse voltage of about several MHz order. −V PPは、特に限定されないが、−5〜−2 -V PP is not particularly limited, -5-2
0ボルト程度である。 0, which is the volts. ワード線WLに対して、しきい値電圧V TH程度の電圧を印加させるのは、この電圧付近にホットキャリア現象のピークが存在するからである。 The word line WL, and the applying a voltage of about the threshold voltage V TH is because the peak of the hot carrier phenomenon is present in the vicinity of the voltage. また、プレート電圧をバーストパルス電圧にするのは、仮に直流電圧にした場合には、ワードトランジスタ22のドレイン側でのチャージがワードトランジスタ22を介して減少するからである。 Further, to the plate voltage to a burst pulse voltage, if when the DC voltage is that the charge at the drain side of the word transistor 22 is reduced via the word transistor 22.

【0016】このようにして印加されるバーストパルス電圧は、記憶キャパシタ24の容量C PLと、接合浮遊キャパシタ26の浮遊容量C Jとに分圧されるが、一般に、C PLがC Jより大幅に大きいので、電圧の多くは、 The burst pulse voltage applied in this way, the capacitance C PL of the storage capacitor 24, but is pressed stray capacitance C J and half of the joint floating capacitor 26, typically, significant C PL is from C J since large, a lot of voltage,
ワードトランジスタ22を構成するP型MOSトランジスタのドレイン領域に印加される。 It is applied to the drain region of the P-type MOS transistor constituting the word transistor 22. その結果、P型MO As a result, P-type MO
Sトランジスタでは、ホットキャリア現象が生じ、ドレイン側のゲート絶縁膜6中にマイナスの電荷がトラップされると考えられる。 The S transistor, resulting hot carrier phenomenon is believed that negative charges are trapped in the gate insulating film 6 on the drain side. したがって、このように積極的にホットキャリアストレス電圧を製造過程において印加されたP型MOSトランジスタを有するDRAMでは、P Therefore, the DRAM having a P-type MOS transistor applied in this way actively manufacturing process of hot carrier stress voltage, P
型MOSトランジスタのリーク電流が抑制され、メモリセルのリテンション特性が向上する。 Type MOS transistor leakage is suppressed, the retention characteristic of the memory cell can be improved. 一般にMOSトランジスタの微細化により、リーク電流が問題となるが、 Generally the miniaturization of the MOS transistor, although the leak current becomes a problem,
本実施例では、積極的にホットキャリアストレス電圧を印加することによりリーク電流の防止を図っているので、MOSトランジスタの微細化、すなわちメモリセルの高集積化が可能となる。 In this embodiment, since the aim of preventing leakage current, miniaturization of the MOS transistor, that is, it can be highly integrated memory cell by applying a positively hot carrier stress voltage.

【0017】次に、本発明の第2の実施例について、図3,4に基づき説明する。 [0017] Next, a second embodiment of the present invention will be described with reference to FIGS. この実施例は、本発明の方法をTFT負荷型SRAMに対して適用した場合の例を示している。 This example shows an example in which the method of the present invention has been applied to the TFT load type SRAM. TFT負荷型SRAMおよびその製造方法については、一般的に知られているので、ここでは、その概略についてのみ述べる。 The TFT load type SRAM and a manufacturing method thereof, since it is generally known, here will be described the outline only.

【0018】負荷トランジスタとしてTFTを用いたS [0018] S using the TFT as a load transistor
RAMのメモリセルは、図4に示すように、フリップフロップ回路を構成する一対の駆動用トランジスタQ1 , Memory cells of the RAM, as shown in FIG. 4, a pair of driving transistors Q1 to constitute a flip-flop circuit,
Q2と、メモリセルの選択用のワードトランジスタQ3 And Q2, word transistor Q3 for the selection of the memory cell
,Q4 と、負荷トランジスタQ5 ,Q6 とを有する。 , Has a Q4, and a load transistor Q5, Q6.
ワードトランジスタQ3 ,Q4 は、ワード線WLに生じるゲート電圧に応じて、トランジスタをオン状態とし、 Word transistors Q3, Q4, depending on the gate voltage generated in the word line WL, and the transistor in the ON state,
駆動用トランジスタQ1,Q2 で構成されるフリップフロップ回路に記憶してある情報をビット線BLおよび反転ビット線BL'に送信するようになっている。 The information stored in the flip-flop circuit composed of the driving transistor Q1, Q2 is adapted to transmit to the bit line BL and inverted bit line BL '.

【0019】駆動用トランジスタQ1 ,Q2 とワードトランジスタQ3 ,Q4 とは、一般に半導体基板の表面に形成され、負荷トランジスタQ5 ,Q6 が、図3に示すように、半導体基板の上に積層してある薄膜内に形成される。 [0019] The driving transistor Q1, Q2 and the word transistors Q3, Q4, generally formed on the surface of the semiconductor substrate, the load transistors Q5, Q6, as shown in FIG. 3, there are laminated on the semiconductor substrate It is formed in the thin film. たとえば図3に示すように、半導体基板の上に、 For example, as shown in FIG. 3, on a semiconductor substrate,
ゲート絶縁膜を介して駆動用トランジスタQ1 ,Q2のゲート電極32,34が、たとえばポリシリコン膜で形成され、その上に、層間絶縁膜30を介して負荷トランジスタQ5 のゲート電極36および負荷トランジスタQ The gate electrodes 32 and 34 of the gate insulating film for driving through the transistors Q1, Q2 is, for example, formed of a polysilicon film, thereon, the gate electrode 36 and the load transistor Q of the load transistor Q5 via the interlayer insulating film 30
6 のゲート電極38が、ポリシリコン膜で形成される。 The gate electrode 38 of 6 is formed of a polysilicon film.
ゲート電極36は、ゲート電極32に対してコンタクトホールを介して接続され、ゲート電極38は、ゲート電極34に対してコンタクトホールを介して接続される。 The gate electrode 36 is connected through a contact hole to the gate electrode 32, gate electrode 38 is connected through a contact hole to the gate electrode 34.
ゲート電極38の上には、ゲート絶縁膜39を介して半導体層40が積層され、この半導体層40には、ゲート電極38に対するMOSトランジスタのチャネル領域4 On the gate electrode 38, semiconductor layer 40 are laminated via the gate insulating film 39, the semiconductor layer 40, the channel region 4 of the MOS transistor to the gate electrode 38
2およびソース・ドレイン領域44,46が形成される。 2 and the source-drain regions 44 and 46 are formed. 半導体層40に対してソース・ドレイン領域44, Source and drain regions 44 the semiconductor layer 40,
46を形成するには、チャネル領域42部分をマスクして、不純物のイオン注入を行えば良い。 To form the 46 masks the channel region 42 parts, it is sufficient to ion implantation of an impurity. 本実施例では、 In this embodiment,
TFTをP型MOSトランジスタとするため、イオン注入される不純物は、P型不純物である。 To the TFT and P-type MOS transistor, impurity ions are implanted is a P-type impurity.

【0020】このような半導体層40は、たとえばポリシリコン膜で構成され、電源線V DDに対して接続されている。 [0020] Such a semiconductor layer 40 is, for example, a polysilicon film, are connected to the power supply line V DD. また、この半導体層40は、ゲート電極36に対して接続してある。 Further, the semiconductor layer 40, is connected to the gate electrode 36. ゲート電極36に対するMOSトランジスタを構成する半導体層の図示は省略してある。 Illustration of semiconductor layers constituting the MOS transistor to the gate electrode 36 are omitted.

【0021】このようなメモリセルが形成されたSRA [0021] SRA such a memory cell is formed
Mが半導体ウェーハ上に形成された後のバーンイン試験時、あるいは半導体ウェーハを各半導体チップ毎に分割した後の製品検査時において、本実施例では、次のような手段により、負荷トランジスタQ5 ,Q6 を構成するP型MOSトランジスタに対して、ホットキャリア現象を起こさせる程度のホットキャリアストレス電圧を印加する。 When M is a burn-in test after being formed on a semiconductor wafer, or in the product when inspected after the semiconductor wafer is divided into each semiconductor chip, in the present embodiment, by the following means, the load transistors Q5, Q6 against P-type MOS transistor constituting the, to apply a degree of hot carrier stress voltage to cause hot carrier phenomenon.

【0022】すなわち、下記の表2に示すように、図4 [0022] That is, as shown in Table 2 below, 4
に示すビット線BLおよび反転ビット線BL'には、0 The bit lines BL and inverted bit line BL 'shown in, 0
ボルトの電圧を印加し、ワード線WLには、ワードトランジスタQ3 ,Q4 をオンさせる程度の電圧である+3 A voltage of V is applied to the word line WL is a voltage enough to turn on the word transistors Q3, Q4 +3
〜+5ボルト程度の電圧を印加させる。 Applying a ~ + 5 volts voltage. そして、駆動用トランジスタQ1 ,Q2 側に接続される電源線VSSは、 The power supply line VSS connected to the driving transistor Q1, Q2 side,
オープンあるいは通常のVSS電圧を印加し、負荷トランジスタQ5 ,Q6 側の電源線VDDに対して+8〜+10 Applying an open or normal VSS voltage, + 8 to the load transistors Q5, Q6 of the power supply line VDD + 10
ボルト程度の電圧を印加することにより、ホットキャリアストレス電圧を印加する。 By applying a voltage of about V, is applied hot carrier stress voltage.

【表2】 [Table 2]

【0023】ホットキャリアストレス電圧の印加時には、負荷トランジスタQ5 ,Q6 の電源線VDD接続側が、ソース領域となり、駆動用トランジスタQ1 ,Q2 [0023] Upon application of the hot carrier stress voltage, load transistors Q5, Q6 power supply line VDD connection side becomes the source region, the driving transistor Q1, Q2
に対する接続側が、ドレイン領域となる。 Connection side against becomes a drain region. そして、上述の表2のような電圧印加条件では、負荷トランジスタのゲート電極およびドレイン領域に対して、ソース領域を基準として、相対的に−8〜−10ボルトの電圧が印加され、負荷トランジスタオン状態でのホットキャリア現象が発生する。 Then, the voltage application condition shown in Table 2 above, the gate electrode and the drain region of the load transistor, as a reference to the source region, a voltage of relatively -8-10 volts is applied, the load transistor ON hot carrier phenomenon in the state is generated. なお、本発明では、TFT型負荷トランジスタに対してホットキャリア現象を起こさせるための電圧条件は、上述した実施例に限定されず、種々に改変することが可能である。 In the present invention, the voltage condition for causing hot carrier phenomenon respect TFT type load transistors is not limited to the embodiments described above and can be variously modified. たとえば、電源線VDDに対しては、直流電圧のみでなく、交流パルス状電圧を印加するように構成してもよい。 For example, with respect to the power supply line VDD, a DC voltage not only may be configured to apply an AC pulse voltage.

【0024】この実施例では、P型MOSTFTに対して、故意にホットキャリアストレス電圧を印加しているので、リーク電流が減少する結果としてオフ電流が減少すると共に、オン電流も増大する。 [0024] In this embodiment, with respect to P-type MOSTFTs, since the application of hot carrier stress voltage intentionally, the off-current decreases as a result of the leakage current decreases, the on-current is also increased. したがって、本発明の方法で、TFT負荷型SRAMを製造する場合には、 Therefore, in the method of the present invention, when manufacturing the TFT load type SRAM is
スタンバイ電流が小さく、ソフトエラー耐性が向上し、 Standby current is small, and improved resistance to soft errors,
メモリセルの動作が安定したSRAMを得ることができる。 Operation of the memory cell can be obtained a stable SRAM.

【0025】なお、本発明は、上述した実施例に限定されるものではなく、本発明の範囲内で種々に改変することができる。 [0025] The present invention is not limited to the embodiments described above, it can be modified in various ways within the scope of the present invention.

【0026】 [0026]

【発明の効果】以上説明してきたように、本発明によれば、P型MOSトランジスタに対して、ホットキャリア現象を積極的に起こさせるホットキャリアストレス電圧を印加するので、ドレイン・リーク電流が減少する。 As it has been described in the foregoing, according to the present invention, with respect to P-type MOS transistor, since the application of hot carrier stress voltage to positively cause the hot carrier phenomenon, drain leakage current decreases to. したがって、本発明の方法でDRAMを製造する場合には、高集積化が可能で、リテンション特性の優れた高性能なDRAMを得ることができる。 Therefore, when manufacturing DRAM in the method of the invention, it can be highly integrated, it is possible to obtain an excellent performance DRAM retention characteristics. また、P型MOST In addition, P-type MOST
FTに対して、故意にホットキャリアストレス電圧を印加した場合には、リーク電流が減少する結果としてオフ電流が減少すると共に、オン電流も増大することが見い出されているので、本発明の方法でSRAMを製造する場合には、スタンバイ電流が小さく、ソフトエラー耐性が向上し、メモリセルの動作が安定したSRAMを得ることができる。 Against FT, in case of applying the hot carrier stress voltage is intentionally, the off-current decreases as a result of the leakage current is reduced, the on-current is also found to increase, in the method of the present invention when manufacturing the SRAM, the standby current is small, improved resistance to soft errors, the operation of the memory cell can be obtained a stable SRAM. また、本発明の方法では、半導体装置を製造する過程で従来から行われている製品検査時あるいはバーンイン試験時などに、簡便な方法でホットキャリアストレス電圧を印加することができるので、製造プロセスが複雑にならず、製造コストが増大することを防止できる。 In the method of the present invention, during product inspection is conventional in the process of manufacturing a semiconductor device or the like during a burn-in test, it is possible to apply a hot carrier stress voltage by a simple method, the manufacturing process not complicated, it is possible to prevent the manufacturing cost is increased.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例に係るDRAM用メモリセルの要部断面図である。 1 is a fragmentary cross-sectional view of a memory cell for a DRAM according to an embodiment of the present invention.

【図2】DRAM用メモリセルの回路図である。 FIG. 2 is a circuit diagram of a memory cell for DRAM.

【図3】本発明の他の実施例に係るSRAM用メモリセルの要部断面図である。 3 is a fragmentary cross-sectional view of a memory cell for SRAM according to another embodiment of the present invention.

【図4】SRAM用メモリセルの回路図である。 FIG. 4 is a circuit diagram of a memory cell for SRAM.

【符号の説明】 DESCRIPTION OF SYMBOLS

6… ゲート絶縁膜 8… ゲート電極 9,10… 不純物拡散層 14… プレート 22… ワードトランジスタ 24… 記憶キャパシタ 40… 半導体層 42… チャネル領域 44,46… ソース・ドレイン領域 Q1 ,Q2 … 駆動用トランジスタ Q3 ,Q4 … ワードトランジスタ Q5 ,Q6 … 負荷トランジスタ BL… ビット線 WL… ワード線 VDD,VSS… 電源線 6 ... gate insulating film 8 ... gate electrode 9, 10 ... impurity diffusion layer 14 ... plate 22 ... word transistors 24 ... storage capacitor 40 ... semiconductor layer 42 ... channel region 44, 46 ... drain regions Q1, Q2 ... driving transistor Q3, Q4 ... word transistor Q5, Q6 ... load transistor BL ... bit lines WL ... word line VDD, VSS ... power line

フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 7377−4M H01L 29/78 301 J Front page continued (51) Int.Cl. 5 identification symbol Agency Docket No. FI art display portion 7377-4M H01L 29/78 301 J

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 P型MOSトランジスタを有する半導体装置の製造が完了する前のいずれかの時点において、P 1. A at any time before the manufacturing of a semiconductor device having a P-type MOS transistor is completed, P
    型MOSトランジスタに対して、ホットキャリア現象を積極的に起こさせるホットキャリアストレス電圧を印加することを特徴とする半導体装置の製造方法。 For a type MOS transistor, a method of manufacturing a semiconductor device characterized by applying a hot carrier stress voltage to positively cause the hot carrier phenomenon.
  2. 【請求項2】 上記ホットキャリアストレス電圧の印加は、半導体装置の製品検査時あるいはバーンイン試験時に行うことを特徴とする請求項1に記載の半導体装置の製造方法。 Application of claim 2 wherein said hot carrier stress voltage, a method of manufacturing a semiconductor device according to claim 1, characterized in that during product inspection, or burn-in test of a semiconductor device.
  3. 【請求項3】 上記P型MOSトランジスタは、DRA Wherein said P-type MOS transistor, DRA
    M用メモリセルのワードトランジスタに用いられることを特徴とする請求項1または2に記載の半導体装置。 The semiconductor device according to claim 1 or 2, characterized in that used for the word transistor M memory cell.
  4. 【請求項4】 各DRAM用メモリセルのビット線を、 Wherein the bit lines of the memory cells for each DRAM,
    0ボルトに接地し、ワード線をしきい値電圧近傍に設定し、各メモリセルのキャパシタを構成するための一方の電極層から、交流パルス状電圧を印加することにより、 0 grounded to the bolt, to set the word line to the threshold voltage near the one electrode layer for forming the capacitor of each memory cell, by applying an alternating pulse voltage,
    上記ホットキャリアストレス電圧をワードトランジスタに印加することを特徴とする請求項3に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 3, wherein applying the hot carrier stress voltage to the word transistor.
  5. 【請求項5】 上記P型MOSトランジスタは、SRA Wherein said P-type MOS transistor, SRA
    M用メモリセルの負荷薄膜トランジスタとして用いられることを特徴とする請求項1または2に記載の半導体装置。 The semiconductor device according to claim 1 or 2, characterized in that used as the load thin film transistor M memory cells.
  6. 【請求項6】 各メモリセルのワードトランジスタをオン状態とし、ビット線及び反転ビット線を0ボルトに接地し、上記負荷トランジスタの電源線側から直流電圧を印加することにより、上記負荷薄膜トランジスタに対してホットキャリアストレス電圧を印加することを特徴とする請求項5に記載の半導体装置の製造方法。 6. the word transistor in the ON state of each memory cell, the bit line and the inverted bit line is grounded to 0 volts, by applying a DC voltage from the power source line side of the load transistor, to the load TFT the method of manufacturing a semiconductor device according to claim 5, characterized in applying a hot carrier stress voltage Te.
JP9894192A 1992-03-25 1992-03-25 Manufacture of semiconductor device Pending JPH05275645A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9894192A JPH05275645A (en) 1992-03-25 1992-03-25 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9894192A JPH05275645A (en) 1992-03-25 1992-03-25 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JPH05275645A true true JPH05275645A (en) 1993-10-22

Family

ID=14233143

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9894192A Pending JPH05275645A (en) 1992-03-25 1992-03-25 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPH05275645A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6628134B1 (en) 1999-06-30 2003-09-30 Hyundai Electronics Industries Co., Ltd. DC stress supply circuit
US7030449B2 (en) 1995-07-18 2006-04-18 Renesas Technology Corp. Semiconductor integrated circuit device having capacitor element

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030449B2 (en) 1995-07-18 2006-04-18 Renesas Technology Corp. Semiconductor integrated circuit device having capacitor element
US7199433B2 (en) 1995-07-18 2007-04-03 Renesas Technology Corp. Method of manufacturing semiconductor integrated circuit device having capacitor element
US7323735B2 (en) 1995-07-18 2008-01-29 Renesas Technology Corp. Method of manufacturing semiconductor integrated circuit device having capacitor element
US7598558B2 (en) 1995-07-18 2009-10-06 Renesas Technology Corp. Method of manufacturing semiconductor integrated circuit device having capacitor element
US6628134B1 (en) 1999-06-30 2003-09-30 Hyundai Electronics Industries Co., Ltd. DC stress supply circuit

Similar Documents

Publication Publication Date Title
US6064589A (en) Double gate DRAM memory cell
US5177576A (en) Dynamic random access memory having trench capacitors and vertical transistors
US4864374A (en) Two-transistor dram cell with high alpha particle immunity
US5981332A (en) Reduced parasitic leakage in semiconductor devices
US6686624B2 (en) Vertical one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US5963469A (en) Vertical bipolar read access for low voltage memory cell
EP0175378B1 (en) Dynamic random access memory (dram)
US5897351A (en) Method for forming merged transistor structure for gain memory cell
US5293336A (en) Semiconductor memory device and method for manufacturing the same
US6207985B1 (en) DRAM memory cell and array having pass transistors with surrounding gate
US6744676B2 (en) DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US5298782A (en) Stacked CMOS SRAM cell with polysilicon transistor load
US6913964B2 (en) Method of fabricating a one transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US7195995B2 (en) Method of manufacturing a multilayered doped conductor for a contact in an integrated circuit device
US6222217B1 (en) Semiconductor device and manufacturing method thereof
US5909400A (en) Three device BICMOS gain cell
US6756625B2 (en) Memory cell and method for forming the same
US4240092A (en) Random access memory cell with different capacitor and transistor oxide thickness
US6804142B2 (en) 6F2 3-transistor DRAM gain cell
US6714436B1 (en) Write operation for capacitorless RAM
US5466961A (en) Semiconductor device and method of manufacturing the same
US5266507A (en) Method of fabricating an offset dual gate thin film field effect transistor
US20040042256A1 (en) Single transistor vertical memory gain cell
US5198995A (en) Trench-capacitor-one-transistor storage cell and array for dynamic random access memories
US7193278B2 (en) Static random access memories (SRAMS) having vertical transistors