JPH05275645A - Manufacture of semiconductor device - Google Patents
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- JPH05275645A JPH05275645A JP4098941A JP9894192A JPH05275645A JP H05275645 A JPH05275645 A JP H05275645A JP 4098941 A JP4098941 A JP 4098941A JP 9894192 A JP9894192 A JP 9894192A JP H05275645 A JPH05275645 A JP H05275645A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、Ｐ型ＭＯＳトランジス
タを有する半導体装置の製造方法に係わり、特に、ホッ
トキャリアストレス電圧を積極的に印加することによ
り、性能の向上を図ることが可能な半導体装置の製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a P-type MOS transistor, and particularly to a semiconductor capable of improving performance by positively applying a hot carrier stress voltage. The present invention relates to a method of manufacturing a device.
【０００２】[0002]
【従来の技術】たとえばＤＲＡＭのような半導体装置で
は、そのメモリセルのワードトランジスタとして、Ｐ型
ＭＯＳトランジスタに比較して動作スピードが高速であ
るなどの理由から、Ｎ型ＭＯＳトランジスタを用いるの
が主流である。2. Description of the Related Art In a semiconductor device such as a DRAM, for example, an N-type MOS transistor is mainly used as a word transistor of a memory cell because the operation speed is higher than that of a P-type MOS transistor. Is.
【０００３】[0003]
【発明が解決しようとする課題】ところで、ＭＯＳトラ
ンジスタの微細化にともない、バンド- バンド間トンネ
リングによるドレイン・リーク電流の増加が深刻な問題
になりつつある。また、このバンド- バンド間トンネリ
ングによるドレイン・リーク電流は、Ｎ型ＭＯＳトラン
ジスタの場合に、ホットキャリアストレスにより著しく
増大するが、Ｐ型ＭＯＳトランジスタの場合には、著し
く減少することが知られている。ホットキャリア現象
は、ＭＯＳトランジスタの微細化により、より多く生じ
るおそれがあり、ＭＯＳトランジスタの微細化にともな
い、ドレイン・リーク電流の増大が問題となる。すなわ
ち、Ｎ型ＭＯＳトランジスタを用いたＤＲＡＭの場合に
は、ドレイン・リーク電流によるメモリセルのリテンシ
ョン不良が、将来深刻な問題になる可能性がある。With the miniaturization of MOS transistors, an increase in drain leakage current due to band-to-band tunneling is becoming a serious problem. Further, it is known that the drain leak current due to the band-to-band tunneling is remarkably increased by hot carrier stress in the case of the N-type MOS transistor, but is remarkably reduced in the case of the P-type MOS transistor. .. The hot carrier phenomenon may occur more frequently due to the miniaturization of MOS transistors, and the increase in drain leakage current becomes a problem with the miniaturization of MOS transistors. That is, in the case of the DRAM using the N-type MOS transistor, the retention failure of the memory cell due to the drain leak current may become a serious problem in the future.
【０００４】一方、ＳＲＡＭのような半導体装置では、
そのメモリセルの負荷トランジスタとして、Ｐ型ＭＯＳ
トランジスタで構成される薄膜トランジスタ（ＴＦＴ）
が用いられている。ＳＲＡＭの性能を向上させるには、
スタンバイ電流の減少、ソフトエラー耐性の向上、メモ
リセルの安定動作などが望まれている。このような特性
を満足させるには、負荷トランジスタとしてのＰ型ＭＯ
ＳＴＦＴのオン電流の増大と、オフ電流の減少とを図る
ことが重要である。On the other hand, in a semiconductor device such as SRAM,
A P-type MOS is used as the load transistor of the memory cell.
Thin film transistor (TFT) composed of transistors
Is used. To improve the performance of SRAM,
It is desired to reduce standby current, improve soft error tolerance, and stabilize memory cell operation. In order to satisfy such characteristics, a P-type MO as a load transistor is used.
It is important to increase the on-current and decrease the off-current of the STFT.
【０００５】本発明は、このような実状に鑑みてなさ
れ、Ｐ型ＭＯＳトランジスタを有する半導体装置の性能
の向上を図ることを主目的とし、より具体的には、高集
積化が可能で、かつリテンション特性の向上を図ること
が可能な高性能なＤＲＡＭを提供すること、およびスタ
ンバイリーク電流が小さく、ソフトエラー耐性が向上
し、メモリセルの動作が安定なＳＲＡＭを提供すること
を目的とする。The present invention has been made in view of the above circumstances, and its main purpose is to improve the performance of a semiconductor device having a P-type MOS transistor. More specifically, higher integration is possible, and An object of the present invention is to provide a high-performance DRAM capable of improving retention characteristics, and an SRAM having a small standby leak current, improved soft error resistance, and stable memory cell operation.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、Ｐ型ＭＯＳトラ
ンジスタを有する半導体装置の製造が完了する前のいず
れかの時点において、Ｐ型ＭＯＳトランジスタに対し
て、ホットキャリア現象を積極的に起こさせるホットキ
ャリアストレス電圧を印加することを特徴とする。上記
ホットキャリアストレス電圧の印加は、半導体装置の製
品検査時あるいはバーンイン試験時に行うことが好まし
い。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a P-type MOS transistor at any time before the manufacture of the semiconductor device is completed. A feature is that a hot carrier stress voltage that positively causes a hot carrier phenomenon is applied to the MOS transistor. The application of the hot carrier stress voltage is preferably performed during the product inspection of the semiconductor device or the burn-in test.
【０００７】上記製造方法を用いてＤＲＡＭを製造する
場合には、各ＤＲＡＭ用メモリセルのビット線を、０ボ
ルトに接地し、ワード線をしきい値電圧近傍に設定し、
各メモリセルのキャパシタを構成するための一方の電極
層から、交流パルス状電圧を印加することにより、上記
ホットキャリアストレス電圧をワードトランジスタに印
加する。When a DRAM is manufactured by using the above manufacturing method, the bit line of each DRAM memory cell is grounded to 0 volt, and the word line is set near the threshold voltage.
The hot carrier stress voltage is applied to the word transistor by applying an AC pulsed voltage from one electrode layer for forming the capacitor of each memory cell.
【０００８】また、上記製造方法を用いてＳＲＡＭを製
造するには、各メモリセルのワードトランジスタをオン
状態とし、ビット線及び反転ビット線を０ボルトに接地
し、負荷ＴＦＴの電源線側から直流電圧を印加すること
により、上記負荷ＴＦＴに対してホットキャリアストレ
ス電圧を印加する。To manufacture an SRAM using the above manufacturing method, the word transistor of each memory cell is turned on, the bit line and the inverted bit line are grounded to 0 volt, and the DC voltage is applied from the power supply line side of the load TFT. By applying a voltage, a hot carrier stress voltage is applied to the load TFT.
【０００９】[0009]
【作用】本発明の半導体装置の製造方法では、半導体装
置の製品検査時あるいはバーンイン試験時などに、Ｐ型
ＭＯＳトランジスタに対して、ホットキャリア現象を積
極的に起こさせるホットキャリアストレス電圧を印加す
る。その結果、Ｐ型ＭＯＳトランジスタは、ドレイン・
リーク電流が減少する。これは、次のような理由による
と推測されている。すなわち、ホットキャリアストレス
電圧によりホットキャリア現象が生じると、ドレイン側
の絶縁膜中に、マイナスの電荷がトラップされ、この電
荷が、Ｐ型ＭＯＳトランジスタにおけるドレイン側に作
用する電界を弱め、その結果として、リーク電流を減少
させていると推測される。したがって、本発明の方法で
ＤＲＡＭを製造する場合には、高集積化が可能で、リテ
ンション特性の優れた高性能なＤＲＡＭを得ることがで
きる。また、Ｐ型ＭＯＳＴＦＴに対して、故意にホット
キャリアストレス電圧を印加した場合には、リーク電流
が減少する結果としてオフ電流が減少すると共に、オン
電流も増大することが見い出されている。したがって、
本発明の方法で、ＴＦＴ負荷型ＳＲＡＭを製造する場合
には、スタンバイ電流が小さく、ソフトエラー耐性が向
上し、メモリセルの動作が安定したＳＲＡＭを得ること
ができる。According to the method of manufacturing a semiconductor device of the present invention, a hot carrier stress voltage that positively causes a hot carrier phenomenon is applied to a P-type MOS transistor during a product inspection or a burn-in test of the semiconductor device. .. As a result, the P-type MOS transistor is
Leakage current is reduced. It is presumed that this is due to the following reasons. That is, when a hot carrier phenomenon occurs due to the hot carrier stress voltage, negative charges are trapped in the insulating film on the drain side, and the charges weaken the electric field acting on the drain side in the P-type MOS transistor, and as a result, It is estimated that the leak current is reduced. Therefore, when a DRAM is manufactured by the method of the present invention, a high-performance DRAM that can be highly integrated and has excellent retention characteristics can be obtained. Further, it has been found that when a hot carrier stress voltage is intentionally applied to the P-type MOSTFT, the leak current decreases, and as a result, the off current decreases and the on current also increases. Therefore,
When manufacturing a TFT load type SRAM by the method of the present invention, an SRAM having a small standby current, improved soft error resistance, and stable memory cell operation can be obtained.
【００１０】[0010]
【実施例】以下、本発明の一実施例に係る半導体装置の
製造方法について、図面を参照しつつ詳細に説明する。
図１は本発明の一実施例に係るＤＲＡＭ用メモリセルの
要部断面図、図２はＤＲＡＭ用メモリセルの回路図、図
３は本発明の他の実施例に係るＳＲＡＭ用メモリセルの
要部断面図、図４はＳＲＡＭ用メモリセルの回路図であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device manufacturing method according to an embodiment of the present invention will be described in detail below with reference to the drawings.
1 is a cross-sectional view of a main part of a DRAM memory cell according to an embodiment of the present invention, FIG. 2 is a circuit diagram of a DRAM memory cell, and FIG. 3 is a schematic view of an SRAM memory cell according to another embodiment of the present invention. FIG. 4 is a partial cross-sectional view and FIG. 4 is a circuit diagram of an SRAM memory cell.
【００１１】図１，２に示す実施例は、本発明の方法
を、プレーナ型ＤＲＡＭに対して適用した例を示してい
る。なお、本発明方法が適用されるＤＲＡＭとしては、
プレーナ型に限定されず、トレンチ型、スタック型ある
いはその他の型式のＤＲＡＭ全てに対して適用すること
が可能である。本実施例において、ＤＲＡＭを製造する
には、図１に示すように、たとえばシリコンウェーハで
構成されるＰ型半導体基板の表面に、Ｎ型不純物拡散層
であるＮウェル領域２を形成し、その表面に、フィール
ド絶縁膜４およびゲート絶縁膜６を形成する。フィール
ド絶縁膜４は、窒化シリコン膜を用いた選択酸化法など
で形成され、フィールド絶縁膜４間に、ゲート絶縁膜６
が熱酸化法などで形成される。The embodiment shown in FIGS. 1 and 2 shows an example in which the method of the present invention is applied to a planar type DRAM. As a DRAM to which the method of the present invention is applied,
The present invention is not limited to the planar type and can be applied to all trench type, stacked type and other types of DRAM. In order to manufacture a DRAM in the present embodiment, as shown in FIG. 1, an N well region 2 which is an N type impurity diffusion layer is formed on the surface of a P type semiconductor substrate made of, for example, a silicon wafer, The field insulating film 4 and the gate insulating film 6 are formed on the surface. The field insulating film 4 is formed by a selective oxidation method using a silicon nitride film, and the gate insulating film 6 is formed between the field insulating films 4.
Are formed by a thermal oxidation method or the like.
【００１２】ゲート絶縁膜６の表面には、ＭＯＳトラン
ジスタとなるゲート電極８（図２に示すメモリセルのワ
ード線ＷＬに相当する）が所定のパターンで形成され
る。ゲート電極８は、たとえばＣＶＤ法により成膜され
たポリシリコン膜で構成され、ＤＲＡＭのメモリセルが
二次元アレイ状に形成されるようなパターンで配列され
る。ゲート電極８が形成された後に、半導体基板のＮウ
ェル領域２の表面に、イオン注入法で、所定のパターン
でＰ+ 型の不純物拡散層９，１０，１２を形成する。不
純物拡散層９，１０は、ゲート電極８に対して自己整合
的に形成され、それぞれＰ型ＭＯＳトランジスタのソー
ス領域およびドレイン領域となる。ゲート電極８、ゲー
ト絶縁膜６およびソース・ドレイン領域となる不純物拡
散層９，１０は、ＭＯＳトランジスタを構成し、図２に
示すＤＲＡＭ用メモリセルのワードトランジスタ２２に
対応する。不純物拡散層１２は、ドレイン領域となる不
純物拡散層１０に対して連続して形成され、図２に示す
メモリセルの記憶キャパシタ２４の一方の電極層とな
る。A gate electrode 8 (corresponding to the word line WL of the memory cell shown in FIG. 2) to be a MOS transistor is formed on the surface of the gate insulating film 6 in a predetermined pattern. Gate electrode 8 is formed of, for example, a polysilicon film formed by a CVD method, and is arranged in a pattern such that memory cells of DRAM are formed in a two-dimensional array. After the gate electrode 8 is formed, P + -type impurity diffusion layers 9, 10 and 12 are formed in a predetermined pattern on the surface of the N well region 2 of the semiconductor substrate by an ion implantation method. The impurity diffusion layers 9 and 10 are formed in self-alignment with the gate electrode 8 and serve as a source region and a drain region of the P-type MOS transistor, respectively. The gate electrode 8, the gate insulating film 6, and the impurity diffusion layers 9 and 10 serving as the source / drain regions form a MOS transistor and correspond to the word transistor 22 of the DRAM memory cell shown in FIG. The impurity diffusion layer 12 is continuously formed with respect to the impurity diffusion layer 10 serving as the drain region and serves as one electrode layer of the storage capacitor 24 of the memory cell shown in FIG.
【００１３】ゲート絶縁膜６の表面には、記憶キャパシ
タ２４の他方の電極となるプレート１４が形成される。
プレート１４は、たとえばポリシリコン膜で構成され、
ＣＶＤ法などで成膜することができる。ゲート電極８と
プレート１４とが形成された半導体基板の表面には、層
間絶縁膜１６が成膜される。層間絶縁膜１６には、コン
タクトホール１８が形成され、このコンタクトホール１
８を通してビット線ＢＬを構成する配線層２０が各メモ
リセルのソース領域を構成する不純物拡散層９に対して
接続される。配線層２０は、たとえばアルミニウムなど
の金属で構成される。なお、図２において、符号２６
は、記憶キャパシタ２４の一方の電極層となる不純物拡
散層１２と、Ｎウェル領域２との接合浮遊キャパシタで
ある。A plate 14 serving as the other electrode of the storage capacitor 24 is formed on the surface of the gate insulating film 6.
The plate 14 is made of, for example, a polysilicon film,
The film can be formed by a CVD method or the like. An interlayer insulating film 16 is formed on the surface of the semiconductor substrate on which the gate electrode 8 and the plate 14 are formed. A contact hole 18 is formed in the interlayer insulating film 16, and the contact hole 1
The wiring layer 20 forming the bit line BL is connected through 8 to the impurity diffusion layer 9 forming the source region of each memory cell. Wiring layer 20 is made of a metal such as aluminum. In FIG. 2, reference numeral 26
Is a junction floating capacitor of the N well region 2 and the impurity diffusion layer 12 which is one electrode layer of the storage capacitor 24.
【００１４】このようなメモリセルが形成されたＤＲＡ
Ｍが半導体ウェーハ上に形成された後のバーンイン試験
時、あるいは半導体ウェーハを各半導体チップ毎に分割
した後の製品検査時において、本実施例では、次のよう
な手段により、ワードトランジスタ２２を構成するＰ型
ＭＯＳトランジスタに対して、ホットキャリア現象を起
こさせる程度のホットキャリアストレス電圧を印加す
る。DRA in which such a memory cell is formed
In the burn-in test after M is formed on the semiconductor wafer or in the product inspection after the semiconductor wafer is divided into each semiconductor chip, the word transistor 22 is configured by the following means in this embodiment. A hot carrier stress voltage that causes a hot carrier phenomenon is applied to the P-type MOS transistor.
【００１５】すなわち、下記の表１に示すように、図２
に示すビット線ＢＬには、０ボルトの電圧を印加し、ワ
ード線ＷＬにはゲート電極８のしきい値電圧ＶTH程度の
電圧を印加させる。そして、記憶キャパシタ２４の一方
の電極となるプレート１４には、表１に示すような交流
パルス状電圧が印加される。That is, as shown in Table 1 below, FIG.
A voltage of 0 volt is applied to the bit line BL shown in 1 and a voltage of about the threshold voltage V TH of the gate electrode 8 is applied to the word line WL. Then, an alternating pulse voltage as shown in Table 1 is applied to the plate 14 which is one of the electrodes of the storage capacitor 24.
【表１】 交流パルス状電圧は、０ボルトから−ＶPPの幅で変動す
る周波数が約数ＭＨｚオーダー程度のバーストパルス電
圧である。−ＶPPは、特に限定されないが、−５〜−２
０ボルト程度である。ワード線ＷＬに対して、しきい値
電圧ＶTH程度の電圧を印加させるのは、この電圧付近に
ホットキャリア現象のピークが存在するからである。ま
た、プレート電圧をバーストパルス電圧にするのは、仮
に直流電圧にした場合には、ワードトランジスタ２２の
ドレイン側でのチャージがワードトランジスタ２２を介
して減少するからである。[Table 1] The AC pulse voltage is a burst pulse voltage whose frequency fluctuates in the range of 0 V to −V PP and whose frequency is on the order of several MHz. -V PP is not particularly limited, but may be -5 to -2.
It is about 0 volt. The threshold voltage V TH is applied to the word line WL because there is a peak of the hot carrier phenomenon near this voltage. Further, the plate voltage is set to the burst pulse voltage because the charge on the drain side of the word transistor 22 is reduced via the word transistor 22 if it is set to the DC voltage.
【００１６】このようにして印加されるバーストパルス
電圧は、記憶キャパシタ２４の容量ＣPLと、接合浮遊キ
ャパシタ２６の浮遊容量ＣJ とに分圧されるが、一般
に、ＣPLがＣJ より大幅に大きいので、電圧の多くは、
ワードトランジスタ２２を構成するＰ型ＭＯＳトランジ
スタのドレイン領域に印加される。その結果、Ｐ型ＭＯ
Ｓトランジスタでは、ホットキャリア現象が生じ、ドレ
イン側のゲート絶縁膜６中にマイナスの電荷がトラップ
されると考えられる。したがって、このように積極的に
ホットキャリアストレス電圧を製造過程において印加さ
れたＰ型ＭＯＳトランジスタを有するＤＲＡＭでは、Ｐ
型ＭＯＳトランジスタのリーク電流が抑制され、メモリ
セルのリテンション特性が向上する。一般にＭＯＳトラ
ンジスタの微細化により、リーク電流が問題となるが、
本実施例では、積極的にホットキャリアストレス電圧を
印加することによりリーク電流の防止を図っているの
で、ＭＯＳトランジスタの微細化、すなわちメモリセル
の高集積化が可能となる。The burst pulse voltage thus applied is divided into the capacitance C PL of the storage capacitor 24 and the stray capacitance C J of the junction floating capacitor 26. Generally, C PL is larger than C J. So much of the voltage is
The voltage is applied to the drain region of the P-type MOS transistor forming the word transistor 22. As a result, P-type MO
It is considered that in the S transistor, a hot carrier phenomenon occurs and negative charges are trapped in the gate insulating film 6 on the drain side. Therefore, in the DRAM having the P-type MOS transistor to which the hot carrier stress voltage is positively applied in the manufacturing process,
The leak current of the MOS transistor is suppressed, and the retention characteristic of the memory cell is improved. Generally, leakage current becomes a problem due to miniaturization of MOS transistors.
In this embodiment, since the leak current is prevented by positively applying the hot carrier stress voltage, the MOS transistor can be miniaturized, that is, the memory cell can be highly integrated.
【００１７】次に、本発明の第２の実施例について、図
３，４に基づき説明する。この実施例は、本発明の方法
をＴＦＴ負荷型ＳＲＡＭに対して適用した場合の例を示
している。ＴＦＴ負荷型ＳＲＡＭおよびその製造方法に
ついては、一般的に知られているので、ここでは、その
概略についてのみ述べる。Next, a second embodiment of the present invention will be described with reference to FIGS. This embodiment shows an example in which the method of the present invention is applied to a TFT load type SRAM. Since the TFT load type SRAM and the manufacturing method thereof are generally known, only the outline thereof will be described here.
【００１８】負荷トランジスタとしてＴＦＴを用いたＳ
ＲＡＭのメモリセルは、図４に示すように、フリップフ
ロップ回路を構成する一対の駆動用トランジスタＱ1 ，
Ｑ2と、メモリセルの選択用のワードトランジスタＱ3
，Ｑ4 と、負荷トランジスタＱ5 ，Ｑ6 とを有する。
ワードトランジスタＱ3 ，Ｑ4 は、ワード線ＷＬに生じ
るゲート電圧に応じて、トランジスタをオン状態とし、
駆動用トランジスタＱ1，Ｑ2 で構成されるフリップフ
ロップ回路に記憶してある情報をビット線ＢＬおよび反
転ビット線ＢＬ’に送信するようになっている。S using a TFT as a load transistor
As shown in FIG. 4, the memory cell of the RAM has a pair of driving transistors Q1 and Q1 which form a flip-flop circuit.
Q2 and word transistor Q3 for memory cell selection
, Q4 and load transistors Q5, Q6.
The word transistors Q3 and Q4 turn on the transistors according to the gate voltage generated on the word line WL,
The information stored in the flip-flop circuit composed of the driving transistors Q1 and Q2 is transmitted to the bit line BL and the inverted bit line BL '.
【００１９】駆動用トランジスタＱ1 ，Ｑ2 とワードト
ランジスタＱ3 ，Ｑ4 とは、一般に半導体基板の表面に
形成され、負荷トランジスタＱ5 ，Ｑ6 が、図３に示す
ように、半導体基板の上に積層してある薄膜内に形成さ
れる。たとえば図３に示すように、半導体基板の上に、
ゲート絶縁膜を介して駆動用トランジスタＱ1 ，Ｑ2の
ゲート電極３２，３４が、たとえばポリシリコン膜で形
成され、その上に、層間絶縁膜３０を介して負荷トラン
ジスタＱ5 のゲート電極３６および負荷トランジスタＱ
6 のゲート電極３８が、ポリシリコン膜で形成される。
ゲート電極３６は、ゲート電極３２に対してコンタクト
ホールを介して接続され、ゲート電極３８は、ゲート電
極３４に対してコンタクトホールを介して接続される。
ゲート電極３８の上には、ゲート絶縁膜３９を介して半
導体層４０が積層され、この半導体層４０には、ゲート
電極３８に対するＭＯＳトランジスタのチャネル領域４
２およびソース・ドレイン領域４４，４６が形成され
る。半導体層４０に対してソース・ドレイン領域４４，
４６を形成するには、チャネル領域４２部分をマスクし
て、不純物のイオン注入を行えば良い。本実施例では、
ＴＦＴをＰ型ＭＯＳトランジスタとするため、イオン注
入される不純物は、Ｐ型不純物である。The driving transistors Q1 and Q2 and the word transistors Q3 and Q4 are generally formed on the surface of a semiconductor substrate, and the load transistors Q5 and Q6 are laminated on the semiconductor substrate as shown in FIG. It is formed in a thin film. For example, as shown in FIG. 3, on a semiconductor substrate,
The gate electrodes 32 and 34 of the driving transistors Q1 and Q2 are formed of, for example, a polysilicon film via a gate insulating film, and the gate electrode 36 and the load transistor Q5 of the load transistor Q5 are formed on the gate electrodes 32 and 34 via an interlayer insulating film 30.
The sixth gate electrode 38 is formed of a polysilicon film.
The gate electrode 36 is connected to the gate electrode 32 via a contact hole, and the gate electrode 38 is connected to the gate electrode 34 via a contact hole.
A semiconductor layer 40 is laminated on the gate electrode 38 with a gate insulating film 39 interposed therebetween. In the semiconductor layer 40, the channel region 4 of the MOS transistor with respect to the gate electrode 38 is formed.
2 and source / drain regions 44 and 46 are formed. Source / drain regions 44 for the semiconductor layer 40,
In order to form 46, the channel region 42 portion is masked and impurity ion implantation may be performed. In this example,
Since the TFT is a P-type MOS transistor, the ion-implanted impurities are P-type impurities.
【００２０】このような半導体層４０は、たとえばポリ
シリコン膜で構成され、電源線ＶDDに対して接続されて
いる。また、この半導体層４０は、ゲート電極３６に対
して接続してある。ゲート電極３６に対するＭＯＳトラ
ンジスタを構成する半導体層の図示は省略してある。Such a semiconductor layer 40 is made of, for example, a polysilicon film and is connected to the power supply line V DD . The semiconductor layer 40 is connected to the gate electrode 36. Illustration of the semiconductor layer forming the MOS transistor for the gate electrode 36 is omitted.
【００２１】このようなメモリセルが形成されたＳＲＡ
Ｍが半導体ウェーハ上に形成された後のバーンイン試験
時、あるいは半導体ウェーハを各半導体チップ毎に分割
した後の製品検査時において、本実施例では、次のよう
な手段により、負荷トランジスタＱ5 ，Ｑ6 を構成する
Ｐ型ＭＯＳトランジスタに対して、ホットキャリア現象
を起こさせる程度のホットキャリアストレス電圧を印加
する。SRA having such a memory cell formed
In the burn-in test after M is formed on the semiconductor wafer or in the product inspection after the semiconductor wafer is divided into each semiconductor chip, the load transistors Q5 and Q6 are loaded by the following means in this embodiment. A hot carrier stress voltage that causes a hot carrier phenomenon is applied to the P-type MOS transistor constituting the above.
【００２２】すなわち、下記の表２に示すように、図４
に示すビット線ＢＬおよび反転ビット線ＢＬ’には、０
ボルトの電圧を印加し、ワード線ＷＬには、ワードトラ
ンジスタＱ3 ，Ｑ4 をオンさせる程度の電圧である＋３
〜＋５ボルト程度の電圧を印加させる。そして、駆動用
トランジスタＱ1 ，Ｑ2 側に接続される電源線ＶSSは、
オープンあるいは通常のＶSS電圧を印加し、負荷トラン
ジスタＱ5 ，Ｑ6 側の電源線ＶDDに対して＋８〜＋１０
ボルト程度の電圧を印加することにより、ホットキャリ
アストレス電圧を印加する。That is, as shown in Table 2 below, FIG.
The bit line BL and the inverted bit line BL ′ shown in
A voltage of about 3 is applied to the word line WL to turn on the word transistors Q3 and Q4.
A voltage of about +5 V is applied. The power supply line VSS connected to the driving transistors Q1 and Q2 is
Apply an open or normal VSS voltage to +8 to +10 with respect to the power supply line VDD on the load transistor Q5 and Q6 side.
A hot carrier stress voltage is applied by applying a voltage of about volt.
【表２】 [Table 2]
【００２３】ホットキャリアストレス電圧の印加時に
は、負荷トランジスタＱ5 ，Ｑ6 の電源線ＶDD接続側
が、ソース領域となり、駆動用トランジスタＱ1 ，Ｑ2
に対する接続側が、ドレイン領域となる。そして、上述
の表２のような電圧印加条件では、負荷トランジスタの
ゲート電極およびドレイン領域に対して、ソース領域を
基準として、相対的に−８〜−１０ボルトの電圧が印加
され、負荷トランジスタオン状態でのホットキャリア現
象が発生する。なお、本発明では、ＴＦＴ型負荷トラン
ジスタに対してホットキャリア現象を起こさせるための
電圧条件は、上述した実施例に限定されず、種々に改変
することが可能である。たとえば、電源線ＶDDに対して
は、直流電圧のみでなく、交流パルス状電圧を印加する
ように構成してもよい。When the hot carrier stress voltage is applied, the power supply line VDD connection side of the load transistors Q5 and Q6 serves as the source region, and the driving transistors Q1 and Q2.
The connection side to is the drain region. Under the voltage application conditions shown in Table 2 above, a voltage of -8 to -10 volts is applied to the gate electrode and drain region of the load transistor relative to the source region, and the load transistor is turned on. The hot carrier phenomenon occurs in the state. In the present invention, the voltage conditions for causing the hot carrier phenomenon in the TFT load transistor are not limited to those in the above-mentioned embodiments, but can be modified in various ways. For example, not only a DC voltage but also an AC pulsed voltage may be applied to the power supply line VDD.
【００２４】この実施例では、Ｐ型ＭＯＳＴＦＴに対し
て、故意にホットキャリアストレス電圧を印加している
ので、リーク電流が減少する結果としてオフ電流が減少
すると共に、オン電流も増大する。したがって、本発明
の方法で、ＴＦＴ負荷型ＳＲＡＭを製造する場合には、
スタンバイ電流が小さく、ソフトエラー耐性が向上し、
メモリセルの動作が安定したＳＲＡＭを得ることができ
る。In this embodiment, since the hot carrier stress voltage is intentionally applied to the P-type MOSTFT, the leak current is reduced and the off current is reduced and the on current is also increased. Therefore, when a TFT load type SRAM is manufactured by the method of the present invention,
Standby current is small, soft error tolerance is improved,
It is possible to obtain the SRAM in which the operation of the memory cell is stable.
【００２５】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。The present invention is not limited to the above-mentioned embodiments, but can be variously modified within the scope of the present invention.
【００２６】[0026]
【発明の効果】以上説明してきたように、本発明によれ
ば、Ｐ型ＭＯＳトランジスタに対して、ホットキャリア
現象を積極的に起こさせるホットキャリアストレス電圧
を印加するので、ドレイン・リーク電流が減少する。し
たがって、本発明の方法でＤＲＡＭを製造する場合に
は、高集積化が可能で、リテンション特性の優れた高性
能なＤＲＡＭを得ることができる。また、Ｐ型ＭＯＳＴ
ＦＴに対して、故意にホットキャリアストレス電圧を印
加した場合には、リーク電流が減少する結果としてオフ
電流が減少すると共に、オン電流も増大することが見い
出されているので、本発明の方法でＳＲＡＭを製造する
場合には、スタンバイ電流が小さく、ソフトエラー耐性
が向上し、メモリセルの動作が安定したＳＲＡＭを得る
ことができる。また、本発明の方法では、半導体装置を
製造する過程で従来から行われている製品検査時あるい
はバーンイン試験時などに、簡便な方法でホットキャリ
アストレス電圧を印加することができるので、製造プロ
セスが複雑にならず、製造コストが増大することを防止
できる。As described above, according to the present invention, since the hot carrier stress voltage that positively causes the hot carrier phenomenon is applied to the P-type MOS transistor, the drain leak current is reduced. To do. Therefore, when a DRAM is manufactured by the method of the present invention, a high-performance DRAM that can be highly integrated and has excellent retention characteristics can be obtained. In addition, P-type MOST
It has been found that when a hot carrier stress voltage is intentionally applied to the FT, the leak current decreases, and as a result, the off current decreases and the on current also increases. When manufacturing an SRAM, it is possible to obtain an SRAM with a small standby current, improved soft error resistance, and stable memory cell operation. Further, in the method of the present invention, the hot carrier stress voltage can be applied by a simple method at the time of product inspection or burn-in test which has been conventionally performed in the process of manufacturing a semiconductor device. It is possible to prevent the complexity from increasing and the manufacturing cost to increase.
【図１】本発明の一実施例に係るＤＲＡＭ用メモリセル
の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a DRAM memory cell according to an embodiment of the present invention.
【図２】ＤＲＡＭ用メモリセルの回路図である。FIG. 2 is a circuit diagram of a memory cell for DRAM.
【図３】本発明の他の実施例に係るＳＲＡＭ用メモリセ
ルの要部断面図である。FIG. 3 is a cross-sectional view of an essential part of an SRAM memory cell according to another embodiment of the present invention.
【図４】ＳＲＡＭ用メモリセルの回路図である。FIG. 4 is a circuit diagram of an SRAM memory cell.
６… ゲート絶縁膜 ８… ゲート電極 ９，１０… 不純物拡散層 １４… プレート ２２… ワードトランジスタ ２４… 記憶キャパシタ ４０… 半導体層 ４２… チャネル領域 ４４，４６… ソース・ドレイン領域 Ｑ1 ，Ｑ2 … 駆動用トランジスタ Ｑ3 ，Ｑ4 … ワードトランジスタ Ｑ5 ，Ｑ6 … 負荷トランジスタ ＢＬ… ビット線 ＷＬ… ワード線 ＶDD，ＶSS… 電源線 6 ... Gate insulating film 8 ... Gate electrode 9, 10 ... Impurity diffusion layer 14 ... Plate 22 ... Word transistor 24 ... Storage capacitor 40 ... Semiconductor layer 42 ... Channel region 44, 46 ... Source / drain region Q1, Q2 ... Driving transistor Q3, Q4 ... Word transistor Q5, Q6 ... Load transistor BL ... Bit line WL ... Word line VDD, VSS ... Power supply line
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｊ Continuation of front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location 7377-4M H01L 29/78 301 J
Claims (6)
装置の製造が完了する前のいずれかの時点において、Ｐ
型ＭＯＳトランジスタに対して、ホットキャリア現象を
積極的に起こさせるホットキャリアストレス電圧を印加
することを特徴とする半導体装置の製造方法。1. A semiconductor device having a P-type MOS transistor, P
A method of manufacturing a semiconductor device, characterized in that a hot carrier stress voltage that positively causes a hot carrier phenomenon is applied to a MOS transistor.
は、半導体装置の製品検査時あるいはバーンイン試験時
に行うことを特徴とする請求項１に記載の半導体装置の
製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the hot carrier stress voltage is applied during a product inspection or a burn-in test of the semiconductor device.
Ｍ用メモリセルのワードトランジスタに用いられること
を特徴とする請求項１または２に記載の半導体装置。3. The P-type MOS transistor is a DRA.
3. The semiconductor device according to claim 1, wherein the semiconductor device is used as a word transistor of an M memory cell.
０ボルトに接地し、ワード線をしきい値電圧近傍に設定
し、各メモリセルのキャパシタを構成するための一方の
電極層から、交流パルス状電圧を印加することにより、
上記ホットキャリアストレス電圧をワードトランジスタ
に印加することを特徴とする請求項３に記載の半導体装
置の製造方法。4. The bit line of each DRAM memory cell is
By grounding to 0 volt, setting the word line near the threshold voltage, and applying an AC pulsed voltage from one electrode layer for forming the capacitor of each memory cell,
4. The method of manufacturing a semiconductor device according to claim 3, wherein the hot carrier stress voltage is applied to the word transistor.
Ｍ用メモリセルの負荷薄膜トランジスタとして用いられ
ることを特徴とする請求項１または２に記載の半導体装
置。5. The P-type MOS transistor is SRA.
3. The semiconductor device according to claim 1, which is used as a load thin film transistor of an M memory cell.
ン状態とし、ビット線及び反転ビット線を０ボルトに接
地し、上記負荷トランジスタの電源線側から直流電圧を
印加することにより、上記負荷薄膜トランジスタに対し
てホットキャリアストレス電圧を印加することを特徴と
する請求項５に記載の半導体装置の製造方法。6. The word transistor of each memory cell is turned on, the bit line and the inverted bit line are grounded to 0 volt, and a DC voltage is applied from the power source line side of the load transistor to the load thin film transistor. 6. The method for manufacturing a semiconductor device according to claim 5, wherein a hot carrier stress voltage is applied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098941A JPH05275645A (en) | 1992-03-25 | 1992-03-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098941A JPH05275645A (en) | 1992-03-25 | 1992-03-25 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275645A true JPH05275645A (en) | 1993-10-22 |
Family
ID=14233143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4098941A Pending JPH05275645A (en) | 1992-03-25 | 1992-03-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275645A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628134B1 (en) | 1999-06-30 | 2003-09-30 | Hyundai Electronics Industries Co., Ltd. | DC stress supply circuit |
| US7030449B2 (en) | 1995-07-18 | 2006-04-18 | Renesas Technology Corp. | Semiconductor integrated circuit device having capacitor element |
-
1992
- 1992-03-25 JP JP4098941A patent/JPH05275645A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7030449B2 (en) | 1995-07-18 | 2006-04-18 | Renesas Technology Corp. | Semiconductor integrated circuit device having capacitor element |
| US7199433B2 (en) | 1995-07-18 | 2007-04-03 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having capacitor element |
| US7323735B2 (en) | 1995-07-18 | 2008-01-29 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having capacitor element |
| US7598558B2 (en) | 1995-07-18 | 2009-10-06 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having capacitor element |
| US6628134B1 (en) | 1999-06-30 | 2003-09-30 | Hyundai Electronics Industries Co., Ltd. | DC stress supply circuit |
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