JPH05267998A - 組合せラッチおよびシフトレジスタ回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、動作速度を犠牲にすることなくエラ
ーの検出および訂正能力を与えるコンピュータシステム
を特徴とする。 【構成】システムクロックの１００％の期間にわたって
効果的に出力信号のモニタを行う改善された走査可能な
ラッチ回路であり、ラッチ出力Ｑとシフトレジスタ出力
ＳＯとからなる独立した２系統の信号を出力する。第
１、第２及び第３のラッチ素子を含み、ラッチ回路とし
ての動作時には第１、第２のラッチ素子がマスタ／スレ
ーブ・ラッチ回路のマスタ及びスレーブとしてそれぞれ
動作する。シフトレジスタ回路としての動作時には、シ
フトイン・データＳＩが第１のラッチ素子に結合されこ
の第１のラッチ素子がマスタとして動作し、第３のラッ
チ素子がスレーブとして動作し、所定のクロック信号に
よりデータの選択的なシフト動作が行われる。

Description

【発明の詳細な説明】

【０００１】本発明は相補型金属酸化物半導体（ＣＭＯ
Ｓ）技術を用いる大規模集積回路（ＬＳＩ）及び超大規
模集積回路（ＶＬＳＩ）のための回路設計に関する。更
に詳述すれば、本発明はラッチとシフトレジスタとを組
合わせてこのような回路の従来の設計において固有であ
ったタイミングの拘束を除去するようになされた改善さ
れたＣＭＯＳの設計に関する。

【０００２】大型コンピュータシステムの中央処理装置
（ＣＰＵ）は基本的にはラッチ、組合せ論理回路及びク
ロックシステムからなっている。ラッチはコンピュータ
システム中で用いられている語の大きさに対応し、しば
しばレジスタと呼ばれる群として配置される（「語」と
は所定数のビットのことである）。ラッチの群の間には
組合せ論理回路すなわちデータを記憶（ストア）しない
論理回路が設けられている。

【０００３】あるクロックサイクルの終り、そしてまた
次のクロックサイクルの始めには組合せ論理回路の出力
側のデータが一群のラッチ中に記憶される。このデータ
は一群のラッチの出力側、すなわちこの一群のラッチの
出力側に結合された組合せ論理回路の入力側に現われ
る。この論理回路はデータに関して設計された論理機能
を行いそしてクロックサイクルの終りには組合せロジッ
ク回路の出力が次群のラッチ中に記憶される。この過程
はコンピュータシステムが動作するにつれて何回も反復
される。すなわち、データは組合せ論理回路によって処
理され、記憶され、次群の組合せ論理回路に通過され、
処理され、記憶されていく。

【０００４】ＬＳＩおよびＶＬＳＩ技術の出現に伴っ
て、コンピュータシステムは物理的に小型になった。し
かし多数の論理回路を小さなパッケージとして利用でき
ることにより、コンピュータの設計者がコンピュータの
設計においてシステムの信頼性および試験可能性を増大
させるような特色を含ませることが可能になった。この
ような特色はＬＳＩおよびＶＬＳＩの利用が可能な以前
には高価すぎるものと考えられていた。

【０００５】今日の大型コンピュータシステムに共通す
る一つの特色は「走査可能なラッチ」である。走査可能
なラッチは適当なクロック信号を用いることにより一連
のシフトレジスタに変換できるラッチを含んでいる。こ
の走査可能なラッチは、形成されるシフトレジスタの内
容の検査のためにシフトアウトすることによって「走
査」することを可能にする。このシフトレジスタ、すな
わちラッチは新しいデータをその中にシフトすることに
よって新たな内容をロードすることもできる。

【０００６】前記のラッチを設計中に組み込む場合に
は、選択された群を相互に接続してシフトレジスタを形
成することができる。任意の時点で正確なタイミング信
号がＣＰＵの動作を停止させ、そしてラッチの内容の検
査のためにオペレータのコンピュータコンソールに対し
てシフトアウトさせることができ、または既知のデータ
群をコンピュータコンソールからラッチ中にシフトさせ
ることもできる。言うまでもないことであるが、このよ
うな能力は大型コンピュータをテストするための有力な
特色を表わす。たとえば、浮動小数点除算命令が誤った
結果を与えているものと決定されると、それに関連する
ラッチに既知の数値をシフトすることにより既知の一群
の数をロードすることができる。そしてＣＰＵは一度に
ワンサイクルだけ計算を実施することができる。各サイ
クルの終りにおいて、ラッチの内容をシフトアウトしそ
してチェックすることができる。ラッチが正確な結果を
有しているときには、この結果をラッチにシフトバック
することができそしてＣＰＵは次のサイクルを実行する
ことが可能になる。この過程は誤った結果が検知される
まで継続される。このようにして誤った結果に対応する
回路を容易に発見して交換することができる。これに対
して、このような試験についての特色を伴わない場合に
は、欠陥のある回路を取り除くことは大量の回路ならび
に浮動小数点分割計算に関連する多数のクロックサイク
ルのために極めて困難なものとなろう。

【０００７】ＣＭＯＳ ＶＬＳＩ技術は汎用レジスタ
（ＧＰＲ）を単一のチップ上で製作することを可能にす
るが、これについてはたとえば１９８３年２月２２日付
で出願され本願と同一の譲渡人に譲渡された代理人ドッ
ケットＮｏ．ＣＲＣ−１１３に係る係属中の米国特許出
願Ｎｏ．０６／４６６６０２号の「多重ポート汎用ＣＭ
ＯＳレジスタ」を参照されたい。ＧＰＲはその名前が示
すように必要に応じてＣＰＵの各所でデータの一時的な
記憶のために用いることのできる一般目的のレジスタで
ある。単一チップのＧＰＲは比較的安価でありそして小
さな空間を占めるから、それは大型のコンピュータシス
テム中に容易に用いることができる。これに対してＬＳ
ＩおよびＶＬＳＩの出現の以前にはＧＰＲの特色は余り
にも高価すぎるものと考えられていた。

【０００８】ＧＰＲは以下に説明するようにラッチの内
容の経緯を記憶するために用いられる。この経緯は回路
のエラーをランダムエラーから区別しそしてその他のエ
ラー検出機能を行うために用いられる。たとえば組合せ
論理回路の出力がラッチにロードされるクロックサイク
ルの終りにおいては、いくつかの選択された群のこれら
の出力が近傍のＧＰＲ中にもロードされる。このように
してラッチの内容はサイクルごとに変化するが、ＧＰＲ
はラッチの以前の内容の経緯を含んでいる。さらにエラ
ー検出論理回路を組合せ論理回路として設計することが
でき、たとえばパリティビットを群に付加することがで
き、パリティの発生およびチェック回路を組合せ論理回
路に付加することができそして冗長回路からの出力を加
え、そしてそれらの出力をそれらが同一であるかどうか
についてチェックすることができる。

【０００９】したがって前記の浮動小数点分割命令の例
を用いることにより、エラー検出回路が計算の第４サイ
クルの後にあるエラーを検出すると、ＣＰＵの動作が停
止されそして第４サイクル以前に記憶されていたＧＰＲ
からのデータ群が適当なラッチにロードされこの時点で
ＣＰＵを再度スタートさせることができる。このエラー
が供電システムの雑音パルスなどのような何等かのラン
ダムな欠陥機構によって生じた場合には、計算を実行す
るための第２の試みが可能である。この再度の試行の特
色は多くのエラーがランダムエラーでありそして訂正可
能なエラーであるためにシステムの信頼性を著しく向上
させる。

【００１０】しかしこのエラーが回路の故障によって生
じた場合にはこのエラーは再度生じることになりそして
適当なラッチがオペレータによって操作されて故障した
回路を隔離することになる。

【００１１】前記のエラー検出方法はコンピュータシス
テムの信頼度および試験可能性を著しく改良するもので
はあるが、不都合なことにこのようなエラーを検出する
ためにはクロックサイクルの半分だけが一般的に利用で
きるにすぎない。これは以下さらに詳細に説明するが、
基本的にはＣＰＵの動作が停止されるときにはクロック
信号が所定の状態になければならないという事実によっ
てひき起こされる。もしこの時間（クロックがその所定
状態にあるとき）がエラーを検出するのに十分ではない
ときには、クロック期間を増大しなければならずコンピ
ュータシステムの動作の速度を低下させることになる。
したがってここで必要なのは特にエラーをクロックサイ
クル中の任意の時点で検出しそれによってコンピュータ
システムの動作速度を信頼度のために低下させないよう
にする手段である。したがって本発明の目的は動作速度
を犠牲にすることなくエラーの検出および訂正能力を与
えるコンピュータシステムを提供することにある。

【００１２】本発明のさらに別の目的はラッチが用いら
れているコンピュータシステムの動作速度についての制
限的な要素とならない走査可能なＣＭＯＳラッチを提供
することにある。さらに詳述すれば本発明の目的は全ク
ロックサイクルの間にラッチ出力をエラーに関して監視
するような走査可能なＣＭＯＳラッチを提供することに
ある。

【００１３】本発明の前記ならびにそれ以外の目的は走
査可能なＣＭＯＳラッチデザイン中に組込まれている好
ましい特色の独特な組合せによって実現される。たとえ
ば本発明は同一のクロック信号およびその相補信号を用
いてラッチのマスタおよびスレーブ部分の双方の動作を
効果的に制御する。これによってこれらの双方が同一の
局部クロックドライバによって駆動されそれによりあら
ゆるクロックのスキューを除去することができる。さら
に方形波の変りにチョップされたクロック信号を用いて
エラー検出回路がそれに割当てられた作業を実行するた
めの付加的な時間を提供することができる。最後にシフ
トアウト部分については別個の段階が用いられる。これ
に対して従来技術の設計ではシフトアウト部分としてラ
ッチのスレーブ部分が用いられていたが、そうすること
によって次のシフトイン部分の電気的なロードの存在の
ためにラッチの動作速度が低下することになる。

【００１４】前記の特色の組合わせによって高速コンピ
ュータシステムに用いるのに適した走査可能なラッチ回
路が提供される。このような走査可能なラッチを用いる
とコンピュータシステムのサイクル時間は組合せ論理回
路の回路遅れ、配線遅れ、パッケージ遅れなどによって
決定され走査可能なラッチによっては制限されない。

【００１５】以下は本発明を実施するために意図された
最良の形態についての説明である。この説明は本発明の
一般的な原理を説明するための目的のみのものであって
限定的な意味を有しない。本発明の実際の範囲は添付の
請求の範囲を参照して決定されるべきである。

【００１６】本発明を認識しかつより十分に理解するた
めに、従来技術のラッチ回路および従来技術の組合せラ
ッチ回路およびシフトレジスタ回路をまず図１および図
３について説明する。

【００１７】図１はＣＭＯＳ ＬＳＩおよびＶＬＳＩチ
ップに用いられる典型的なラッチの論理回路図である。
このラッチは二つの部分すなわちマスタ部分１０とスレ
ーブ部分１１とからなっている。それぞれの部分はＴお
よび数字たとえばＴ１，Ｔ２…などで示される二つの電
子的スイッチ例えば伝送ゲートならびにＩおよび数字た
とえばＩ１，Ｉ２…などで示される二つのインバータゲ
ート例えばインバータからなっている。

【００１８】伝送ゲートは小さな○印で示されている制
御入力端の信号が低いときにオンとなりそしてこの制御
入力端の信号が高いときにオフとなる回路である。伝送
ゲートがオンになるとこのゲートは閉じられたスイッチ
として機能しそして信号がそこを通過する。伝送ゲート
がオフになるとそれは開放スイッチとして機能しそして
信号はその通過を阻止される。これら図中において、信
号Ｃはクロック信号であり一方、信号Ｃ^* はこのクロッ
ク信号の相補信号である。したがってＣおよびＣ^* は常
に反対方向の論理値を有しておりＣがハイではＣ^* がロ
ーでありそしてその逆の関係になる。インバータはその
出力側の極性が常に入力側の極性と反対になる回路であ
る。

【００１９】図１のラッチは以下のようにして機能す
る。クロック信号ＣがハイではＣ^* はローでありそして
伝送ゲートＴ１およびＴ４がオンとなり一方伝送ゲート
Ｔ２およびＴ３がオフとなる。データイン信号ＤＩはＴ
１を通過し、Ｉ１によって反転され、Ｉ２によって再び
そのはじめの極性に反転されるがＴ２によってその通過
を阻止される。Ｉ１の出力はＴ３によっても阻止され
る。クロック信号が極性を反転してＣがローになりＣ^*
がハイになると伝送ゲートＴ１およびＴ４がオフになり
一方ゲートＴ２およびＴ３がオンになる。したがってＴ
２の出力端の信号（ＤＩと同じ論理信号）がＩ１の入力
端に加えられる。このように信号はＩ１およびＩ２によ
って形成されるループを通して循環することになるので
これにより入力信号がラッチのマスタ部分１０に対して
「ラッチ」される。

【００２０】これと同時に、伝送ゲートＴ３がオンにな
りそして入力信号ＤＩはＩ１およびＩ３による２回の反
転後に信号Ｑとして出力端に生じる。クロック信号がも
う一度ハイになると、ＣはハイでありＣ^* はローであ
る。そしてラッチの各伝送ゲートはそれぞれの当初の状
態に復帰する。Ｔ３はオフでありそしてＴ４はオンであ
るから、入力信号はここでラッチのスレーブ部分１１中
にラッチされる。

【００２１】図２は図１のラッチのタイミング図であ
り、信号ＤＩ、クロック信号Ｃ、マスタ部分１０の出力
Ｍおよびスレーブ部分１１の出力Ｑを示す。入力信号は
説明のためいくつかのするどいピークをもって示されて
いる（このようなピークは一般的には論理信号の特徴で
はない）。しかしピークはデータ信号に現われる雑音又
はその他の好ましくない非連続部分を表わすことができ
そしてそれ以外に理由がなければこれらのピークは出力
Ｍが入力ＤＩに接続されおよびそれが接続されない時点
を効果的に示す。回路遅延はタイミング図の理解をより
容易なものとするために図２には示されていない。

【００２２】さらに図２について説明すると、時点ｔｐ
０およびｔｐ１の間である第１のクロックサブサイクル
の間にクロック信号Ｃがハイになり、Ｔ１がオンになり
そしてラッチ１０のマスタ部分の出力Ｍが入力信号ＤＩ
に従うことが見られる。時点ｔｐ１、すなわち次のクロ
ックサブサイクルの開始時点では、入力信号ＤＩがラッ
チのマスタ部分１０にラッチされそしてＴ３がオンにな
るのでスレーブ部分１１の出力端Ｑに通過する。ｔｐ１
およびｔｐ２の間で定められるクロックサブサイクルの
間ではマスタ部分の出力ＭはＴ１がオフになっているた
めに信号ＤＩの変化によっては影響されずそしてスレー
ブ部分１１の出力Ｑは一定に保たれている。時点ｔｐ２
においては、マスタ部分１０の内容がスレーブ部分１１
中にラッチされている。ｔｐ２およびｔｐ３の間のクロ
ックサブサイクルはｔｐ０およびｔｐ１の間のサブサイ
クルと同様であり、そしてマスタ部分１０の出力Ｍは再
び入力信号ＤＩに従う。

【００２３】図２に示すように、クロックサイクルはク
ロック信号Ｃの立下がり縁部の間の時間たとえばｔｐ１
−ｔｐ３，ｔｐ３−ｔｐ５などによって定められる。マ
スタスレーブラッチはこのラッチの出力Ｑが全サイクル
の間を通して入力の変化に影響されずに一定であるよう
にしそしてサイクルの開始に先だって入力端が有してい
たのと同じ論理レベルを有するようにする。

【００２４】図３は図１に図示のラッチを二つの伝送ゲ
ートＴ５およびＴ６を付加することによって組合せラッ
チおよびシフトレジスタ段に変換する態様を示す。この
回路の動作を制御するために３種の異なったクロック信
号Ａ，ＢおよびＣが用いられる。これらの各クロック信
号は周知の技術により当業者がマスタクロック信号から
得ることができる。このクロック信号をゲートするため
には図４に示す付加的な回路が必要である。

【００２５】図３の回路をラッチとして使用する際に
は、クロック信号Ａがローに保持されそしてクロック信
号Ｂがハイに保持される。２−入力ＮＡＮＤゲート１７
（図４）はハイレベル信号Ｂおよびクロック信号Ｃ^* に
よってエネーブル化されそして信号（ＢＣ）^* およびイ
ンバータ１９を介してその相補信号ＢＣを発生する。こ
れら二つの信号はそれぞれクロック信号ＣおよびＣ^* の
位相と一致している。信号Ａがローであり従ってＡ^* が
ハイであるので、伝送ゲートＴ５（図３参照）はオフと
なりそしてＴ６はオンとなりそして回路は図１について
説明したようにクロック信号Ｃによって制御される。

【００２６】図３の回路をシフトレジスタ段として用い
る際には、クロック信号Ｃがローに保持される。２−入
力ＮＡＮＤゲート１７はハイレベル信号Ｃ^* によってエ
ネーブル化される。クロック信号Ｂは信号（ＢＣ）^* お
よびインバータ１９を介してその相補信号ＢＣを発生す
る。信号ＢＣおよび（ＢＣ）^* は信号ＢおよびＢ^* とそ
れぞれ位相が一致している。

【００２７】図５は図３の回路がシフトレジスタ段とし
て機能する際のそのタイミング図を示す。時点ｔｐ６に
おいてＴ５はオンでありそしてシフトレジスタの前段か
らのシフトイン信号ＳＩはＴ１によって反転される。時
点ｔｐ７で信号ＳＩはマスタ部分によってラッチされ
る。時点ｔｐ８でＴ３が信号（ＢＣ）^* によってオンと
なりそして信号ＳＩはシフトアウト出力ＳＯに現われ
る。時点ｔｐ９においてスレーブ部分は入力信号ＳＩを
ラッチする。

【００２８】このようにして前記のようにこの回路をシ
フトレジスタとして用いる場合にはクロック信号Ａがマ
スタ部分の動作を制御しそしてクロック信号Ｂがスレー
ブ部分の動作を制御する。これら二つのクロック信号Ａ
およびＢは以下に説明する「チョップ」として示されて
いる。図３の従来技術の回路は二つの固有な欠陥を有し
ている。

【００２９】(1) 図４の回路はこの回路がラッチとし
て用いられる場合にマスタ部分を制御するクロック信号
Ｃとスレーブ部分を制御するクロック信号ＢＣとの間に
スキューを生じさせる。これはＴ１がオンになるのと正
確には同一の時点でＴ３がオフにならないことを意味す
る。従って入力信号ＤＩが瞬間的に出力側に生じそして
この出力側に接続された組合せ論理回路によって実際の
信号として解読される恐れがある。

【００３０】(2) シフトレジスタ出力ＳＯおよびラッ
チ出力Ｑは同一の時点である。ＳＯを次段の入力ＳＩに
接続するために必要な配線は比較的長くなりそしてＱに
接続される回路をロードダウンする。

【００３１】前記の従来技術の問題はいずれもクロック
信号Ｃを低減させることによって回避することができ
る。しかしクロック信号Ｃを低減させることは走査可能
なラッチが用いられている装置のサイクル時間に直接の
衝撃を与え従って装置の全体的な動作速度を低下させる
ので好ましくない。

【００３２】図６は図３の回路に関連する双方の欠点を
解消する本発明の組合せラッチ／シフトレジスタ回路設
計の論理回路図を示す。図６の回路はクロック信号Ａ，
ＢおよびＣによって直接制御されそして図４の回路を必
要としないので図３のスキューの問題が解決される。

【００３３】図６においてこの回路をラッチとして使用
する場合には、クロック信号ＡおよびＢがローに保持さ
れそして伝送ゲートＴ５がオフにかつＴ６がオンにされ
る。ラッチのマスタ部分Ｔ１，Ｉ１，Ｔ２およびＩ２お
よびスレーブ部分Ｔ３，Ｉ３，Ｔ４およびＩ４は図１に
ついて説明したようにクロック信号Ｃの制御下で動作す
る。信号ＢＣの代りに信号Ｂを用いた図５のタイミング
図は図６の回路をシフトレジスタ段として用いる際にこ
の図６にも適用される。図６の回路はこの図６の回路が
別のスレーブ部分Ｔ７，Ｉ５，Ｔ８およびＩ６を有して
いることを除けば図３のシフトレジスタについて説明し
たのと同様にして機能する。このようにして出力ＳＯは
Ｑに対して接続された回路をロードダウンしない。

【００３４】図７は本発明の組合せラッチ／シフトレジ
スタをＣＰＵ中に用いる態様を示す。三つの群のラッチ
２０ａ…２０ｎ，２４ａ…２４ｎならびに２８ａ…２８
ｎが示されている。各ラッチのＳＯ出力は次のラッチの
ＳＩ入力に対して全ての図示のラッチが単一のシフトレ
ジスタを形成するようにして接続されている。各ラッチ
の種々のクロック入力は各ラッチ群２０，２４および２
８について単一の入力ＣＬＫＳとして示されている。

【００３５】ラッチ群の間には組合せ論理回路およびエ
ラー検出論理回路を示すブロック３２および３３が設け
られている。ブロック３２および３３中にはまた汎用レ
ジスタ（ＧＰＲ）が含まれておりいくつかのラッチの出
力がＧＰＲ中にも記憶されることが示されている。この
ようにして前記のようにデータは１サイクルの終りにラ
ッチ２０中にラッチされ、出力端Ｑに表われ、組合せ論
理回路およびエラー検出論理回路３２を通過し（これは
ＧＰＲを含んでいても含んでいなくてもよい）そしてク
ロックサイクルの終りに他のラッチ２４中にラッチされ
る。エラーが検出されると、ＣＰＵクロックが停止され
そして以下の二つの過程のいずれか一方が行われる。

【００３６】(1) ＣＰＵが「バックアップ」されそし
て再スタートされることができる。これは適当なサイク
ル数以前に生じＧＰＲ中に記憶されているデータで関連
するラッチをロードすることによって行われ（これを行
う機構は図７には図示されていない）、そしてエラーを
生じさせたシーケンスを再度トライすることによって行
われる。もしもこのエラーが間断的な問題によって生じ
たものであればこの再度のトライは成功するはずであ
る。これに対してエラーがハードウェアの故障によって
生じたものであるときにはエラーは再度生じることにな
る。

【００３７】(2) ラッチ／シフトレジスタ回路をシフ
トレジスタとして用いることができそしてエラーを生じ
させたデータをコンソールＣＰＵに対してシフトアウト
させることができる。このデータをコンソールＣＰＵに
よって記憶しそしてラッチにシフトバックさせることが
できそしてＣＰＵはもう一度サイクルを実行してエラー
を反復することができる。このようにしてエラーを含む
ラッチ中のデータをコンソールＣＰＵにシフトアウトさ
せることができる。エラーを生じさせた動作の前後のデ
ータを知ることができ、ならぴにエラーが生じた際に行
われた動作を知ることができる。そしてエラーの原因を
分離する試みが可能である。

【００３８】図３および図６のいずれかの回路を図７の
ラッチ２０，２４および２８として用いそしてクロック
信号Ｃ（図２）を用いてこれらのラッチを制御すると、
ＣＰＵの設計に大きな時間的な制約が課せられることに
なる。図２について説明すると、ｔｐ１およびｔｐ２の
間のクロックサブサイクル時間は組合せ論理回路がデー
タを処理する時間にあたりそしてエラー検出回路がエラ
ーを検出している時間にあたる。時点ｔｐ１でデータが
ラッチのマスタ部分にラッチされそしてラッチの出力端
Ｑに生ずる。時点ｔｐ２でデータはラッチのスレーブ部
分にラッチされる。クロックサブサイクルの時点ｔｐ２
とｔｐ３との間でエラーが検出されると、伝送ゲートＴ
１がオンになりそしてマスタ部分の出力Ｍが入力ＤＩに
従う。クロック信号Ｃが停止されると、クロックはロー
レペルになりそしてスレーブ部分はその入力にある論理
レベルをラッチすることになる。このようにしてサイク
ルのはじめに存在したスレーブ部分の内容が変更され
る。

【００３９】前記の問題を回避する一つの方法はエラー
検出論理回路がクロック信号Ｃがローである間にすなわ
ちｔｐ１およびｔｐ２の間で定められるクロックサブサ
イクル時間の間にエラーを検出できるようにクロックサ
イクルを長くとることである。しかしすでに述べたよう
にコンピュータ装置は最大の効率を得るために可能な限
り最大の速度で動作させることが望ましい。従ってサイ
クル時間は最も動作時間の遅い組合せ論理回路の群が機
能しうるような最小の時間に設計される。

【００４０】図８および図９はクロック信号を「チョッ
プ」できる態様を示しかつこのようなチョッピングの利
点を示す。図８は信号ＣＬＫを２−入力ＮＡＮＤゲート
４０の一方の入力端および複数のインバータ４２〜４５
を通して他方の入力端に加える態様を示している。図９
は図８の回路のタイミング図である。信号ＤＣＬＫはイ
ンバータ４２〜４５によってｔｐ１０およびｔｐ１１の
間の時間に等しい量で遅延されている。ｔｐ１１および
ｔｐ１２の間の時間中、ＣＬＫおよびＤＣＬＫの双方は
ハイでありそしてＮＡＮＤゲート４０の出力はローであ
る。この出力はインバータ４１によって反転されてクロ
ック信号ＣＣを生じる（簡単のために図９中にはＮＡＮ
Ｄゲート４０およびインバータ４１による回路遅延は示
していない）。

【００４１】図１の方形波Ｃの代りにチョップされたク
ロック信号ＣＣを用いると、クロック信号がローである
時間の長さが延長される。すなわち方形波Ｃはサイクル
の５０％にわたってローであるが、チョップされたクロ
ック信号ＣＣはこの具体例ではサイクルの９０％にわた
ってローである。本明細書中で説明する走査可能なラッ
チ回路の動作に関係して用いられる信号である図５のチ
ョップされたクロック信号ＡおよびＢは図８中に示され
たのと同様にしてクロック信号ＣＬＫ（又はその他のマ
スタクロック信号）から発生させることができる点に注
意すべきである。

【００４２】チョップされた信号ＣＣを用いてラッチ入
力におけるデータがマスタ部分にラッチされそしてまた
出力端に生じる際にチョップサイクルがｔｐ１２で開始
される（図９参照）。このようにしてエラー検出論理回
路はクロック信号ＣＣがローである間にｔｐ１２および
ｔｐ１３の間の時間を有し任意のエラーを検出する。時
点ｔｐ１３において入力はラッチのスレーブ部分にラッ
チされそして次のサイクルがｔｐ１４で開始される。前
記から明らかなように、チョップされたクロック信号Ｃ
Ｃはエラー検出論理回路がエラーを検出することを許容
される時間を著しく延長する。

【００４３】図６のラッチの改善された変形例の論理回
路図が図１０に示されておりそして対応するタイミング
図が図１１に示されている。この回路をラッチとして用
いる場合には、要素Ｔ２０，Ｉ２０，Ｔ２１およびＩ２
１がマスタ部分を形成しそして要素Ｔ２２，Ｉ２２，Ｔ
２３およびＩ２３がスレーブ部分を形成する。この動作
モードの間（回路がラッチとして使用されている際）で
は、クロック信号ＡおよびＢはローであり、伝送ゲート
Ｔ２４およびＴ２６はオフでありそして伝送ゲートＴ２
５およびＴ２７はオンである。伝送ゲートのクロック信
号Ｃの極性は図１，図３および図６の前記ラッチの具体
例について示されたものと逆である点に注意すべきであ
る。

【００４４】図１１に示すタイミング図においては、時
点ｔｐ１５以前にはクロック信号Ｃがローでありそして
Ｔ２０がオンになっていることが示されている。このよ
うにして、Ｉ２０によって反転された入力信号ＤＩはオ
フになったＴ２２の入力端に存在する。ｔｐ１５の時点
ではクロック信号がハイになる。従ってＴ２０はオフに
なりそしてＴ２１がオンになって信号ＤＩをラッチのマ
スタ部分にラッチする。Ｔ２２もｔｐ１５においてオン
になりそして入力信号ＤＩが出力端Ｑに生じる。時点ｔ
ｐ１６において、クロック信号ＣがローになってＴ２２
をオフにそしてＴ２３をオンにし入力信号をラッチのス
レーブ部分にラッチする。

【００４５】図示のようにクロックサイクルはｔｐ１５
とｔｐ１７との間の時間である。ｔｐ１５とｔｐ１６と
の間の時間はそれがエラー検出論理回路を機能させるの
に要する時間に比較して短い。従ってこの時間の間には
どのような場合にもエラーを検出することはできなかっ
た。このようにｔｐ１５およびｔｐ１６の間のクロック
サイクルのこの部分はなんら重要なものではない。これ
に対してｔｐ１６とｔｐ１７との間でエラーが検出され
ると、クロック信号はローでありそして入力をラッチの
マスタ部分にラッチせずに停止させることができる。こ
のようにこの回路はエラー検出信号を動作させるために
有用な完全なサイクルを与える。

【００４６】図１０の回路をシフトレジスタ段として用
いる場合には、クロック信号Ｃがローに保持される。伝
送ゲートＴ２２がオフになりそしてＴ２０がオンにな
る。図６の具体例ではラッチのマスタ部分はそれがクロ
ックが停止された際にシフトされるデータを保持したの
でシフトレジスタ段のマスタ部分としても機能した。こ
れに対して図１０の改良された回路においては、クロッ
クが停止されるとシフトされるデータはラッチのスレー
ブ部分に保持される。このようにラッチのスレーブ部分
はシフトレジスタ段のマスタ部分となりそして要素Ｔ２
４，Ｉ２４，Ｔ２５およびＩ２５はシフトレジスタのス
レーブ部分である。

【００４７】信号ＢＣを有しない図５のタイミング図は
シフトレジスタモードで動作する際の図１０の回路にも
適用される。クロック信号ＡがハイになってＴ２４をオ
ンにしそしてシフトレジスタ段のマスタ部分（ラッチの
スレーブ部分）中に保持されているデータを出力端ＳＯ
に移送する。クロック信号ＡがローになるとＴ２４がオ
フになりＴ２５がオンになりそしてデータはシフトレジ
スタ段のスレーブ部分にラッチされる。さらにクロック
信号Ｂがハイになり伝送ゲートＴ２６がオンになりそし
てシフトレジスタの前段の出力からの入力信号ＳＩがシ
フトレジスタ段のマスタ部分の入力端に加えられる。ク
ロック信号Ｂがローになると伝送ゲートＴ２６がオフに
なり、Ｔ２７がオンになり、そして入力信号ＳＩがシフ
トレジスタ段のマスタ部分中にラッチされる。

【００４８】図１０の改善された回路は従来技術のラッ
チ／シフトレジスタ回路に存在していた双方の問題を解
決する。クロックサイクルの１００％がエラー検出論理
回路に効果的に利用されそしてラッチの出力は次のシフ
トレジスタ段の入力によってロードダウンされることが
ない。この改良によってクロックサイクルをシステムの
全遅延時間がエラーが検出された際にクロック信号がハ
イレベルからローレベルに移行する恐れなしに可能にな
るのと同程度に短くすることができる。

【図面の簡単な説明】

【図１】典型的なＣＭＯＳラッチ回路の回路図。

【図２】図１のＣＭＯＳラッチ回路のタイミング図。

【図３】組合せＣＭＯＳラッチ／シフトレジスタ回路の
論理回路図。

【図４】図３のラッチ／シフトレジスタ回路に必要なク
ロックドゲート回路の回路図。

【図５】図３及び図４の回路のタイミング図。

【図６】本発明の組合せＣＭＯＳラッチ／シフトレジス
タ回路の論理回路図。

【図７】最新型のコンピュータシステムの構造における
組合せＣＭＯＳラッチ／シフトレジスタ回路の使用状態
を示す回路図。

【図８】この発明で使用されるクロックチョップ回路の
論理回路図。

【図９】図８のクロックチョップ回路のタイミング図。

【図１０】本発明の他の組合せＣＭＯＳラッチ／シフト
レジスタ回路の論理回路図。

【図１１】図１０の組合せＣＭＯＳラッチ／シフトレジ
スタ回路のタイミング図。

【符号の説明】

１０…マスタ部分、１１…スレーブ部分、１７…２−入
力ＮＡＮＤゲート、１９…インバータ、２０，２４，２
８…ラッチ群、３２，３３…エラー検出論理回路、４０
…２−入力ＮＡＮＤゲート、４１，４２，４３，４４，
４５…インバータ、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ
６，Ｔ７，Ｔ８，Ｔ２０，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ
２４，Ｔ２５，Ｔ２６，Ｔ２７…伝送ゲート（電子的ス
イッチ装置）、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，
Ｉ２０，Ｉ２１，Ｉ２２，Ｉ２３，Ｉ２４，Ｉ２５…イ
ンバータ（インバータゲート）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クック、ラリー アメリカ合衆国カリフォルニア州95014 カパーチノ、ウォーレス・ドライヴ 22069

Claims (11)

【特許請求の範囲】
1. 【請求項１】 データ入力信号が入力される第１のラッ
   チ回路と、 前記第１のラッチ回路に結合されデータ出力ビット信号
   を出力する第２のラッチ回路と、 前記第１のラッチ回路の出力端に結合される出力回路
   と、 シフトデータ入力信号を前記第１のラッチ回路に入力す
   るように前記第１のラッチ回路に結合された電子的スイ
   ッチ手段と、 第１の動作モードにおいて、前記第１および第２のラッ
   チ回路がそれぞれマスタおよびスレーブラッチ回路とし
   て動作し、前記第２のラッチ回路よりデータ入力信号に
   基づくデータ出力ビット信号を出力し、第２の動作モー
   ドにおいて、前記第１のラッチ回路と前記出力回路とが
   シフトレジスタ回路として動作し、前記出力回路よりシ
   フトデータ入力信号に基づく出力信号を出力することを
   特徴とする組合せラッチおよびシフトレジスタ回路。
2. 【請求項２】 前記第１および第２のラッチ回路がそれ
   ぞれ、第１の電子的スイッチ装置と、前記第１の電子的
   スイッチ装置の一端に入力端が接続された第１のインバ
   ータゲートと、入力端が前記第１のインバータゲートの
   出力端に接続された第２のインバータゲートと、一端が
   前記第２のインバータゲートの出力端に接続され他端が
   前記第１のインバータゲートの入力端に接続された第２
   の電子的スイッチ装置とを含み前記第１の電子的スイッ
   チ装置の他端をラッチ回路の入力端とし、前記第１、第
   ２のインバータゲートの接続点をラッチ回路の出力端と
   してなり、 前記出力回路が第１の電子的スイッチ装置と、この第１
   の電子的スイッチ装置の一端に入力端が接続された第１
   のインバータゲートとを含み、前記第１の電子的スイッ
   チ装置の他端及び前記第１のインバータゲートの出力端
   をそれぞれ出力回路の入力端及び出力端としてなること
   を特徴とする請求項１に記載の組合せラッチおよびシフ
   トレジスタ回路。
3. 【請求項３】 前記第１および第２のラッチ回路をそれ
   ぞれマスタおよびスレーブ動作させるような第１のクロ
   ック信号が前記第１および第２のラッチ回路に印加さ
   れ、前記シフトデータ入力信号を前記第１のラッチ回路
   に入力させるような第２のクロック信号が前記電子的ス
   イッチ手段に印加され、前記第１のラッチ回路からのデ
   ータを前記出力回路に出力するような第３のクロック信
   号が前記出力回路に印加されてなることを特徴とする請
   求項２に記載の組合せラッチおよびシフトレジスタ回
   路。
4. 【請求項４】 前記電子的スイッチ手段が、前記第１の
   ラッチ回路の前記第２のインバータゲートの出力端に一
   端が接続され前記第１のラッチ回路の第２の電子的スイ
   ッチ装置に他端が接続された第３の電子的スイッチ装置
   と、前記第２および第３の電子的スイッチ装置の共通接
   続点に一端が接続され、他端にシフトデータ入力信号が
   入力される第４の電子的スイッチ装置とを含むことを特
   徴とする請求項２に記載の組合せラッチおよびシフトレ
   ジスタ回路。
5. 【請求項５】 データ入力信号が入力される第１のラッ
   チ回路と、 前記第１のラッチ回路に結合されデータビット信号を出
   力する第２のラッチ回路と、 前記第１のラッチ回路の出力端に結合される出力回路
   と、 シフトデータ入力信号を前記第１のラッチ回路に入力す
   るように前記第１のラッチ回路に結合された電子的スイ
   ッチ手段と、 前記第１および第２のラッチ回路に結合され、これらに
   第１のクロック信号を供給する第１のクロック信号源
   と、 前記電子的スイッチ手段に結合され、前記シフトデータ
   入力信号を前記第１のラッチ回路に入力させるように第
   ２のクロック信号を供給する第２のクロック信号源と、 前記出力回路に結合され、入力データを前記第１のラッ
   チ回路から前記出力回路に入力させるように第３のクロ
   ック信号を供給する第３のクロック信号源とを備え、 第１の動作モードにおいて、前記第１、第２及び第３の
   クロック信号が供給されることにより前記第１および第
   ２のラッチ回路がマスタ／スレーブラッチ回路として動
   作し、 第２の動作モードにおいて、前記第１、第２及び第３の
   クロック信号が供給されることにより前記第１のラッチ
   回路と前記出力回路とがシフトレジスタ回路として動作
   することを特徴とする組合せラッチおよびシフトレジス
   タ回路。
6. 【請求項６】 第１の動作モードにおいて、前記第２及
   び第３のクロック信号が、前記第１のクロック信号によ
   って前記第１および第２のラッチ回路がマスタ／スレー
   ブラッチ回路として動作するような状態にされ、 第２の動作モードにおいて、前記第１のクロック信号
   が、前記第２及び第３のクロック信号によって前記第１
   のラッチ回路と前記出力回路がシフトレジスタ回路とし
   て動作するような状態にされることを特徴とする請求項
   ５項に記載の組合せラッチおよびシフトレジスタ回路。
7. 【請求項７】 データ入力信号が入力される第１のラッ
   チ回路と、 前記第１のラッチ回路に結合されデータ出力ビット信号
   を出力する第２のラッチ回路と、 前記第１のラッチ回路の出力端に結合される第３のラッ
   チ回路と、 シフトデータ入力信号を前記第１のラッチ回路に入力す
   るように前記第１のラッチ回路に結合された電子的スイ
   ッチ手段とを具備し、 第１の動作モードにおいて、前記第１および第２のラッ
   チ回路がそれぞれマスタおよびスレーブラッチ回路とし
   て動作し、前記第２のラッチ回路よりデータ入力信号に
   基づくデータ出力ビット信号を出力し、 第２の動作モードにおいて、前記第１のラッチ回路と前
   記第３のラッチ回路とがシフトレジスタ回路として動作
   し、前記第３のラッチ回路よりデータ入力信号に基づく
   出力信号を出力することを特徴とする組合せラッチおよ
   びシフトレジスタ回路。
8. 【請求項８】 前記第１、第２および第３のラッチ回路
   がそれぞれ、 第１の電子的スイッチ装置と、 前記第１の電子的スイッチ装置の一端に入力端が接続さ
   れた第１のインバータゲートと、 前記第１のインバータゲートの出力端に接続された第２
   のインバータゲートと、 一端が前記第２のインバータゲートの出力端に接続さ
   れ、他端が前記第１のインバータゲートの入力端に接続
   された第２の電子的スイッチ装置とを含み、 前記第１の電子的スイッチ装置の他端をラッチ回路の入
   力端とし、前記第１、第２のインバータゲートの接続点
   をラッチ回路の出力端としてなることを特徴とする請求
   項７に記載の組合せラッチおよびシフトレジスタ回路。
9. 【請求項９】 第１のクロック信号が前記第１及び第２
   のラッチ回路に供給されることによって前記第１及び第
   ２のラッチ回路がマスタおよびスレーブラッチ回路とし
   てそれぞれ動作し、 第２のクロック信号が前記電子的スイッチ手段に供給さ
   れることによってシフトデータ入力信号が前記第１のラ
   ッチ回路に入力され、 第３のクロック信号が前記第３のラッチ回路に供給され
   ることによって前記第１のラッチ回路からのデータが前
   記第３のラッチ回路に入力されることを特徴とする請求
   項８に記載の組合せラッチおよびシフトレジスタ回路。
10. 【請求項１０】 前記電子的スイッチ手段が、 前記第１のラッチ回路の第２のインバータゲートの出力
    端に一端が接続され前記第１のラッチ回路の第２の電子
    的スイッチ装置に他端が接続された第３の電子的スイッ
    チ装置と、 一端が前記第２及び第３の電子的スイッチ装置の接続点
    に接続され、他端にシフトデータ入力信号が入力される
    第４の電子的スイッチ装置とを含むことを特徴とする請
    求項８に記載の組合せラッチおよびシフトレジスタ回
    路。
11. 【請求項１１】 一端にデータ入力信号が入力され第１
    のクロック信号が印加される第１の電子的スイッチ装置
    と、入力端が前記第１の電子的スイッチ装置の他端に接
    続された第１のインバータゲートと、入力端が前記第１
    のインバータゲートの出力端に接続された第２のインバ
    ータゲートと、一端が前記第２のインバータゲートの出
    力端に接続され第２のクロック信号が印加される第２の
    電子的スイッチ装置と、一端が前記第２の電子的スイッ
    チ装置の他端に接続され他端が前記第１のインバータゲ
    ートの入力端に接続され第１のクロック信号が印加され
    る第３の電子的スイッチ装置とからなる第１のラッチ回
    路と、 一端が前記第１のラッチ回路の第１のインバータゲート
    の出力端に接続され第１のクロック信号が印加される第
    ４の電子的スイッチ装置と、入力端が前記第４の電子的
    スイッチ装置の他端に接続された第３のインバータゲー
    トと、入力端が前記第３のインバータゲートの出力端に
    接続された第４のインバータゲートと、一端が前記第４
    のインバータゲートの出力端に接続され他端が前記第３
    のインバータゲートの入力端に接続され第１のクロック
    信号が印加される第５の電子的スイッチ装置とからなる
    第２のラッチ回路と、 一端が前記第１のラッチ回路の第１のインバータゲート
    の出力端に接続され第３のクロック信号が印加される第
    ６の電子的スイッチ装置と、入力端が前記第６の電子的
    スイッチ装置の他端に接続された第５のインバータゲー
    トと、入力端が前記第５のインバータゲートの出力端に
    接続された第６のインバータゲートと、一端が前記第６
    のインバータゲートの出力端に接続され他端が前記第５
    のインバータゲートの入力端に接続され第３のクロック
    信号が印加される第７の電子的スイッチ装置とからなる
    第３のラッチ回路と、 一端がシフトデータ入力信号に接続され他端が前記第１
    のラッチ回路内の第２および第３の電子的スイッチ装置
    の共通接続点に接続され第２のクロック信号が印加され
    る第８の電子的スイッチ装置からなる電子的スイッチ手
    段とを具備したことを特徴とする組合せラッチおよびシ
    フトレジスタ回路。