JPH05267623A - ブロック間結線方法 - Google Patents
ブロック間結線方法Info
- Publication number
- JPH05267623A JPH05267623A JP6412592A JP6412592A JPH05267623A JP H05267623 A JPH05267623 A JP H05267623A JP 6412592 A JP6412592 A JP 6412592A JP 6412592 A JP6412592 A JP 6412592A JP H05267623 A JPH05267623 A JP H05267623A
- Authority
- JP
- Japan
- Prior art keywords
- internal
- bus
- external
- data
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数の内部ブロックから構成されるゲートア
レイにおけるブロック間結線方法に関し、ゲートアレイ
内の信号線数を極力削減し、未配線の発生を防止するこ
とを目的とする。 【構成】 一部の外部信号線２００X を経由して送受信
される信号のみ処理する一部の内部ブロック１００
X を、対象信号のみを伝送する内部信号線３００X で接
続し、また外部信号線２００から到着する信号を順次受
信処理して順次後位の内部ブロックに伝達し、最後に外
部信号線に送出する各内部ブロック１００間を前記信号
を一方向伝送する内部信号線５００によりループ状に接
続し、また特定の内部ブロックに誤制御回路１０１と誤
制御符号発生回路１０２とを設け、各内部ブロック相互
間を誤制御符号を伴わない信号を伝送する内部信号線６
００で接続する様に構成する。
レイにおけるブロック間結線方法に関し、ゲートアレイ
内の信号線数を極力削減し、未配線の発生を防止するこ
とを目的とする。 【構成】 一部の外部信号線２００X を経由して送受信
される信号のみ処理する一部の内部ブロック１００
X を、対象信号のみを伝送する内部信号線３００X で接
続し、また外部信号線２００から到着する信号を順次受
信処理して順次後位の内部ブロックに伝達し、最後に外
部信号線に送出する各内部ブロック１００間を前記信号
を一方向伝送する内部信号線５００によりループ状に接
続し、また特定の内部ブロックに誤制御回路１０１と誤
制御符号発生回路１０２とを設け、各内部ブロック相互
間を誤制御符号を伴わない信号を伝送する内部信号線６
００で接続する様に構成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の内部ブロックか
ら構成されるゲートアレイにおけるブロック間結線方法
に関する。
ら構成されるゲートアレイにおけるブロック間結線方法
に関する。
【０００２】複数の内部ブロックから構成されるゲート
アレイにおいては、内部ブロック相互間を接続する信号
線数が、配線に割当てられる領域から制限される為、内
部ブロック相互を接続する信号線数を極力削減すること
が、未配線を生じさせない為に要望される。
アレイにおいては、内部ブロック相互間を接続する信号
線数が、配線に割当てられる領域から制限される為、内
部ブロック相互を接続する信号線数を極力削減すること
が、未配線を生じさせない為に要望される。
【０００３】
【従来の技術】図５は従来あるゲートアレイの一例を示
す図である。図５に示されるゲートアレイ１は、それぞ
れ記憶回路（ＭＥＭ）２１、書込制御回路（ＷＣ）２２
および読出制御回路（ＲＣ）２３を具備する四個の内部
ブロック２（個々の内部ブロックを２A 乃至２D と称す
る）から構成されており、特定の内部ブロック２A は、
外部アドレスバス３A 、外部書込データバス３W および
外部読出データバス３R から構成される外部バス３によ
り外部と接続されており、また内部ブロック２A は他の
各内部ブロック２B 、２C および２D と、それぞれ内部
アドレスバス４A 、内部書込データバス４W および内部
読出データバス４R から構成される内部バス４（個々の
内部バスを４1 乃至４3 と称する）により接続されてい
る。
す図である。図５に示されるゲートアレイ１は、それぞ
れ記憶回路（ＭＥＭ）２１、書込制御回路（ＷＣ）２２
および読出制御回路（ＲＣ）２３を具備する四個の内部
ブロック２（個々の内部ブロックを２A 乃至２D と称す
る）から構成されており、特定の内部ブロック２A は、
外部アドレスバス３A 、外部書込データバス３W および
外部読出データバス３R から構成される外部バス３によ
り外部と接続されており、また内部ブロック２A は他の
各内部ブロック２B 、２C および２D と、それぞれ内部
アドレスバス４A 、内部書込データバス４W および内部
読出データバス４R から構成される内部バス４（個々の
内部バスを４1 乃至４3 と称する）により接続されてい
る。
【０００４】各外部アドレスバス３A 、外部書込データ
バス３W および外部下位バス３D 、並びに各内部アドレ
スバス４A 、内部書込データバス４W および内部読出デ
ータバス４R は、それぞれ３６本の信号線から成り、そ
れぞれ３２ビットから成るアドレスＡまたはデータＤに
４ビットから成るパリティ符号（信号８ビット毎にパリ
ティビットを１ビットを対応）を付加して伝送する。
バス３W および外部下位バス３D 、並びに各内部アドレ
スバス４A 、内部書込データバス４W および内部読出デ
ータバス４R は、それぞれ３６本の信号線から成り、そ
れぞれ３２ビットから成るアドレスＡまたはデータＤに
４ビットから成るパリティ符号（信号８ビット毎にパリ
ティビットを１ビットを対応）を付加して伝送する。
【０００５】内部ブロック２A 内では、書込制御回路
（ＷＣ）２２A が、外部から外部アドレスバス３A を経
由して到着するアドレスＡと、外部から外部書込データ
バス３ W を経由して到着するデータＤとを受信し、記憶
回路（ＭＥＭ）２１A 内のアドレスＡにより定まる領域
にデータＤを格納し、また読出制御回路（ＲＣ）２３A
が、外部から外部アドレスバス３A を経由して到着する
アドレスＡを受信し、記憶回路（ＭＥＭ）２１A 内のア
ドレスＡにより定まる領域に格納されているデータＤを
抽出し、外部読出データバス３R を経由して外部に送出
する。
（ＷＣ）２２A が、外部から外部アドレスバス３A を経
由して到着するアドレスＡと、外部から外部書込データ
バス３ W を経由して到着するデータＤとを受信し、記憶
回路（ＭＥＭ）２１A 内のアドレスＡにより定まる領域
にデータＤを格納し、また読出制御回路（ＲＣ）２３A
が、外部から外部アドレスバス３A を経由して到着する
アドレスＡを受信し、記憶回路（ＭＥＭ）２１A 内のア
ドレスＡにより定まる領域に格納されているデータＤを
抽出し、外部読出データバス３R を経由して外部に送出
する。
【０００６】また内部ブロック２B 内では、書込制御回
路（ＷＣ）２２B が、外部から外部アドレスバス３A お
よび内部アドレスバス４A1を経由して到着するアドレス
Ａと、外部から外部書込データバス３W および内部書込
データバス４W1を経由して到着するデータＤとを受信
し、記憶回路（ＭＥＭ）２１B 内のアドレスＡにより定
まる領域にデータＤを格納し、また読出制御回路（Ｒ
Ｃ）２３B が、外部から外部アドレスバス３A および内
部アドレスバス４A1を経由して到着するアドレスＡを受
信し、記憶回路（ＭＥＭ）２１B 内のアドレスＡにより
定まる領域に格納されているデータＤを抽出し、内部読
出データバス４R1および外部読出データバス３R を経由
して外部に送出する。
路（ＷＣ）２２B が、外部から外部アドレスバス３A お
よび内部アドレスバス４A1を経由して到着するアドレス
Ａと、外部から外部書込データバス３W および内部書込
データバス４W1を経由して到着するデータＤとを受信
し、記憶回路（ＭＥＭ）２１B 内のアドレスＡにより定
まる領域にデータＤを格納し、また読出制御回路（Ｒ
Ｃ）２３B が、外部から外部アドレスバス３A および内
部アドレスバス４A1を経由して到着するアドレスＡを受
信し、記憶回路（ＭＥＭ）２１B 内のアドレスＡにより
定まる領域に格納されているデータＤを抽出し、内部読
出データバス４R1および外部読出データバス３R を経由
して外部に送出する。
【０００７】内部ブロック２C および２D においても、
それぞれ書込制御回路（ＷＣ）２２ C および２２D がそ
れぞれ外部アドレスバス３A および内部アドレスバス４
A2または４A3を経由して伝達されるアドレスＡと、外部
書込データバス３W および内部書込データバス４W2また
は４W3を経由して伝達されるデータＤとにより、それぞ
れ記憶回路（ＭＥＭ）２１C および２１D に対するデー
タＤの格納を実行し、またそれぞれ読出制御回路（Ｒ
Ｃ）２３C および２３D がそれぞれ外部アドレスバス３
A および内部アドレスバス４A2または４A3を経由して伝
達されるアドレスＡにより、それぞれ記憶回路（ＭＥ
Ｍ）２１C および２１D に対するデータＤの抽出を実行
し、それぞれ内部読出データバス４R2または４R3および
外部読出データバス３R を経由して外部に送出する。
それぞれ書込制御回路（ＷＣ）２２ C および２２D がそ
れぞれ外部アドレスバス３A および内部アドレスバス４
A2または４A3を経由して伝達されるアドレスＡと、外部
書込データバス３W および内部書込データバス４W2また
は４W3を経由して伝達されるデータＤとにより、それぞ
れ記憶回路（ＭＥＭ）２１C および２１D に対するデー
タＤの格納を実行し、またそれぞれ読出制御回路（Ｒ
Ｃ）２３C および２３D がそれぞれ外部アドレスバス３
A および内部アドレスバス４A2または４A3を経由して伝
達されるアドレスＡにより、それぞれ記憶回路（ＭＥ
Ｍ）２１C および２１D に対するデータＤの抽出を実行
し、それぞれ内部読出データバス４R2または４R3および
外部読出データバス３R を経由して外部に送出する。
【０００８】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来あるゲートアレイにおいては、内部ブロッ
ク２A が外部バス３（信号線３６×３本）により外部と
接続されると共に、他の各内部ブロック２B 、２C およ
び２D とそれぞれ内部バス４1 、４2 および４3（何れ
も３６×３本）により接続されている為、特に内部ブロ
ック２A に配線すべき信号線が集中して制限数を越え、
未配線が生ずる恐れがあった。
な如く、従来あるゲートアレイにおいては、内部ブロッ
ク２A が外部バス３（信号線３６×３本）により外部と
接続されると共に、他の各内部ブロック２B 、２C およ
び２D とそれぞれ内部バス４1 、４2 および４3（何れ
も３６×３本）により接続されている為、特に内部ブロ
ック２A に配線すべき信号線が集中して制限数を越え、
未配線が生ずる恐れがあった。
【０００９】本発明は、ゲートアレイ内に配線される内
部信号線数を極力削減し、未配線の発生を防止すること
を目的とする。
部信号線数を極力削減し、未配線の発生を防止すること
を目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理を示
す図であり、同図(a) は本発明（請求項１）の原理を示
し、同図(b) は本発明（請求項２）の原理を示し、同図
(c) は本発明（請求項３）の原理を示す。
す図であり、同図(a) は本発明（請求項１）の原理を示
し、同図(b) は本発明（請求項２）の原理を示し、同図
(c) は本発明（請求項３）の原理を示す。
【００１１】図１において、４００はゲートアレイ、１
００は内部ブロック、１０１は誤制御回路、１０２は誤
制御符号発生回路、２００は外部信号線、３００、５０
０および６００は内部信号線である。
００は内部ブロック、１０１は誤制御回路、１０２は誤
制御符号発生回路、２００は外部信号線、３００、５０
０および６００は内部信号線である。
【００１２】ゲートアレイ４００は、複数の内部信号線
３００により互いに接続されると共に、複数の外部信号
線２００により外部と接続される。
３００により互いに接続されると共に、複数の外部信号
線２００により外部と接続される。
【００１３】
【作用】図１(a) において、一部の内部ブロック（特に
１００X と称する）が、外部信号線２００内の所定の一
部の外部信号線２００X を経由して送受信される信号の
み処理する場合が考慮される。
１００X と称する）が、外部信号線２００内の所定の一
部の外部信号線２００X を経由して送受信される信号の
み処理する場合が考慮される。
【００１４】かかる場合には、一部の内部ブロック１０
０X 相互を、処理対象とする信号のみを伝送する内部信
号線３００X で接続する。その結果、一部の内部ブロッ
クに配線すべき内部バスの信号線数が削減されることと
なる。
０X 相互を、処理対象とする信号のみを伝送する内部信
号線３００X で接続する。その結果、一部の内部ブロッ
クに配線すべき内部バスの信号線数が削減されることと
なる。
【００１５】図１(b) において、各内部ブロック１００
が一列に順序付けされ、先頭の内部ブロック１００が外
部から外部信号線２００を経由して到着する信号を受信
処理して次位の内部ブロック１００に伝達し、次位以降
の各内部ブロック１００が、それぞれ前位の内部ブロッ
ク１００から伝達される信号を受信処理して後位の内部
ブロック１００に伝達し、末尾の内部ブロック１００が
前位の内部ブロック１００から伝達される信号を受信処
理して外部信号線２００に送出することが考慮される。
が一列に順序付けされ、先頭の内部ブロック１００が外
部から外部信号線２００を経由して到着する信号を受信
処理して次位の内部ブロック１００に伝達し、次位以降
の各内部ブロック１００が、それぞれ前位の内部ブロッ
ク１００から伝達される信号を受信処理して後位の内部
ブロック１００に伝達し、末尾の内部ブロック１００が
前位の内部ブロック１００から伝達される信号を受信処
理して外部信号線２００に送出することが考慮される。
【００１６】かかる場合には、各内部ブロック１００間
を、内部ブロック１００間で伝達する信号のみを伝送す
る内部信号線５００によりループ状に接続する。その結
果、各内部ブロックは、信号を受信する内部信号線（ま
たは外部信号線）と、信号を伝達する内部信号線（また
は外部信号線）との二組のみに接続されることとなり、
且つ各内部信号線は信号を一方向に伝達するのみである
為、双方向に信号を伝達する場合に比し、信号線数も削
減されることとなる。
を、内部ブロック１００間で伝達する信号のみを伝送す
る内部信号線５００によりループ状に接続する。その結
果、各内部ブロックは、信号を受信する内部信号線（ま
たは外部信号線）と、信号を伝達する内部信号線（また
は外部信号線）との二組のみに接続されることとなり、
且つ各内部信号線は信号を一方向に伝達するのみである
為、双方向に信号を伝達する場合に比し、信号線数も削
減されることとなる。
【００１７】図１(c) において、外部信号線２００を経
由して送受信される信号には誤制御が要求されるが、各
内部ブロック１００相互で送受信する信号には誤制御を
省略することが許容される場合が考慮される。
由して送受信される信号には誤制御が要求されるが、各
内部ブロック１００相互で送受信する信号には誤制御を
省略することが許容される場合が考慮される。
【００１８】かかる場合には、予め定められた内部ブロ
ック１００に、外部から外部信号線２００を経由して到
着する誤制御符号付信号を受信して、予め定められた法
則に基づく誤制御を実行する誤制御回路１０１と、各内
部ブロック１００から外部信号線２００に送出する信号
から、予め定められた法則に基づく誤制御符号を発生
し、送出信号に付加して外部信号線２００に送出する誤
制御符号発生回路１０２とを設け、各内部ブロック１０
０相互間を、誤制御符号を伴わない信号を伝送する内部
信号線６００により接続する。
ック１００に、外部から外部信号線２００を経由して到
着する誤制御符号付信号を受信して、予め定められた法
則に基づく誤制御を実行する誤制御回路１０１と、各内
部ブロック１００から外部信号線２００に送出する信号
から、予め定められた法則に基づく誤制御符号を発生
し、送出信号に付加して外部信号線２００に送出する誤
制御符号発生回路１０２とを設け、各内部ブロック１０
０相互間を、誤制御符号を伴わない信号を伝送する内部
信号線６００により接続する。
【００１９】その結果、内部ブロック相互を接続する内
部信号線からは、誤制御符号を伝達する信号線が除去可
能となり、信号線数が削減されることとなる。
部信号線からは、誤制御符号を伝達する信号線が除去可
能となり、信号線数が削減されることとなる。
【００２０】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明（請求項１）の一実施例によるゲート
アレイを示す図であり、図３は本発明（請求項２）の一
実施例によるゲートアレイを示す図であり、図４は本発
明（請求項３）の一実施例によるゲートアレイを示す図
である。なお、全図を通じて同一符号は同一対象物を示
す。
る。図２は本発明（請求項１）の一実施例によるゲート
アレイを示す図であり、図３は本発明（請求項２）の一
実施例によるゲートアレイを示す図であり、図４は本発
明（請求項３）の一実施例によるゲートアレイを示す図
である。なお、全図を通じて同一符号は同一対象物を示
す。
【００２１】最初に、本発明（請求項１）の実施例を、
図２により説明する。図２においては、図１(a) におけ
る一部の内部ブロック１００X として内部ブロック５A
および５B 、並びに内部ブロック５C および５D が設け
られ、また図１(a) における外部信号線２００X として
外部上位バス３U および外部下位バス３D が設けられ、
また図１(a) における内部信号線３００X として内部上
位バス４U および内部下位バス４D が設けられている。
図２により説明する。図２においては、図１(a) におけ
る一部の内部ブロック１００X として内部ブロック５A
および５B 、並びに内部ブロック５C および５D が設け
られ、また図１(a) における外部信号線２００X として
外部上位バス３U および外部下位バス３D が設けられ、
また図１(a) における内部信号線３００X として内部上
位バス４U および内部下位バス４D が設けられている。
【００２２】図２においても、ゲートアレイ１は、それ
ぞれ３６本の信号線から成る外部アドレスバス３A 、外
部書込データバス３W および外部読出データバス３R か
ら構成される外部バス３により外部と接続されており、
それぞれパリティ符号（４ビット）を含み３６ビットか
ら成るアドレスＡおよびデータＤを送受信している。
ぞれ３６本の信号線から成る外部アドレスバス３A 、外
部書込データバス３W および外部読出データバス３R か
ら構成される外部バス３により外部と接続されており、
それぞれパリティ符号（４ビット）を含み３６ビットか
ら成るアドレスＡおよびデータＤを送受信している。
【００２３】然し、各内部ブロック５の記憶回路（ＭＥ
Ｍ）５１は、１６ビットから成るアドレスにより指定さ
れる各領域に、それぞれパリティ符号を含み１８ビット
から成るデータを記憶する構成を有する。
Ｍ）５１は、１６ビットから成るアドレスにより指定さ
れる各領域に、それぞれパリティ符号を含み１８ビット
から成るデータを記憶する構成を有する。
【００２４】そこで、外部アドレスバス３A から到着す
るアドレスＡ（３６ビット）は、上位１８ビットから成
る上位アドレスＡU と、下位１８ビットから成る下位ア
ドレスＡD とに二分され、上位アドレスＡU は１８本の
信号線から成る外部アドレス上位バス３AUを経由して内
部ブロック５A に伝達され、下位アドレスＡD は１８本
の信号線から成る外部アドレス下位バス３ADを経由して
内部ブロック５D に伝達され、また外部書込データバス
３W から到着するデータＤ（３６ビット）は、上位１８
ビットから成る上位データＤU と、下位１８ビットから
成る下位データＤD とに二分され、上位データＤU は１
８本の信号線から成る外部書込データ上位バス３WUを経
由して内部ブロック５A に伝達され、下位データＤD は
１８本の信号線から成る外部書込データ下位バス３WDを
経由して内部ブロック５D に伝達され、また外部読出デ
ータバス３R は、それぞれ１８本の信号線から成る外部
読出データ上位バス３RUおよび外部読出データ下位バス
３RDに二分され、それぞれ内部ブロック５A および５D
に接続される。
るアドレスＡ（３６ビット）は、上位１８ビットから成
る上位アドレスＡU と、下位１８ビットから成る下位ア
ドレスＡD とに二分され、上位アドレスＡU は１８本の
信号線から成る外部アドレス上位バス３AUを経由して内
部ブロック５A に伝達され、下位アドレスＡD は１８本
の信号線から成る外部アドレス下位バス３ADを経由して
内部ブロック５D に伝達され、また外部書込データバス
３W から到着するデータＤ（３６ビット）は、上位１８
ビットから成る上位データＤU と、下位１８ビットから
成る下位データＤD とに二分され、上位データＤU は１
８本の信号線から成る外部書込データ上位バス３WUを経
由して内部ブロック５A に伝達され、下位データＤD は
１８本の信号線から成る外部書込データ下位バス３WDを
経由して内部ブロック５D に伝達され、また外部読出デ
ータバス３R は、それぞれ１８本の信号線から成る外部
読出データ上位バス３RUおよび外部読出データ下位バス
３RDに二分され、それぞれ内部ブロック５A および５D
に接続される。
【００２５】内部ブロック５A においては、書込制御回
路（ＷＣ）５２A は、外部アドレス上位バス３AUから到
着する上位アドレスＡU と、外部書込データ上位バス３
WUから到着する上位データＤU とを受信し、記憶回路
（ＭＥＭ）５１A の上位アドレスＡU により定まる領域
に上位データＤU を格納し、また読出制御回路（ＲＣ）
５３A は、外部アドレス上位バス３AUから到着する上位
アドレスＡU を受信し、記憶回路（ＭＥＭ）５１A の上
位アドレスＡU により定まる領域に格納されている上位
データＤU を抽出し、外部読出データ上位バス３RUを経
由して外部に送出する。
路（ＷＣ）５２A は、外部アドレス上位バス３AUから到
着する上位アドレスＡU と、外部書込データ上位バス３
WUから到着する上位データＤU とを受信し、記憶回路
（ＭＥＭ）５１A の上位アドレスＡU により定まる領域
に上位データＤU を格納し、また読出制御回路（ＲＣ）
５３A は、外部アドレス上位バス３AUから到着する上位
アドレスＡU を受信し、記憶回路（ＭＥＭ）５１A の上
位アドレスＡU により定まる領域に格納されている上位
データＤU を抽出し、外部読出データ上位バス３RUを経
由して外部に送出する。
【００２６】また内部ブロック５B においても、書込制
御回路（ＷＣ）５２B は、外部アドレス上位バス３AUか
ら到着する上位アドレスＡU と、外部書込データ上位バ
ス３ WUから到着する上位データＤU とを受信し、記憶回
路（ＭＥＭ）５１B の上位アドレスＡU により定まる領
域に上位データＤU を格納し、また読出制御回路（Ｒ
Ｃ）５３B は、外部アドレス上位バス３AUから到着する
上位アドレスＡU を受信し、記憶回路（ＭＥＭ）５１B
の上位アドレスＡU により定まる領域に格納されている
上位データＤU を抽出し、外部読出データ上位バス３RU
を経由して外部に送出する。
御回路（ＷＣ）５２B は、外部アドレス上位バス３AUか
ら到着する上位アドレスＡU と、外部書込データ上位バ
ス３ WUから到着する上位データＤU とを受信し、記憶回
路（ＭＥＭ）５１B の上位アドレスＡU により定まる領
域に上位データＤU を格納し、また読出制御回路（Ｒ
Ｃ）５３B は、外部アドレス上位バス３AUから到着する
上位アドレスＡU を受信し、記憶回路（ＭＥＭ）５１B
の上位アドレスＡU により定まる領域に格納されている
上位データＤU を抽出し、外部読出データ上位バス３RU
を経由して外部に送出する。
【００２７】一方内部ブロック５D においては、書込制
御回路（ＷＣ）５２D は、外部アドレス下位バス３ADか
ら到着する下位アドレスＡD と、外部書込データ下位バ
ス３ WDから到着する下位データＤD とを受信し、記憶回
路（ＭＥＭ）５１D の下位アドレスＡD により定まる領
域に下位データＤD を格納し、また読出制御回路（Ｒ
Ｃ）５３D は、外部アドレス下位バス３ADから到着する
下位アドレスＡD を受信し、記憶回路（ＭＥＭ）５１D
の下位アドレスＡD により定まる領域に格納されている
下位データＤD を抽出し、外部読出データ下位バス３RD
を経由して外部に送出する。
御回路（ＷＣ）５２D は、外部アドレス下位バス３ADか
ら到着する下位アドレスＡD と、外部書込データ下位バ
ス３ WDから到着する下位データＤD とを受信し、記憶回
路（ＭＥＭ）５１D の下位アドレスＡD により定まる領
域に下位データＤD を格納し、また読出制御回路（Ｒ
Ｃ）５３D は、外部アドレス下位バス３ADから到着する
下位アドレスＡD を受信し、記憶回路（ＭＥＭ）５１D
の下位アドレスＡD により定まる領域に格納されている
下位データＤD を抽出し、外部読出データ下位バス３RD
を経由して外部に送出する。
【００２８】また内部ブロック５C においても、書込制
御回路（ＷＣ）５２C は、外部アドレス下位バス３ADか
ら到着する下位アドレスＡD と、外部書込データ下位バ
ス３ WDから到着する下位データＤD とを受信し、記憶回
路（ＭＥＭ）５１C の下位アドレスＡD により定まる領
域に下位データＤD を格納し、また読出制御回路（Ｒ
Ｃ）５３C は、外部アドレス下位バス３ADから到着する
下位アドレスＡD を受信し、記憶回路（ＭＥＭ）５１C
の下位アドレスＡD により定まる領域に格納されている
下位データＤD を抽出し、外部読出データ下位バス３RD
を経由して外部に送出する。
御回路（ＷＣ）５２C は、外部アドレス下位バス３ADか
ら到着する下位アドレスＡD と、外部書込データ下位バ
ス３ WDから到着する下位データＤD とを受信し、記憶回
路（ＭＥＭ）５１C の下位アドレスＡD により定まる領
域に下位データＤD を格納し、また読出制御回路（Ｒ
Ｃ）５３C は、外部アドレス下位バス３ADから到着する
下位アドレスＡD を受信し、記憶回路（ＭＥＭ）５１C
の下位アドレスＡD により定まる領域に格納されている
下位データＤD を抽出し、外部読出データ下位バス３RD
を経由して外部に送出する。
【００２９】内部ブロック５A および５B から外部読出
データ上位バス３RUに送出される上位データＤU と、内
部ブロック５D および５C から外部読出データ下位バス
３RDに送出される下位データＤD とは、それぞれ上位お
よび下位１８ビットとして３６ビットから成るデータＤ
に合成され、外部読出データバス３R を経由して外部に
送出される。
データ上位バス３RUに送出される上位データＤU と、内
部ブロック５D および５C から外部読出データ下位バス
３RDに送出される下位データＤD とは、それぞれ上位お
よび下位１８ビットとして３６ビットから成るデータＤ
に合成され、外部読出データバス３R を経由して外部に
送出される。
【００３０】従って内部ブロック５B は、上位アドレス
ＡU を伝送可能な１８本の信号線から成る内部アドレス
上位バス４AUと、それぞれ上位データＤU を伝送可能な
１８本の信号線から成る内部書込データ上位バス４WUお
よび内部読出データ上位バス４RUとから構成される内部
上位バス４U により、内部ブロック５A を介して外部上
位バス３U に接続されれば良く、また内部ブロック５C
も、下位アドレスＡDを伝送可能な１８本の信号線から
成る内部アドレス下位バス４ARと、それぞれ下位データ
ＤD を伝送可能な１８本の信号線から成る内部書込デー
タ下位バス４WDおよび内部読出データ下位バス４RDとか
ら構成される内部下位バス４D により、内部ブロック５
D を介して外部下位バス３D に接続されれば良いことと
なり、内部ブロック５A および５B と、内部ブロック５
D および５C とは、相互に接続される必要は無くなる。
ＡU を伝送可能な１８本の信号線から成る内部アドレス
上位バス４AUと、それぞれ上位データＤU を伝送可能な
１８本の信号線から成る内部書込データ上位バス４WUお
よび内部読出データ上位バス４RUとから構成される内部
上位バス４U により、内部ブロック５A を介して外部上
位バス３U に接続されれば良く、また内部ブロック５C
も、下位アドレスＡDを伝送可能な１８本の信号線から
成る内部アドレス下位バス４ARと、それぞれ下位データ
ＤD を伝送可能な１８本の信号線から成る内部書込デー
タ下位バス４WDおよび内部読出データ下位バス４RDとか
ら構成される内部下位バス４D により、内部ブロック５
D を介して外部下位バス３D に接続されれば良いことと
なり、内部ブロック５A および５B と、内部ブロック５
D および５C とは、相互に接続される必要は無くなる。
【００３１】以上の説明から明らかな如く、図２に示さ
れる実施例によれば、内部ブロック５A は外部上位バス
３U （信号線１８×３本）により外部と接続されると共
に、内部ブロック５B のみと内部上位バス４U （１８×
３本）により接続され、また内部ブロック５D は外部下
位バス３D （信号線１８×３本）により外部と接続され
ると共に、内部ブロック５C のみと内部下位バス４
D （１８×３本）により接続されている為、ゲートアレ
イ１内に配線すべき信号線数が大幅に削減され、制限数
を越えて未配線を生ずる恐れが大幅に減少する。
れる実施例によれば、内部ブロック５A は外部上位バス
３U （信号線１８×３本）により外部と接続されると共
に、内部ブロック５B のみと内部上位バス４U （１８×
３本）により接続され、また内部ブロック５D は外部下
位バス３D （信号線１８×３本）により外部と接続され
ると共に、内部ブロック５C のみと内部下位バス４
D （１８×３本）により接続されている為、ゲートアレ
イ１内に配線すべき信号線数が大幅に削減され、制限数
を越えて未配線を生ずる恐れが大幅に減少する。
【００３２】次に、本発明（請求項２）の実施例を、図
３により説明する。図３においては、図１(b) における
内部ブロック１００として内部ブロック６ A 乃至６D が
設けられ、また図１(b) における外部信号線２００とし
て外部バス３が設けられ、また図１(b) における内部信
号線５００として内部バス７が設けられている。
３により説明する。図３においては、図１(b) における
内部ブロック１００として内部ブロック６ A 乃至６D が
設けられ、また図１(b) における外部信号線２００とし
て外部バス３が設けられ、また図１(b) における内部信
号線５００として内部バス７が設けられている。
【００３３】図３においても、ゲートアレイ１は、それ
ぞれ３６本の信号線から成る外部アドレスバス３A 、外
部書込データバス３W および外部読出データバス３R か
ら構成される外部バス３により外部と接続されており、
それぞれ３６ビットから成るアドレスＡおよびデータＤ
を送受信している。
ぞれ３６本の信号線から成る外部アドレスバス３A 、外
部書込データバス３W および外部読出データバス３R か
ら構成される外部バス３により外部と接続されており、
それぞれ３６ビットから成るアドレスＡおよびデータＤ
を送受信している。
【００３４】外部アドレスバス３A および外部書込デー
タバス３W は内部ブロック６A のみに接続され、また外
部読出データバス３R は内部ブロック６D のみに接続さ
れている。
タバス３W は内部ブロック６A のみに接続され、また外
部読出データバス３R は内部ブロック６D のみに接続さ
れている。
【００３５】また各内部バス７は、それぞれ３６本の信
号線から成る内部アドレスバス７Aおよび内部データバ
ス７D から構成されており、内部バス７1 乃至７3 が、
内部ブロック６A 乃至６D をループ状に接続している。
号線から成る内部アドレスバス７Aおよび内部データバ
ス７D から構成されており、内部バス７1 乃至７3 が、
内部ブロック６A 乃至６D をループ状に接続している。
【００３６】一方各内部ブロック６は、内部ブロック２
（図５）におけると同様の記憶回路（ＭＥＭ）２１、書
込制御回路（ＷＣ）２２および読出制御回路（ＲＣ）２
３の他に、マルチプレクサ（Ｍ）２４を具備している。
（図５）におけると同様の記憶回路（ＭＥＭ）２１、書
込制御回路（ＷＣ）２２および読出制御回路（ＲＣ）２
３の他に、マルチプレクサ（Ｍ）２４を具備している。
【００３７】内部ブロック６A において、書込制御回路
（ＷＣ）２２A は、外部から外部アドレスバス３A を経
由して到着するアドレスＡと、外部から外部書込データ
バス３W を経由して到着するデータＤとを受信し、記憶
回路（ＭＥＭ）２１A 内のアドレスＡにより定まる領域
にデータＤを格納する。
（ＷＣ）２２A は、外部から外部アドレスバス３A を経
由して到着するアドレスＡと、外部から外部書込データ
バス３W を経由して到着するデータＤとを受信し、記憶
回路（ＭＥＭ）２１A 内のアドレスＡにより定まる領域
にデータＤを格納する。
【００３８】また読出制御回路（ＲＣ）２３A は、外部
から外部アドレスバス３A を経由して到着するアドレス
Ａを受信し、記憶回路（ＭＥＭ）２１A 内のアドレスＡ
により定まる領域に格納されているデータＤを抽出し、
マルチプレクサ（Ｍ）２４Aに入力する。
から外部アドレスバス３A を経由して到着するアドレス
Ａを受信し、記憶回路（ＭＥＭ）２１A 内のアドレスＡ
により定まる領域に格納されているデータＤを抽出し、
マルチプレクサ（Ｍ）２４Aに入力する。
【００３９】マルチプレクサ（Ｍ）２４A は、通常外部
書込データバス３W から到着するデータＤを内部データ
バス７D1に送出するが、読出制御回路（ＲＣ）２３A が
記憶回路（ＭＥＭ）２１A からデータＤを抽出した場合
には、記憶回路（ＭＥＭ）２１A から抽出されたデータ
Ｄを内部データバス７D1に送出する。
書込データバス３W から到着するデータＤを内部データ
バス７D1に送出するが、読出制御回路（ＲＣ）２３A が
記憶回路（ＭＥＭ）２１A からデータＤを抽出した場合
には、記憶回路（ＭＥＭ）２１A から抽出されたデータ
Ｄを内部データバス７D1に送出する。
【００４０】内部ブロック６B において、書込制御回路
（ＷＣ）２２B は、外部から外部アドレスバス３A およ
び内部アドレスバス７A1を経由して到着するアドレスＡ
と、外部から外部書込データバス３W 、マルチプレクサ
（Ｍ）２４A および内部データバス７D1を経由して到着
するデータＤとを受信し、記憶回路（ＭＥＭ）２１B内
のアドレスＡにより定まる領域にデータＤを格納する。
（ＷＣ）２２B は、外部から外部アドレスバス３A およ
び内部アドレスバス７A1を経由して到着するアドレスＡ
と、外部から外部書込データバス３W 、マルチプレクサ
（Ｍ）２４A および内部データバス７D1を経由して到着
するデータＤとを受信し、記憶回路（ＭＥＭ）２１B内
のアドレスＡにより定まる領域にデータＤを格納する。
【００４１】また読出制御回路（ＲＣ）２３B は、外部
から外部アドレスバス３A および内部アドレスバス７A1
を経由して到着するアドレスＡを受信し、記憶回路（Ｍ
ＥＭ）２１B 内のアドレスＡにより定まる領域に格納さ
れているデータＤを抽出し、マルチプレクサ（Ｍ）２４
B に入力する。
から外部アドレスバス３A および内部アドレスバス７A1
を経由して到着するアドレスＡを受信し、記憶回路（Ｍ
ＥＭ）２１B 内のアドレスＡにより定まる領域に格納さ
れているデータＤを抽出し、マルチプレクサ（Ｍ）２４
B に入力する。
【００４２】マルチプレクサ（Ｍ）２４B は、通常外部
書込データバス３W からマルチプレクサ（Ｍ）２４A お
よび内部データバス７D1を経由して到着するデータＤ
と、内部ブロック６A の記憶回路（ＭＥＭ）２１A から
抽出され、マルチプレクサ（Ｍ）２４A および内部デー
タバス７D1を経由して到着するデータＤとを内部データ
バス７D2に送出するが、読出制御回路（ＲＣ）２３B が
記憶回路（ＭＥＭ）２１ B からデータＤを抽出した場合
には、記憶回路（ＭＥＭ）２１B から抽出されたデータ
Ｄを内部データバス７D2に送出する。
書込データバス３W からマルチプレクサ（Ｍ）２４A お
よび内部データバス７D1を経由して到着するデータＤ
と、内部ブロック６A の記憶回路（ＭＥＭ）２１A から
抽出され、マルチプレクサ（Ｍ）２４A および内部デー
タバス７D1を経由して到着するデータＤとを内部データ
バス７D2に送出するが、読出制御回路（ＲＣ）２３B が
記憶回路（ＭＥＭ）２１ B からデータＤを抽出した場合
には、記憶回路（ＭＥＭ）２１B から抽出されたデータ
Ｄを内部データバス７D2に送出する。
【００４３】内部ブロック６C において、書込制御回路
（ＷＣ）２２C は、外部から外部アドレスバス３A 、内
部アドレスバス７A1および７A2を経由して到着するアド
レスＡと、外部から外部書込データバス３W 、マルチプ
レクサ（Ｍ）２４A 、内部データバス７D1、マルチプレ
クサ（Ｍ）２４B および内部データバス７D2を経由して
到着するデータＤとを受信し、記憶回路（ＭＥＭ）２１
C 内のアドレスＡにより定まる領域にデータＤを格納す
る。
（ＷＣ）２２C は、外部から外部アドレスバス３A 、内
部アドレスバス７A1および７A2を経由して到着するアド
レスＡと、外部から外部書込データバス３W 、マルチプ
レクサ（Ｍ）２４A 、内部データバス７D1、マルチプレ
クサ（Ｍ）２４B および内部データバス７D2を経由して
到着するデータＤとを受信し、記憶回路（ＭＥＭ）２１
C 内のアドレスＡにより定まる領域にデータＤを格納す
る。
【００４４】また読出制御回路（ＲＣ）２３C は、外部
から外部アドレスバス３A 、内部アドレスバス７A1およ
び７A2を経由して到着するアドレスＡを受信し、記憶回
路（ＭＥＭ）２１C 内のアドレスＡにより定まる領域に
格納されているデータＤを抽出し、マルチプレクサ
（Ｍ）２４C に入力する。
から外部アドレスバス３A 、内部アドレスバス７A1およ
び７A2を経由して到着するアドレスＡを受信し、記憶回
路（ＭＥＭ）２１C 内のアドレスＡにより定まる領域に
格納されているデータＤを抽出し、マルチプレクサ
（Ｍ）２４C に入力する。
【００４５】マルチプレクサ（Ｍ）２４C は、通常外部
書込データバス３W からマルチプレクサ（Ｍ）２４A 、
内部データバス７D1、マルチプレクサ（Ｍ）２４B およ
び内部データバス７D2を経由して到着するデータＤと、
内部ブロック６A の記憶回路（ＭＥＭ）２１A から抽出
され、マルチプレクサ（Ｍ）２４A 、内部データバス７
D1、マルチプレクサ（Ｍ）２４B および内部データバス
７D2を経由して到着するデータＤと、内部ブロック６B
の記憶回路（ＭＥＭ）２１B から抽出され、マルチプレ
クサ（Ｍ）２４B および内部データバス７D2を経由して
到着するデータＤとを内部データバス７D3に送出する
が、読出制御回路（ＲＣ）２３C が記憶回路（ＭＥＭ）
２１C からデータＤを抽出した場合には、記憶回路（Ｍ
ＥＭ）２１ C から抽出されたデータＤを内部データバス
７D3に送出する。
書込データバス３W からマルチプレクサ（Ｍ）２４A 、
内部データバス７D1、マルチプレクサ（Ｍ）２４B およ
び内部データバス７D2を経由して到着するデータＤと、
内部ブロック６A の記憶回路（ＭＥＭ）２１A から抽出
され、マルチプレクサ（Ｍ）２４A 、内部データバス７
D1、マルチプレクサ（Ｍ）２４B および内部データバス
７D2を経由して到着するデータＤと、内部ブロック６B
の記憶回路（ＭＥＭ）２１B から抽出され、マルチプレ
クサ（Ｍ）２４B および内部データバス７D2を経由して
到着するデータＤとを内部データバス７D3に送出する
が、読出制御回路（ＲＣ）２３C が記憶回路（ＭＥＭ）
２１C からデータＤを抽出した場合には、記憶回路（Ｍ
ＥＭ）２１ C から抽出されたデータＤを内部データバス
７D3に送出する。
【００４６】内部ブロック６D において、書込制御回路
（ＷＣ）２２D は、外部から外部アドレスバス３A 、内
部アドレスバス７A1、７A2および７A3を経由して到着す
るアドレスＡと、外部から外部書込データバス３W 、マ
ルチプレクサ（Ｍ）２４A 、内部データバス７D1、マル
チプレクサ（Ｍ）２４B 、内部データバス７D2、マルチ
プレクサ（Ｍ）２４C および内部データバス７D3を経由
して到着するデータＤとを受信し、記憶回路（ＭＥＭ）
２１D 内のアドレスＡにより定まる領域にデータＤを格
納する。
（ＷＣ）２２D は、外部から外部アドレスバス３A 、内
部アドレスバス７A1、７A2および７A3を経由して到着す
るアドレスＡと、外部から外部書込データバス３W 、マ
ルチプレクサ（Ｍ）２４A 、内部データバス７D1、マル
チプレクサ（Ｍ）２４B 、内部データバス７D2、マルチ
プレクサ（Ｍ）２４C および内部データバス７D3を経由
して到着するデータＤとを受信し、記憶回路（ＭＥＭ）
２１D 内のアドレスＡにより定まる領域にデータＤを格
納する。
【００４７】また読出制御回路（ＲＣ）２３D は、外部
から外部アドレスバス３A 、内部アドレスバス７A1、７
A2および７A3を経由して到着するアドレスＡを受信し、
記憶回路（ＭＥＭ）２１D 内のアドレスＡにより定まる
領域に格納されているデータＤを抽出し、マルチプレク
サ（Ｍ）２４D に入力する。
から外部アドレスバス３A 、内部アドレスバス７A1、７
A2および７A3を経由して到着するアドレスＡを受信し、
記憶回路（ＭＥＭ）２１D 内のアドレスＡにより定まる
領域に格納されているデータＤを抽出し、マルチプレク
サ（Ｍ）２４D に入力する。
【００４８】マルチプレクサ（Ｍ）２４D は、通常内部
ブロック６A の記憶回路（ＭＥＭ）２１A から抽出さ
れ、マルチプレクサ（Ｍ）２４A 、内部データバス
７D1、マルチプレクサ（Ｍ）２４B 、内部データバス７
D2、マルチプレクサ（Ｍ）２４C および内部データバス
７D3を経由して到着するデータＤと、内部ブロック６B
の記憶回路（ＭＥＭ）２１B から抽出され、マルチプレ
クサ（Ｍ）２４B 、内部データバス７D2、マルチプレク
サ（Ｍ）２４C および内部データバス７D3を経由して到
着するデータＤと、内部ブロック６C の記憶回路（ＭＥ
Ｍ）２１C から抽出され、マルチプレクサ（Ｍ）２４C
および内部データバス７D3を経由して到着するデータＤ
とを外部読出データバス３R に送出するが、読出制御回
路（ＲＣ）２３ D が記憶回路（ＭＥＭ）２１D からデー
タＤを抽出した場合には、記憶回路（ＭＥＭ）２１D か
ら抽出されたデータＤを外部読出データバス３R に送出
する。
ブロック６A の記憶回路（ＭＥＭ）２１A から抽出さ
れ、マルチプレクサ（Ｍ）２４A 、内部データバス
７D1、マルチプレクサ（Ｍ）２４B 、内部データバス７
D2、マルチプレクサ（Ｍ）２４C および内部データバス
７D3を経由して到着するデータＤと、内部ブロック６B
の記憶回路（ＭＥＭ）２１B から抽出され、マルチプレ
クサ（Ｍ）２４B 、内部データバス７D2、マルチプレク
サ（Ｍ）２４C および内部データバス７D3を経由して到
着するデータＤと、内部ブロック６C の記憶回路（ＭＥ
Ｍ）２１C から抽出され、マルチプレクサ（Ｍ）２４C
および内部データバス７D3を経由して到着するデータＤ
とを外部読出データバス３R に送出するが、読出制御回
路（ＲＣ）２３ D が記憶回路（ＭＥＭ）２１D からデー
タＤを抽出した場合には、記憶回路（ＭＥＭ）２１D か
ら抽出されたデータＤを外部読出データバス３R に送出
する。
【００４９】以上の説明から明らかな如く、図３に示さ
れる実施例によれば、外部アドレスバス３A から到着す
るアドレスＡは、内部アドレスバス７A1乃至７A3を経由
して各内部ブロック６A 乃至６D に伝達され、また外部
書込データバス３W から到着するデータＤは、マルチプ
レクサ（Ｍ）２４A 乃至２４C および内部データバス７
D1乃至７D3を経由して各記憶回路（ＭＥＭ）２１A 乃至
２１D に格納され、また各記憶回路（ＭＥＭ）２１A 乃
至２１D から抽出されたデータＤは、マルチプレクサ
（Ｍ）２４A 乃至２４D および内部データバス７D1乃至
７D3を経由して外部読出データバス３R に送出され、各
内部ブロック６A 乃至６D は、内部バス７ 1 乃至７
3 （信号線３６×２本）によりループ状に接続され、内
部ブロック６Aは外部アドレスバス３A および外部書込
データバス３W （信号線３６×２本）により外部と接続
され、内部ブロック６D は外部読出データバス３R （信
号線３６×１本）により外部と接続される為、ゲートア
レイ１内に配線すべき信号線数が大幅に削減され、制限
数を越えて未配線を生ずる恐れが大幅に減少する。
れる実施例によれば、外部アドレスバス３A から到着す
るアドレスＡは、内部アドレスバス７A1乃至７A3を経由
して各内部ブロック６A 乃至６D に伝達され、また外部
書込データバス３W から到着するデータＤは、マルチプ
レクサ（Ｍ）２４A 乃至２４C および内部データバス７
D1乃至７D3を経由して各記憶回路（ＭＥＭ）２１A 乃至
２１D に格納され、また各記憶回路（ＭＥＭ）２１A 乃
至２１D から抽出されたデータＤは、マルチプレクサ
（Ｍ）２４A 乃至２４D および内部データバス７D1乃至
７D3を経由して外部読出データバス３R に送出され、各
内部ブロック６A 乃至６D は、内部バス７ 1 乃至７
3 （信号線３６×２本）によりループ状に接続され、内
部ブロック６Aは外部アドレスバス３A および外部書込
データバス３W （信号線３６×２本）により外部と接続
され、内部ブロック６D は外部読出データバス３R （信
号線３６×１本）により外部と接続される為、ゲートア
レイ１内に配線すべき信号線数が大幅に削減され、制限
数を越えて未配線を生ずる恐れが大幅に減少する。
【００５０】次に、本発明（請求項３）の実施例を、図
４により説明する。図４においては、図１(c) における
内部ブロック１００として入出力用内部ブロック８A 乃
至８D が設けられ、また図１(c) における外部信号線２
００として外部上位バス３U および外部下位バス３D が
設けられ、また図１(c) における内部信号線６００とし
て内部バス９が設けられている。
４により説明する。図４においては、図１(c) における
内部ブロック１００として入出力用内部ブロック８A 乃
至８D が設けられ、また図１(c) における外部信号線２
００として外部上位バス３U および外部下位バス３D が
設けられ、また図１(c) における内部信号線６００とし
て内部バス９が設けられている。
【００５１】図４に示されるゲートアレイ１は、図２に
示されるゲートアレイ１において、内部ブロック５A 乃
至５D をそれぞれ内部ブロック８A 乃至８D に置換した
ものである。
示されるゲートアレイ１において、内部ブロック５A 乃
至５D をそれぞれ内部ブロック８A 乃至８D に置換した
ものである。
【００５２】内部ブロック８B および８C は、それぞれ
パリティビットを含まぬ１６ビットから成る上位アドレ
スＡU 、下位アドレスＡD 、上位データＤU および下位
データＤD を扱う記憶回路（ＭＥＭ）８１、書込制御回
路（ＷＣ）８２および読出制御回路（ＲＣ）８３を具備
しており、また内部ブロック８A および８D は、記憶回
路（ＭＥＭ）８１、書込制御回路（ＷＣ）８２および読
出制御回路（ＲＣ）８３以外に、パリティ検査回路（Ｐ
Ｃ）８４、８５およびパリティ発生回路（ＰＧ）８６も
具備している。なお内部ブロック８A および８D を入出
力用内部ブロックと称する。
パリティビットを含まぬ１６ビットから成る上位アドレ
スＡU 、下位アドレスＡD 、上位データＤU および下位
データＤD を扱う記憶回路（ＭＥＭ）８１、書込制御回
路（ＷＣ）８２および読出制御回路（ＲＣ）８３を具備
しており、また内部ブロック８A および８D は、記憶回
路（ＭＥＭ）８１、書込制御回路（ＷＣ）８２および読
出制御回路（ＲＣ）８３以外に、パリティ検査回路（Ｐ
Ｃ）８４、８５およびパリティ発生回路（ＰＧ）８６も
具備している。なお内部ブロック８A および８D を入出
力用内部ブロックと称する。
【００５３】内部ブロック８A は、外部アドレス上位バ
ス３AUから到着するパリティ符号（２ビット）付きの上
位アドレスＡU （１８ビット）をパリティ検査回路（Ｐ
Ｃ）８４A により受信し、所定のパリティ検査則に基づ
き誤検査を実行し、誤りが検出されなかった正常な上位
アドレスＡU のみを、パリティ符号を付加すること無く
１６ビットの儘で、入出力用内部ブロック８A 内部およ
び内部ブロック８B に伝達し、また外部書込データ上位
バス３WUから到着するパリティ符号（２ビット）付きの
上位データＤU （１８ビット）をパリティ検査回路（Ｐ
Ｃ）８５A により受信し、所定のパリティ検査則に基づ
き誤検査を実行し、誤りが検出されなかった正常な上位
データＤU のみを、パリティ符号を付加すること無く１
６ビットの儘で、入出力用内部ブロック８A 内部および
内部ブロック８B に伝達し、更に入出力用内部ブロック
８A 内の記憶回路（ＭＥＭ）８１A および内部ブロック
８ B 内の記憶回路（ＭＥＭ）８１B から抽出されたパリ
ティ符号の付加されぬ１６ビットの儘の上位データＤU
をパリティ発生回路（ＰＧ）８６A により受信し、所定
のパリティ検査則に基づき２ビットから成る誤検査符号
を生成して付加し、外部読出データ上位バス３RUに送出
する。
ス３AUから到着するパリティ符号（２ビット）付きの上
位アドレスＡU （１８ビット）をパリティ検査回路（Ｐ
Ｃ）８４A により受信し、所定のパリティ検査則に基づ
き誤検査を実行し、誤りが検出されなかった正常な上位
アドレスＡU のみを、パリティ符号を付加すること無く
１６ビットの儘で、入出力用内部ブロック８A 内部およ
び内部ブロック８B に伝達し、また外部書込データ上位
バス３WUから到着するパリティ符号（２ビット）付きの
上位データＤU （１８ビット）をパリティ検査回路（Ｐ
Ｃ）８５A により受信し、所定のパリティ検査則に基づ
き誤検査を実行し、誤りが検出されなかった正常な上位
データＤU のみを、パリティ符号を付加すること無く１
６ビットの儘で、入出力用内部ブロック８A 内部および
内部ブロック８B に伝達し、更に入出力用内部ブロック
８A 内の記憶回路（ＭＥＭ）８１A および内部ブロック
８ B 内の記憶回路（ＭＥＭ）８１B から抽出されたパリ
ティ符号の付加されぬ１６ビットの儘の上位データＤU
をパリティ発生回路（ＰＧ）８６A により受信し、所定
のパリティ検査則に基づき２ビットから成る誤検査符号
を生成して付加し、外部読出データ上位バス３RUに送出
する。
【００５４】一方内部ブロック８D は、外部アドレス下
位バス３ADから到着するパリティ符号（２ビット）付き
の下位アドレスＡD （１８ビット）をパリティ検査回路
（ＰＣ）８４D により受信し、所定のパリティ検査則に
基づき誤検査を実行し、誤りが検出されなかった正常な
下位アドレスＡD のみを、パリティ符号を付加すること
無く１６ビットの儘で、入出力用内部ブロック８D 内部
および内部ブロック８ C に伝達し、また外部書込データ
下位バス３WDから到着するパリティ符号（２ビット）付
きの下位データＤD （１８ビット）をパリティ検査回路
（ＰＣ）８５Dにより受信し、所定のパリティ検査則に
基づき誤検査を実行し、誤りが検出されなかった正常な
下位データＤD のみを、パリティ符号を付加すること無
く１６ビットの儘で、入出力用内部ブロック８D 内部お
よび内部ブロック８C に伝達し、更に入出力用内部ブロ
ック８D 内の記憶回路（ＭＥＭ）８１D および内部ブロ
ック８C 内の記憶回路（ＭＥＭ）８１C から抽出された
パリティ符号の付加されぬ１６ビットの儘の下位データ
ＤD をパリティ発生回路（ＰＧ）８６D により受信し、
所定のパリティ検査則に基づき２ビットから成る誤検査
符号を生成して付加し、外部読出データ下位バス３RDに
送出する。
位バス３ADから到着するパリティ符号（２ビット）付き
の下位アドレスＡD （１８ビット）をパリティ検査回路
（ＰＣ）８４D により受信し、所定のパリティ検査則に
基づき誤検査を実行し、誤りが検出されなかった正常な
下位アドレスＡD のみを、パリティ符号を付加すること
無く１６ビットの儘で、入出力用内部ブロック８D 内部
および内部ブロック８ C に伝達し、また外部書込データ
下位バス３WDから到着するパリティ符号（２ビット）付
きの下位データＤD （１８ビット）をパリティ検査回路
（ＰＣ）８５Dにより受信し、所定のパリティ検査則に
基づき誤検査を実行し、誤りが検出されなかった正常な
下位データＤD のみを、パリティ符号を付加すること無
く１６ビットの儘で、入出力用内部ブロック８D 内部お
よび内部ブロック８C に伝達し、更に入出力用内部ブロ
ック８D 内の記憶回路（ＭＥＭ）８１D および内部ブロ
ック８C 内の記憶回路（ＭＥＭ）８１C から抽出された
パリティ符号の付加されぬ１６ビットの儘の下位データ
ＤD をパリティ発生回路（ＰＧ）８６D により受信し、
所定のパリティ検査則に基づき２ビットから成る誤検査
符号を生成して付加し、外部読出データ下位バス３RDに
送出する。
【００５５】従って、入出力用内部ブロック８A と内部
ブロック８B とを接続する内部上位バス９U を構成する
内部アドレス上位バス９AU、内部書込データ上位バス９
WUおよび内部読出データ上位バス９RUは、それぞれパリ
ティ符号を含まぬ１６ビットの儘の上位アドレスＡU 、
および上位データＤU をそれぞれ伝達すれば良く、何れ
も１６本の信号線で構成することが可能となり、また入
出力用内部ブロック８ D と内部ブロック８C とを接続す
る内部下位バス９D を構成する内部アドレス下位バス９
AD、内部書込データ下位バス９WDおよび内部読出データ
下位バス９RDは、それぞれパリティ符号を含まぬ１６ビ
ットの儘の下位アドレスＡD 、および下位データＤD を
それぞれ伝達すれば良く、何れも１６本の信号線で構成
することが可能となり、図２に示される実施例に比し、
一層ゲートアレイ１内の信号線数が削減可能となる。
ブロック８B とを接続する内部上位バス９U を構成する
内部アドレス上位バス９AU、内部書込データ上位バス９
WUおよび内部読出データ上位バス９RUは、それぞれパリ
ティ符号を含まぬ１６ビットの儘の上位アドレスＡU 、
および上位データＤU をそれぞれ伝達すれば良く、何れ
も１６本の信号線で構成することが可能となり、また入
出力用内部ブロック８ D と内部ブロック８C とを接続す
る内部下位バス９D を構成する内部アドレス下位バス９
AD、内部書込データ下位バス９WDおよび内部読出データ
下位バス９RDは、それぞれパリティ符号を含まぬ１６ビ
ットの儘の下位アドレスＡD 、および下位データＤD を
それぞれ伝達すれば良く、何れも１６本の信号線で構成
することが可能となり、図２に示される実施例に比し、
一層ゲートアレイ１内の信号線数が削減可能となる。
【００５６】以上の説明から明らかな如く、図４に示さ
れる実施例によれば、入出力用内部ブロック８A は外部
上位バス３U （信号線１８×３本）により外部と接続さ
れると共に、内部ブロック８B のみと内部上位バス９U
（１６×３本）により接続され、また入出力用内部ブロ
ック８D は外部下位バス３D （信号線１８×３本）によ
り外部と接続されると共に、内部ブロック８C のみと内
部下位バス９D （１６×３本）により接続されている
為、ゲートアレイ１内に配線すべき信号線数が図２に示
されるゲートアレイ１に比して一層削減され、制限数を
越えて未配線を生ずる恐れが大幅に減少する。
れる実施例によれば、入出力用内部ブロック８A は外部
上位バス３U （信号線１８×３本）により外部と接続さ
れると共に、内部ブロック８B のみと内部上位バス９U
（１６×３本）により接続され、また入出力用内部ブロ
ック８D は外部下位バス３D （信号線１８×３本）によ
り外部と接続されると共に、内部ブロック８C のみと内
部下位バス９D （１６×３本）により接続されている
為、ゲートアレイ１内に配線すべき信号線数が図２に示
されるゲートアレイ１に比して一層削減され、制限数を
越えて未配線を生ずる恐れが大幅に減少する。
【００５７】なお、図２乃至図４はあく迄本発明の一実
施例に過ぎず、例えば内部ブロック５等の構成は、それ
ぞれ記憶回路（ＭＥＭ）５１、書込制御回路（ＷＣ）５
２、読出制御回路（ＲＣ）５３等を具備するものに限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変わらない。またゲートア
レイ１を構成する内部ブロック数は四個に限定されるこ
とは無く、またゲートアレイ１が送受信するアドレスＡ
およびデータＤはそれぞれ３６ビット（パリティ符号４
ビットを含み）に限定されることは無く、他に幾多の変
形が考慮されるが、何れの場合にも本発明の効果は変わ
らない。
施例に過ぎず、例えば内部ブロック５等の構成は、それ
ぞれ記憶回路（ＭＥＭ）５１、書込制御回路（ＷＣ）５
２、読出制御回路（ＲＣ）５３等を具備するものに限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変わらない。またゲートア
レイ１を構成する内部ブロック数は四個に限定されるこ
とは無く、またゲートアレイ１が送受信するアドレスＡ
およびデータＤはそれぞれ３６ビット（パリティ符号４
ビットを含み）に限定されることは無く、他に幾多の変
形が考慮されるが、何れの場合にも本発明の効果は変わ
らない。
【００５８】
【発明の効果】以上、本発明（請求項１）によれば、ゲ
ートアレイ内の一部の内部ブロックに配線すべき内部信
号線数が削減されることとなり、また本発明（請求項
２）によれば、ゲートアレイ内の各内部ブロックは、信
号を受信する内部信号線（または外部信号線）と、信号
を伝達する内部信号線（または外部信号線）との二組の
みに接続されることとなり、且つ各内部信号線は信号を
一方向に伝達するのみである為、双方向に信号を伝達す
る場合に比し、信号線数も削減されることとなり、更に
本発明（請求項３）によれば、ゲートアレイ内の内部ブ
ロック相互を接続する内部信号線からは、誤制御符号を
伝達する信号線が除去可能となり、信号線数が更に削減
されることとなる。
ートアレイ内の一部の内部ブロックに配線すべき内部信
号線数が削減されることとなり、また本発明（請求項
２）によれば、ゲートアレイ内の各内部ブロックは、信
号を受信する内部信号線（または外部信号線）と、信号
を伝達する内部信号線（または外部信号線）との二組の
みに接続されることとなり、且つ各内部信号線は信号を
一方向に伝達するのみである為、双方向に信号を伝達す
る場合に比し、信号線数も削減されることとなり、更に
本発明（請求項３）によれば、ゲートアレイ内の内部ブ
ロック相互を接続する内部信号線からは、誤制御符号を
伝達する信号線が除去可能となり、信号線数が更に削減
されることとなる。
【図１】 本発明の原理を示す図で、同図(a) は本発明
（請求項１）の原理を示し、同図(b) は本発明（請求項
２）の原理を示し、同図(c) は本発明（請求項３）の原
理を示す
（請求項１）の原理を示し、同図(b) は本発明（請求項
２）の原理を示し、同図(c) は本発明（請求項３）の原
理を示す
【図２】 本発明（請求項１）の一実施例によるゲート
アレイを示す図
アレイを示す図
【図３】 本発明（請求項２）の一実施例によるゲート
アレイを示す図
アレイを示す図
【図４】 本発明（請求項３）の一実施例によるゲート
アレイを示す図
アレイを示す図
【図５】 従来あるゲートアレイの一例を示す図
１、４００ ゲートアレイ ２、５、６、８、１００ 内部ブロック ３ 外部バス ３A 外部アドレスバス ３AD 外部アドレス下位バス ３AU 外部アドレス上位バス ３D 外部下位バス ３R 外部読出データバス ３RD 外部読出データ下位バス ３RU 外部読出データ上位バス ３W 外部書込データバス ３WD 外部書込データ下位バス ３WU 外部書込データ上位バス ３U 外部上位バス ４、７ 内部バス ４A 、７A 内部アドレスバス ４AD、９AD 内部アドレス下位バス ４AU、９AU 内部アドレス上位バス ４D 、９D 内部下位バス ４R 内部読出データバス ４RD、９RD 内部読出データ下位バス ４RU、９RU 内部読出データ上位バス ４U 、９U 内部上位バス ４W 内部書込データバス ４WD、９WD 内部書込データ下位バス ４WU、９WU 内部書込データ上位バス ７D 内部データバス ２１、５１、８１ 記憶回路（ＭＥＭ） ２２、５２、８２ 書込制御回路（ＷＣ） ２３、５３、８３ 読出制御回路（ＲＣ） ２４ マルチプレクサ（Ｍ） ８４、８５ パリティ検査回路（ＰＣ） ８６ パリティ発生回路（ＰＧ） １０１ 誤制御回路 １０２ 誤制御符号発生回路 ２００ 外部信号線 ３００、５００、６００ 内部信号線
Claims (3)
- 【請求項１】 複数の内部信号線（３００）により互い
に接続される複数の内部ブロック（１００）から構成さ
れ、複数の外部信号線（２００）により外部に接続され
るゲートアレイ（４００）において、 一部の前記内部ブロック（１００X ）が、前記外部信号
線（２００）内の所定の一部の外部信号線（２００X ）
を経由して送受信される信号のみ処理する場合に、 前記一部の内部ブロック（１００X ）相互を、処理対象
とする信号のみを伝送する内部信号線（３００X ）で接
続することを特徴とするブロック間結線方法。 - 【請求項２】 複数の内部信号線（３００）により互い
に接続される複数の内部ブロック（１００）から構成さ
れ、複数の外部信号線（２００）により外部に接続され
るゲートアレイ（４００）において、 前記各内部ブロック（１００）が一列に順序付けされ、
先頭の前記内部ブロック（１００）が外部から前記外部
信号線（２００）を経由して到着する信号を受信処理し
て次位の前記内部ブロック（１００）に伝達し、次位以
降の前記各内部ブロック（１００）が、それぞれ前位の
前記内部ブロック（１００）から伝達される信号を受信
処理して後位の前記内部ブロック（１００）に伝達し、
末尾の前記内部ブロック（１００）が前位の前記内部ブ
ロック（１００）から伝達される信号を受信処理して前
記外部信号線（２００）に送出する場合に、 前記各内部ブロック（１００）間を、前記内部ブロック
（１００）間で伝達する信号のみを伝送する内部信号線
（５００）によりループ状に接続することを特徴とする
ブロック間結線方法。 - 【請求項３】 複数の内部信号線（３００）により互い
に接続される複数の内部ブロック（１００）から構成さ
れ、複数の外部信号線（２００）により外部に接続され
るゲートアレイ（４００）において、 前記外部信号線（２００）を経由して送受信される信号
には誤制御が要求されるが、前記各内部ブロック（１０
０）相互で送受信する信号には誤制御を省略することが
許容される場合に、 予め定められた前記内部ブロック（１００）に、外部か
ら前記外部信号線（２００）を経由して到着する誤制御
符号付信号を受信して、予め定められた法則に基づく誤
制御を実行する誤制御回路（１０１）と、 前記各内部ブロック（１００）から前記外部信号線（２
００）に送出する信号から、予め定められた法則に基づ
く誤制御符号を発生し、前記送出信号に付加して前記外
部信号線（２００）に送出する誤制御符号発生回路（１
０２）とを設け、 前記各内部ブロック（１００）相互間を、前記誤制御符
号を伴わない信号を伝送する内部信号線（６００）によ
り接続することを特徴とするブロック間結線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6412592A JPH05267623A (ja) | 1992-03-19 | 1992-03-19 | ブロック間結線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6412592A JPH05267623A (ja) | 1992-03-19 | 1992-03-19 | ブロック間結線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267623A true JPH05267623A (ja) | 1993-10-15 |
Family
ID=13249043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6412592A Withdrawn JPH05267623A (ja) | 1992-03-19 | 1992-03-19 | ブロック間結線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267623A (ja) |
-
1992
- 1992-03-19 JP JP6412592A patent/JPH05267623A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1137584A (en) | Multiprocessor system for the processing of digital data | |
| EP0018755B1 (en) | Digital communication networks employing speed independent switches | |
| CA1191273A (en) | Memory module selection and reconfiguration apparatus in a data processing system | |
| JP3241045B2 (ja) | マルチポート共有メモリインタフェースおよび関連の方法 | |
| EP0018754B1 (en) | Speed independent selector switch for digital communication networks | |
| US3735362A (en) | Shift register interconnection system | |
| JPS6250862B2 (ja) | ||
| EP0018756B1 (en) | Speed independent arbiter switch for digital communication networks | |
| JPH06243105A (ja) | 任意に変化するデータ・ストライドで情報を転送する方法及び装置 | |
| US5596578A (en) | Time division multiplexing data transfer system for digital audio data distribution | |
| US5388220A (en) | Parallel processing system and data transfer method which reduces bus contention by use of data relays having plurality of buffers | |
| US5245705A (en) | Functional addressing method and apparatus for a multiplexed data bus | |
| US5537624A (en) | Data repacking circuit having toggle buffer for transferring digital data from P1Q1 bus width to P2Q2 bus width | |
| KR100772287B1 (ko) | 대규모 병렬 프로세서 어레이를 메모리 어레이에 비트직렬 방식으로 접속하는 방법 및 장치 | |
| US6138228A (en) | Protocol and bus link system between components of a micro-controller | |
| JPH05267623A (ja) | ブロック間結線方法 | |
| KR20010053612A (ko) | 기억 장치 및 상기 기억 장치를 동작시키기 위한 방법 | |
| US20030126342A1 (en) | System to optimally order cycles originating from a single physical link | |
| US5175832A (en) | Modular memory employing varying number of imput shift register stages | |
| US5146456A (en) | Computer system with distributed content-addressable memory modules compatible with cito transmission | |
| JPH0225579B2 (ja) | ||
| US5953343A (en) | Digital information transfer system and method | |
| JPS6340511B2 (ja) | ||
| JPS617968A (ja) | プログラム可能なステータス・レジスタ装置 | |
| JPH0455015B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |