JPH0526347B2 - - Google Patents

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JPH0526347B2
JPH0526347B2 JP58061696A JP6169683A JPH0526347B2 JP H0526347 B2 JPH0526347 B2 JP H0526347B2 JP 58061696 A JP58061696 A JP 58061696A JP 6169683 A JP6169683 A JP 6169683A JP H0526347 B2 JPH0526347 B2 JP H0526347B2
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JP
Japan
Prior art keywords
transistor
output
photoreceptor
timing
reset
Prior art date
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Application number
JP58061696A
Other languages
Japanese (ja)
Other versions
JPS59188168A (en
Inventor
Shinji Morozumi
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Publication of JPS59188168A publication Critical patent/JPS59188168A/en
Publication of JPH0526347B2 publication Critical patent/JPH0526347B2/ja
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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14665Imagers using a photoconductor layer

Description

【発明の詳細な説明】 本発明は光電変換装置に関するものである。[Detailed description of the invention] The present invention relates to a photoelectric conversion device.

従来固体イメージセンサはライン・センサとエ
リア・センサに大別されており、ラインセンサ1
2フアクシミリ等の読み取り用に又、エリアセン
サはビデオカメラ用に用いられている。近来の情
報処理機器の発展に伴ない安価で高性能のデバイ
スや機器が求められてきつつある。特にオフイス
用からパーソナル、ホームへと普及するにつれて
この要求は高まりつつある。例えばフアクシミリ
にしても20万円以下のホーム用のものが市場投入
されつつある。フアクシミリにおいてはそのシス
テム内は読み出し部(リード・アウト)と記録
(プリント)部及び通信系から成るが、記録部は
サーマルヘツド等の開発により、又通信系はLSI
の発展により、かなり低コストになる用途がたつ
てきたが、リード・アウト部は複雑な光学系とセ
ンサ自体がコストが高いので、全体としてコスト
高になつてしまう。従つてこのリードアウト部を
低コストでしかも高性能に作り込む技術が必要で
ある。この部分の低コスト化が可能になると、更
にフアクシミリ、コピーマシン、プリンタとの有
機的な結合によりインテリジエント機能を持たせ
た万能マシンとしてより高度の機器が実現でき
る。このリードアウト部と低コスト化、高性能化
を可能にするには光学系を簡単にできるようなイ
メージセンサが必要である。このために近年読み
取り対象とイメージセンサを密着させる密着型の
センサが提案されている(例えば特開昭56−
138969号公報、特開昭57−114292号公報。)。
Conventional solid-state image sensors are broadly divided into line sensors and area sensors.
2. Area sensors are used for reading facsimiles and the like, and area sensors are used for video cameras. With the recent development of information processing equipment, there is a growing demand for inexpensive and high-performance devices and equipment. In particular, this demand is increasing as devices become more widespread from office use to personal and home use. For example, facsimile machines for home use that cost less than 200,000 yen are being introduced into the market. In a facsimile, the system consists of a readout section, a recording section, and a communication system, but the recording section has been developed with thermal heads, etc., and the communication system has been developed using LSI.
With the development of technology, applications have become considerably low-cost, but the read-out section has a complex optical system and the sensor itself is expensive, resulting in an overall high cost. Therefore, there is a need for a technology for manufacturing this lead-out section at low cost and with high performance. If it becomes possible to reduce the cost of this part, it will be possible to realize more advanced equipment as a versatile machine with intelligent functions by organically combining it with facsimile machines, copy machines, and printers. In order to achieve this readout section, lower costs, and higher performance, an image sensor with a simple optical system is required. For this reason, in recent years, close-contact sensors have been proposed that bring the image sensor into close contact with the object to be read (for example,
Publication No. 138969, Japanese Unexamined Patent Publication No. 114292/1983. ).

しかし、実際には特性が不十分であつたり、信
頼性が劣つていたり、又外部処理が複雑すぎてコ
スト的に成立しない等の欠点があつた。
However, in reality, they have had drawbacks such as insufficient characteristics, poor reliability, and external processing that is too complex to be cost-effective.

また、特開昭57−72370号公報には、画素信号
を2値化して出力する構成が提案されている(第
8図)が、この場合においても、画素信号の転送
はアナログ信号で行われ、信号対雑音比が劣化し
てしまうという欠点を有していた。
Furthermore, Japanese Patent Application Laid-Open No. 57-72370 proposes a configuration that binarizes and outputs pixel signals (Figure 8), but even in this case, pixel signals are transferred using analog signals. However, it had the disadvantage that the signal-to-noise ratio deteriorated.

従つて本発明の目的は、高性能かつ十分に信頼
性があり、更には低コスト化を可能にする密着型
のイメージセンサを提供することにある。
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a contact type image sensor that has high performance, is sufficiently reliable, and furthermore enables cost reduction.

さらに、本発明の別の目的は、2値化出力機能
をもつた信号対雑音比の優れた密着型イメージセ
ンサを提供することにある。
Furthermore, another object of the present invention is to provide a contact type image sensor having a binarization output function and an excellent signal-to-noise ratio.

第1図は本発明に用いるラインセンサのブロツ
ク図である。エレメント8がライン状にNビツト
配置されており1つのエレメントはスキヤン回路
1、スイツチング回路2、感光セル部3からな
る。スキヤン回路1は基本的にはシフトレジスタ
であり、スイツチング回路2のスイツチグトラン
ジスタ4のゲート5に入力され、トランジスタ4
をON−OFFのコントロールをする。基本動作は
感光セル部3内に蓄えられた電荷の、照射される
光量に応じた放電量をスイツチングトランジスタ
4がONすることにより出力ラインV0に読み出さ
れる。Nビツトのセルが順次スキヤン回路により
読み出され、各セルのシリアル・データとして出
力ラインV0に現われる。この結果各セルに照射
された光量に比例して電気量に変換されることに
なる。本発明の特徴はトランジスタを含めて、全
ての素子が薄膜で形成されることにある。
FIG. 1 is a block diagram of a line sensor used in the present invention. N bits of elements 8 are arranged in a line, and one element consists of a scan circuit 1, a switching circuit 2, and a photosensitive cell section 3. The scan circuit 1 is basically a shift register, and is input to the gate 5 of the switching transistor 4 of the switching circuit 2.
Control ON-OFF. The basic operation is to read out the discharge amount of the charges stored in the photosensitive cell section 3 to the output line V0 by turning on the switching transistor 4 , which corresponds to the amount of irradiated light. The N-bit cells are sequentially read out by the scan circuit and appear on output line V0 as serial data for each cell. As a result, the amount of light irradiated to each cell is converted into an amount of electricity in proportion to the amount of light. A feature of the present invention is that all elements, including transistors, are formed of thin films.

第2図は第1図の具体的回路図である。スキヤ
ン回路1は基本的にはシフトレジスタであるか
ら、例えば12はDフリツプフロツプであり、N
ビツト縦列接続されている。第2、第3図に示す
様に、走査データ入力端子11(DIN)には走査
データ入力信号DINが与えられ、走査クロツク入
力端子10(CLIN)には走査クロツク入力信号
CLINが与えられる。スイツチング回路2はスイ
ツチングトランジスタであるから、例えば13は
薄膜トランジスタであり、Nビツト分設けられて
いる。感光セル部3は、例えば光電変換素子14
とコンデンサ15で構成される。
FIG. 2 is a specific circuit diagram of FIG. 1. Since the scan circuit 1 is basically a shift register, for example, 12 is a D flip-flop, and N
Bits are connected in cascade. As shown in FIGS. 2 and 3, a scan data input signal D IN is applied to the scan data input terminal 11 (D IN ), and a scan clock input signal is applied to the scan clock input terminal 10 (CL IN ).
CL IN is given. Since the switching circuit 2 is a switching transistor, for example, 13 is a thin film transistor, which is provided for N bits. The photosensitive cell section 3 includes, for example, a photoelectric conversion element 14
and a capacitor 15.

第3図はこの回路の各部の動作波形を示してお
り、シフトレジスタ列の各出力Q1〜QNが順次出
力されるとスイツチングトランジスタが順次選択
されることに応じて、充電電流が出力ラインに出
てくる。このピーク値が各セルの光量に対応する
ので、ローパスフイルタやピークホールド回路を
通すことにより、光量に比例した信号レベルが得
られる。
Figure 3 shows the operating waveforms of each part of this circuit. When the outputs Q 1 to QN of the shift register array are sequentially output, the charging current changes to the output line as the switching transistors are sequentially selected. It comes out. Since this peak value corresponds to the amount of light in each cell, by passing the signal through a low-pass filter or a peak hold circuit, a signal level proportional to the amount of light can be obtained.

第4図は本発明のスイツチングトランジスタと
感光セル部の具体的実現例であり、イはロのAB
断面を示す。ガラスやセラミツクス等の材料から
なる基板31上に多結晶シリコン薄膜をデポジツ
トしてパターニングすることによりソース34、
チヤネル33、ドレイン32領域を形成する。そ
の後熱酸化又はCVD法によりゲート絶縁用のゲ
ート膜35を形成し更に例えば多結晶シリコン等
のゲート電極材料をデポジツトしてパターニング
してゲート36を形成する。そしてイオン打込法
によりソース・ドレイン電極32,33としてP
型又はN型域を作る。その後層間絶縁膜、例えば
シリコン酸化膜41をCVD法で形成しコンタク
トホール37,43を開孔し出力ラインとなる
Al配線層と感光層の下電極のAl層39を形成す
る。
Figure 4 shows a specific implementation example of the switching transistor and photosensitive cell section of the present invention, and A and B are shown in FIG.
A cross section is shown. A source 34,
A channel 33 and drain 32 region are formed. Thereafter, a gate film 35 for gate insulation is formed by thermal oxidation or CVD, and a gate electrode material such as polycrystalline silicon is deposited and patterned to form a gate 36. Then, P as source/drain electrodes 32, 33 by ion implantation method.
Create a type or N-type area. After that, an interlayer insulating film, such as a silicon oxide film 41, is formed by the CVD method, and contact holes 37 and 43 are opened to form output lines.
An Al wiring layer and an Al layer 39 of the lower electrode of the photosensitive layer are formed.

38は出力ラインとなるAl配線層である。そ
して全体にアモルフアスシリコン等の感光体層4
0をプラズマCVD法でデポジツトしてその上に
感光体の上電極となる透明電極層42を形成す
る。感光体層40は光が照射しない状態では暗電
流は1nA以下であり、光に対しては数nA/1xに
設定しておく。この方式は感光体とキヤパシタが
両方兼ねて形成されるのが利点である。感光体層
40としてアモルフアスシリコンを用いると暗電
流が非常に小さく、又光電流が多いのが特徴でこ
の光読みとり用に向いている。第11図はこのア
モルフアスシリコン膜の感光特性の代表例であ
り、照度11×(1ルツクス)以下まで用いること
ができることが特徴である。第4図のように感光
体層を、たて型(膜垂直)導電タイプの特徴は感
光体層、及び上部電極のエツチング・オフが不要
で、単に膜をデポジツトすればよいという簡単さ
にある。
38 is an Al wiring layer which becomes an output line. The entire photoreceptor layer 4 is made of amorphous silicon or the like.
0 is deposited by a plasma CVD method, and a transparent electrode layer 42 which becomes the upper electrode of the photoreceptor is formed thereon. The photoreceptor layer 40 has a dark current of 1 nA or less when not irradiated with light, and is set to several nA/1x when exposed to light. The advantage of this method is that both the photoreceptor and the capacitor are formed. When amorphous silicon is used as the photoreceptor layer 40, the dark current is very small and the photocurrent is large, making it suitable for this optical reading. FIG. 11 shows a typical example of the photosensitive characteristics of this amorphous silicon film, which is characterized in that it can be used at illuminances of 11× (1 lux) or less. As shown in Figure 4, the feature of the vertical type conductive type photoreceptor layer (perpendicular to the film) is that there is no need to etch off the photoreceptor layer and the upper electrode, and it is easy to simply deposit the film. .

第5図は本発明の他の方式例である。これは感
光体層を横型(膜水平)導電タイプを用いるもの
である。イはロのCD断面であり、形成プロセス
に従つて説明する。基板51上にトランジスタと
キヤパシタを形成するシリコン薄膜をCVD法で
形成しパターニングの後にゲート酸化膜55を形
成する。その後電荷蓄積用キヤパシタの下部電極
部54にはN又はP型層をイオン打込により形成
しておく。その後多結晶シリコン等のゲート電極
56とキヤパシタの上部電極57を形成してか
ら、更にもう1回イオン打込みを実施するとN又
はP型のソース域52、負性領域のチヤネル部5
3、ドレイン域611とゲート電極56よりなる
スイツチングトランジスタ部と下部電極54、上
部電極62と絶縁膜55からなるキヤパシタが形
成される。その後層間絶縁膜58をデポジツトし
てからコンタクトホール60,61,62を開孔
し、出力ラインとなるAl配線63と感光体層5
9を形成する。感光体層はCdSやアモルフアスシ
リコン等の光に対して敏感な半導体材料であり、
キヤパシタと並列に配置されている。この結果光
が照射されていない時は感光体層59は非常に高
抵抗であり、キヤパシタに蓄積された電荷を放電
することはないが、光が照射されるとキヤパシタ
の電荷を放電するので、スイツチングトランジス
タがONした時充電電流を生じることになり、こ
の結果光量が電気量に変換される。この第5図に
示す方法の特徴は、感光体膜を横型導電性として
用いることにより、上下の電極が不要となること
と、膜のピンホールが多くても使用可能なことに
ある。
FIG. 5 shows another example of the method of the present invention. This uses a horizontal (horizontal film) conductive type photoreceptor layer. A is a CD cross section of B, and will be explained according to the formation process. A silicon thin film for forming a transistor and a capacitor is formed on a substrate 51 by the CVD method, and after patterning, a gate oxide film 55 is formed. Thereafter, an N or P type layer is formed on the lower electrode portion 54 of the charge storage capacitor by ion implantation. After that, a gate electrode 56 of polycrystalline silicon or the like and an upper electrode 57 of the capacitor are formed, and then ion implantation is performed one more time to form an N or P type source region 52 and a negative region channel region 5.
3. A switching transistor section consisting of the drain region 611 and the gate electrode 56, and a capacitor consisting of the lower electrode 54, the upper electrode 62 and the insulating film 55 are formed. After that, an interlayer insulating film 58 is deposited, contact holes 60, 61, and 62 are opened, and an Al wiring 63 that becomes an output line and a photoreceptor layer 5 are formed.
form 9. The photoreceptor layer is a semiconductor material sensitive to light such as CdS or amorphous silicon.
It is placed in parallel with the capacitor. As a result, when no light is irradiated, the photoreceptor layer 59 has a very high resistance and does not discharge the charge accumulated in the capacitor, but when light is irradiated, the charge in the capacitor is discharged. When the switching transistor is turned on, a charging current is generated, and as a result, the amount of light is converted into the amount of electricity. The feature of the method shown in FIG. 5 is that by using the photoreceptor film as a horizontal conductor, upper and lower electrodes are not required, and that it can be used even if the film has many pinholes.

本発明の他の実施例として、感光体としてトラ
ンジスタをそのまま用いる方式であり、構造は最
も簡単なことが特徴である。第6図この方式の回
路図であり、トランジスタ66が感光体として動
作する。第12図はこのトランジスタの光特性を
示しており、光電流値はゲート電圧VGにより制
御することができる。第6図は一番簡単な使用例
としてVG=0の状態である。ここで65は遮光
された薄膜トランジスタ、67は感光体として動
作するトランジスタ66のゲート電極、V0は出
力ライン、VSSは共通電位、QNはシフトレジスタ
列の各出力であつて薄膜トランジスタ65のゲー
ト電極に出力される。
Another embodiment of the present invention uses a transistor as it is as a photoreceptor, and is characterized by the simplest structure. FIG. 6 is a circuit diagram of this system, in which a transistor 66 operates as a photoreceptor. FIG. 12 shows the optical characteristics of this transistor, and the photocurrent value can be controlled by the gate voltage VG. FIG. 6 shows a state where V G =0 as the simplest usage example. Here, 65 is a light-shielded thin film transistor, 67 is the gate electrode of the transistor 66 that operates as a photoreceptor, V 0 is the output line, V SS is the common potential, and Q N is each output of the shift register array, which is the gate of the thin film transistor 65. Output to the electrode.

第7図は第6図の実施例であり、イはロのEF
断面である。基板70上にトランジスタを形成す
る第1層目のシリコン薄膜を形成後パターニング
して、その上に熱酸化法等によりゲート絶縁膜7
8を形成しその後ゲート電極76,77を形成し
てN型又はP型のイオン打込み法によりトランジ
スタのソース域71、チヤネル部72、ドレイン
73、感光体チヤネル74、固定電極75を形成
する。この後層間絶縁膜79を形成し、コンタク
トホール83,84,85を開孔してからAl層
よりなる出力ライン80、光遮蔽層81、固定電
位ライン85を形成する。この方式で感光体域は
トランジスタのチヤネル74であり、キヤパシタ
はゲート電極77とドレイン域73との間の寄生
容量をそのまま利用する。
Figure 7 is an example of Figure 6, where A is the EF of B.
It is a cross section. A first silicon thin film for forming a transistor is formed on the substrate 70 and then patterned, and a gate insulating film 7 is formed on it by thermal oxidation or the like.
After that, gate electrodes 76 and 77 are formed, and a source region 71, a channel portion 72, a drain 73, a photoreceptor channel 74, and a fixed electrode 75 of the transistor are formed by N-type or P-type ion implantation. Thereafter, an interlayer insulating film 79 is formed, contact holes 83, 84, and 85 are opened, and then an output line 80 made of an Al layer, a light shielding layer 81, and a fixed potential line 85 are formed. In this way, the photoreceptor area is a channel 74 of a transistor, and the capacitor uses the parasitic capacitance between the gate electrode 77 and the drain area 73 as is.

第13図は本発明に用いる他の具体例であり、
2値検出、即ち白又は黒レベルの2レベルを出力
する。データ転送回路としてのパラレルイン−シ
リアルアウトのシフトレジスタ131、コンパレ
ータ132、リセツトゲート133、感光セル1
34からなる。第14図はこの方式の動作のタイ
ミングチヤートを、第15図は入射光を電気的な
2値レベルに変換する際の波形を各々示してい
る。第13図及び第15図を参照しながら本回路
の動作を述べる。リセツト信号Rによりリセツト
ゲートトランジスタ137をONさせて感光セル
部の容量139を充電する。その後次のリセツト
信号が入力されるまでの間に光が照射されると感
光体138の抵抗が下がり、充電した電荷を放電
する。又光が照射されてなければ放電せずに充電
電位を保持している。この状態をコンパレータ1
36が2値出力W1として変換して出力する。次
のリセツト信号が入る直前のコンパレータ出力
W1を書き込み信号W,Eによりシフトレジスタ
135に書き込み、次にクロツク信号CLにより
VD出力にシリアルデータとして出力する。I1
I4はそれぞれ感光セルの端子電圧、W2〜W4はそ
れぞれ2値出力である。この方式の特徴は感光セ
ル直線に2値データに変換してしまうので、信号
の転送はあくまでのデジタル信号となり、S/N
の改善が大きくなされることになる。又感光セル
の測光タイミングとデータの転送タイミングは全
く独立に決められるので、任意のタイミングの光
信号を任意の時間に電気信号として取り出すこと
が可能となる。
FIG. 13 shows another specific example used in the present invention,
Binary detection, that is, two levels of white or black level are output. Parallel-in/serial-out shift register 131, comparator 132, reset gate 133, photosensitive cell 1 as a data transfer circuit
Consists of 34. FIG. 14 shows a timing chart for the operation of this method, and FIG. 15 shows waveforms when incident light is converted into electrical binary levels. The operation of this circuit will be described with reference to FIGS. 13 and 15. The reset signal R turns on the reset gate transistor 137 to charge the capacitor 139 in the photosensitive cell section. After that, when light is irradiated until the next reset signal is input, the resistance of the photoreceptor 138 decreases and the accumulated charges are discharged. Furthermore, if no light is irradiated, the charged potential is maintained without being discharged. Comparator 1
36 converts and outputs the binary output W1 . Comparator output just before the next reset signal is input
W 1 is written to the shift register 135 by write signals W and E, and then by clock signal CL.
Output as serial data to VD output. I 1 ~
I 4 is the terminal voltage of each photosensitive cell, and W 2 to W 4 are each a binary output. The feature of this method is that the photosensitive cell is converted into binary data in a straight line, so the signal transfer is strictly a digital signal, and the S/N is
will be greatly improved. Furthermore, since the photometry timing of the photosensitive cell and the data transfer timing are determined completely independently, it is possible to extract an optical signal at any timing as an electrical signal at any time.

本発明に用いるスキヤン回路はある程度の速い
スピードが要求される。例えばエレメント数が
1000で、読み出しサイクルが1msecとすると、
スキヤン・スピードは1MHzである。このためス
キヤン回路は高速で動作可能のシフトレジスタ
と、それを構成するトランジスタが要求される。
第8図はC−MOS構成のスキヤン回路の1例で
あり、1エレメント分を示している。ここでφは
正相クロツク入力、反転φは逆相クロツク入力、
Dは走査データ入力、Qは走査データ出力であ
る。Pチヤネル薄膜トランジスタ(P−TFT)
90〜93とNチヤネル薄膜トランジスタ(N−
TFT)94〜97により形成される。第9図は
このCMOS−TFTの構造例であり、基板100
上に第1層目のシリコン薄膜101を形成後、ゲ
ート酸化膜102を形成この後ゲート電極103
を形成する。この後Pチヤネルトランジスタ10
4にはボロンイオンを、Nチヤネルトランジスタ
105にはリン又はヒ素イオン打込むと各々のト
ランジスタができる。このようにTFTの場合、
従来の単結晶ウエハによるイメージセンサに比
し、単にイオン打込み工程を1回のみ追加すると
モノチヤネルデバイス(N−MOS又はP−
MOS)からCMOSができることが大きな特徴で
ある。これは1つにはチヤネル領域がP型でもN
型でも不純物を含まない真性領域を共通に用いて
いることによる。
The scan circuit used in the present invention is required to have a certain degree of high speed. For example, the number of elements
1000 and the read cycle is 1 msec,
The scan speed is 1MHz. For this reason, the scan circuit requires a shift register that can operate at high speed and a transistor that constitutes the shift register.
FIG. 8 is an example of a scan circuit having a C-MOS configuration, and shows one element. Here, φ is the positive phase clock input, inverted φ is the negative phase clock input,
D is scan data input, and Q is scan data output. P-channel thin film transistor (P-TFT)
90 to 93 and N channel thin film transistor (N-
TFT) 94-97. Figure 9 shows an example of the structure of this CMOS-TFT.
After forming a first silicon thin film 101 on top, a gate oxide film 102 is formed, and then a gate electrode 103 is formed.
form. After this, P channel transistor 10
When boron ions are implanted into 4 and phosphorus or arsenic ions are implanted into N-channel transistor 105, respective transistors are formed. In this way, in the case of TFT,
Compared to image sensors using conventional single-crystal wafers, simply adding one ion implantation process creates a monochannel device (N-MOS or P-MOS).
A major feature is that CMOS can be created from MOS). One reason for this is that even if the channel region is P type, N
This is because the molds also commonly use an intrinsic region that does not contain impurities.

本発明に用いるトランジスタ(TFT)はスキ
ヤン回路においても、スイツチングトランジスタ
においてもスピードが要求され、即ちトランジス
タの特性を改良する必要がある。本発明に用いる
トランジスタ部の形成プロセスの1例として熱酸
化膜をゲート絶縁膜として用いると良好なトラン
ジスタ特性が得られる。第1層目のチヤネル部と
ソース・ドレインを構成する不純物を含まないシ
リコン薄膜を減圧CVD法により570℃のデポジシ
ヨン温度にて約2000〜5000Å形成し、パターニン
グの後、1100℃〜1150℃にてO2雰囲気で熱酸化
して、約1500Åの良好なゲート絶縁膜を形成する
と同時に第1層目のシリコン薄膜のグレインを成
長させて良好な多結晶とさせる。この後N+ドー
プされた多結晶シリコンのゲート電極を形成し、
その後ゲート電極をマスクにしてPイオンを1×
1015/cm2のドープ量で打込むとチヤネルのみ負性
領域として残る。この後、H2プラズマ処理を実
施すると特性がより改良される。第4図、第5図
の方式において感光体膜としてアモルフアスシリ
コンを用いる際、水素ベースのプラズマCVDで
行なうと、同時にTFTもH2プラズマ処理が自動
的に施こされる。又第7図の方式でも別個に行な
うことは可能である。第10図はこのような工程
を経て得られたN−TFTの特性例であり、チヤ
ネル・キヤリア移動度は約80cm2/V・secであり、
単結晶シリコンの約1/5という良好な特性である。
このトランジスタを用いて構成したスキヤン回路
は約2〜5MHzで動作し、十分な高速性が得られ
る。又スイツチングトランジスタのスイツチング
スピードは100nsec以下である。
The transistor (TFT) used in the present invention is required to be fast both in a scan circuit and as a switching transistor, that is, it is necessary to improve the characteristics of the transistor. As an example of the process for forming the transistor section used in the present invention, good transistor characteristics can be obtained by using a thermal oxide film as the gate insulating film. A silicon thin film containing no impurities, which will constitute the first layer channel part and source/drain, is formed to a thickness of approximately 2000 to 5000 Å using a low pressure CVD method at a deposition temperature of 570°C, and after patterning, a silicon thin film containing no impurities is deposited at a deposition temperature of 1100°C to 1150°C. Thermal oxidation is performed in an O 2 atmosphere to form a good gate insulating film with a thickness of approximately 1500 Å, and at the same time, the grains of the first silicon thin film are grown to become a good polycrystalline film. After this form a gate electrode of N + doped polycrystalline silicon,
Then, using the gate electrode as a mask, P ions were applied 1×
When implanted with a doping amount of 10 15 /cm 2 , only the channel remains as a negative region. After this, when H 2 plasma treatment is performed, the characteristics are further improved. When amorphous silicon is used as the photoreceptor film in the systems shown in FIGS. 4 and 5, when hydrogen-based plasma CVD is used, the TFT is automatically subjected to H 2 plasma treatment at the same time. It is also possible to separately perform the method shown in FIG. Figure 10 shows an example of the characteristics of an N-TFT obtained through such a process, and the channel carrier mobility is approximately 80 cm 2 /V sec,
It has good characteristics, about 1/5 of that of single crystal silicon.
A scan circuit constructed using this transistor operates at approximately 2 to 5 MHz, providing sufficient high speed. Furthermore, the switching speed of the switching transistor is 100 nsec or less.

本発明は前に述べたように薄膜トランジスタに
よりスキヤン回路、スイチング回路を構成し、更
に薄膜感光体を感光体層として用いるものであ
り、次の利点がある。
As described above, the present invention constitutes a scan circuit and a switching circuit using thin film transistors, and further uses a thin film photoreceptor as a photoreceptor layer, and has the following advantages.

(1) 絶縁物基板上に簡単なプロセスにより構成さ
れるので、単結晶シリコンのようにサイズ的な
制限がなく、10cm〜30cmの密着型センサが可能
になり、低コスト化が実現する。
(1) Since it is constructed on an insulating substrate through a simple process, there are no size restrictions like single crystal silicon, making it possible to create a close-contact sensor with a length of 10 cm to 30 cm, resulting in lower costs.

(2) スキヤン回路とスイツチング回路を内蔵する
ことにより外部との配線はたかだか10本位で済
み、実装コストが大幅に低減される。又出力ラ
インは絶縁物上に配置されるので浮遊容量が非
常に小さく、出力信号の振幅が使用電源電圧ま
でとれ、S/Nが大幅に改善されると共に後続
に複雑なアンプがなくても十分なシグナルレベ
ルが保証され、印画される像がきれいになる。
(2) By incorporating a scanning circuit and a switching circuit, only 10 external wiring lines are required, significantly reducing implementation costs. In addition, since the output line is placed on an insulator, stray capacitance is extremely small, the amplitude of the output signal can be maintained up to the power supply voltage used, the S/N ratio is greatly improved, and there is no need for a complicated subsequent amplifier. This ensures a high signal level and a clear printed image.

(3) トランジスタとして多結晶シリコンTFTの
採用により、スイツチングのスピードが向上
し、又信頼性、安定性が大幅に改善される。又
CMOS化が容易であるのでスキヤン回路に応
用すると動作スピードや消費電力が良好な値が
得られる。又プロセスが簡単であり、低コスト
化が容易である。
(3) Adoption of polycrystalline silicon TFTs as transistors improves switching speed and greatly improves reliability and stability. or
Since it is easy to convert into CMOS, good values for operating speed and power consumption can be obtained when applied to scan circuits. Furthermore, the process is simple and costs can be easily reduced.

(4) 感光体層が薄膜化されるので、単結晶シリコ
ンのようにライフタイムの分布による感光バラ
ツキが押えられ、センサのライン方向の感度分
布が大幅に低減する。
(4) Since the photoreceptor layer is made thinner, variations in photoreceptivity due to lifetime distribution, as in single-crystal silicon, are suppressed, and the sensitivity distribution in the sensor's line direction is significantly reduced.

以上の如く、本発明の光電変換装置は、光電変
換素子、リセツトスイツチ、コンパレータからな
る2値化画素信号検出手段を複数個設け、前記複
数のリセツトスイツチのリセツトタイミングは共
通であり、前記複数の2値化画素信号検出手段の
出力をシフトレジスタにパラレル入力し、前記2
値化画素信号検出手段からの出力である2値化画
素信号は時系列的にシフトレジスタから出力さ
れ、前記シフトレジスタのパラレル入力タイミン
グと前記リセツトタイミングは任意に設定される
ことを特徴とするから、以下のような特有の効果
を有する。
As described above, the photoelectric conversion device of the present invention is provided with a plurality of binary pixel signal detection means each consisting of a photoelectric conversion element, a reset switch, and a comparator, the reset timing of the plurality of reset switches is common, and the reset timing of the plurality of reset switches is common. The output of the binarized pixel signal detection means is input in parallel to the shift register, and
The binarized pixel signal which is the output from the digitized pixel signal detection means is output from the shift register in time series, and the parallel input timing of the shift register and the reset timing are set arbitrarily. , has the following unique effects.

(a) 画素信号の転送はデジタル信号で行われ、信
号対雑音比が各画素のコンパレータで2値化さ
れた後劣化することがない。
(a) Pixel signals are transferred as digital signals, and the signal-to-noise ratio does not deteriorate after being binarized by the comparator of each pixel.

(b) 光電変換素子の測光タイミング(該リセツト
タイミングから該パラレル入力タイミングま
で)とデータの転送タイミング(該パラレル入
力タイミング)が独立して決められるので、任
意の測光タイミングで光電変換することができ
る。
(b) Since the photometric timing of the photoelectric conversion element (from the reset timing to the parallel input timing) and the data transfer timing (the parallel input timing) are determined independently, photoelectric conversion can be performed at any photometric timing. .

(c) 高性能かつ十分に信頼性があり、更には低コ
スト化を可能にする密着型のイメージセンサを
提供することができる。
(c) It is possible to provide a contact type image sensor that has high performance, is sufficiently reliable, and furthermore enables cost reduction.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明に用いる固体イメージセンサの
ブロツク図であり、第2図はその具体的回路であ
り、更に第3図はその動作波形を示す。又第13
図は本発明の他のブロツク図例であり、第14,
15図はその動作波形である。第4図、第5図、
第7図は本発明の具体的構造例であり、第6図は
第7図の回路図である。第8図はスキヤン回路の
1例であり、第9図はCMOSTFTの構造例であ
る。第10図は本発明に用いるN−TFTの特性
例、第11図は感光体層の光特性、第12図は
TFTを感光体として用いる場合の光特性である。
FIG. 1 is a block diagram of a solid-state image sensor used in the present invention, FIG. 2 is a specific circuit thereof, and FIG. 3 shows its operating waveforms. Also the 13th
The figure shows another example of the block diagram of the present invention.
Figure 15 shows its operating waveform. Figure 4, Figure 5,
FIG. 7 shows a specific structural example of the present invention, and FIG. 6 is a circuit diagram of FIG. FIG. 8 shows an example of a scan circuit, and FIG. 9 shows an example of the structure of CMOSTFT. Figure 10 shows an example of the characteristics of the N-TFT used in the present invention, Figure 11 shows the optical characteristics of the photoreceptor layer, and Figure 12 shows the characteristics of the N-TFT used in the present invention.
These are the optical characteristics when using TFT as a photoreceptor.

Claims (1)

【特許請求の範囲】[Claims] 1 光電変換素子、リセツトスイツチ、コンパレ
ータからなる2値化画素信号検出手段を複数個設
け、前記複数のリセツトスイツチのリセツトタイ
ミングは共通であり、前記複数の2値化画素信号
検出手段の出力をシフトレジスタにパラレル入力
し、前記2値化画素信号検出手段からの出力であ
る2値化画素信号は時系列的にシフトレジスタか
ら出力され、前記シフトレジスタのパラレル入力
タイミングと前記リセツトタイミングは任意に設
定されることを特徴とする光電変換装置。
1 A plurality of binary pixel signal detection means each consisting of a photoelectric conversion element, a reset switch, and a comparator are provided, the reset timing of the plurality of reset switches is common, and the output of the plurality of binary pixel signal detection means is shifted. The binarized pixel signal that is input in parallel to the register and output from the binarized pixel signal detection means is outputted from the shift register in time series, and the parallel input timing and the reset timing of the shift register are set arbitrarily. A photoelectric conversion device characterized by:
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JPS59188168A JPS59188168A (en) 1984-10-25
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* Cited by examiner, † Cited by third party
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JPS56138969A (en) * 1980-03-31 1981-10-29 Canon Inc Photoelectric converter
JPS5772370A (en) * 1980-10-23 1982-05-06 Canon Inc Photoelectric converter
JPS57114292A (en) * 1981-01-06 1982-07-16 Fuji Xerox Co Ltd Thin film image pickup element

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