JPH05259864A - Control circuit for switching element - Google Patents
Control circuit for switching elementInfo
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- JPH05259864A JPH05259864A JP4086395A JP8639592A JPH05259864A JP H05259864 A JPH05259864 A JP H05259864A JP 4086395 A JP4086395 A JP 4086395A JP 8639592 A JP8639592 A JP 8639592A JP H05259864 A JPH05259864 A JP H05259864A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はスイッチング電源等に使
用されるスイッチング素子、特にパワーＭＯＳＦＥＴの
制御回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching element used for a switching power supply or the like, and more particularly to a control circuit for a power MOSFET.
【０００２】[0002]
【従来の技術】パワーＭＯＳＦＥＴ（以下単にＦＥＴと
いう）をスイッチング動作で使用する場合の従来例につ
いて、図５を用いて説明する。図５において、ＦＥＴ１
はそのゲート端子を２、ソース端子を３とする。又制御
回路４は制御出力がＦＥＴ１のゲート端子２に接続さ
れ、５をアースとする制御回路である。６はＦＥＴのソ
ースよりアース端に接続される接続点を示している。ソ
ース端子３からアース接続点６はＦＥＴ１のオンオフ動
作によって電流が流れるラインであり、アース接続点６
とＦＥＴ１のソース端子３とが離れているのは、実際の
パターン上で離れた位置に接続されていることを示して
いる。2. Description of the Related Art A conventional example in which a power MOSFET (hereinafter simply referred to as FET) is used in a switching operation will be described with reference to FIG. In FIG. 5, FET1
Has a gate terminal of 2 and a source terminal of 3. The control circuit 4 is a control circuit whose control output is connected to the gate terminal 2 of the FET 1 and 5 is grounded. Reference numeral 6 indicates a connection point connected from the source of the FET to the ground terminal. The source terminal 3 to the earth connection point 6 is a line through which a current flows by the on / off operation of the FET 1, and the earth connection point 6
The fact that the source terminal 3 of the FET 1 is separated from the source terminal 3 of the FET 1 indicates that they are connected to the separated positions on the actual pattern.
【０００３】このように構成されたＦＥＴの制御回路の
動作について説明する。図６はＦＥＴ１及び制御回路４
のターンオフ時の波形を示している。図６（ａ）はＦＥ
Ｔ１のソース電流Ｉ及びドレイン・ソース端子間電圧Ｖ
DSを示しており、ソース電流Ｉはソース端子３からアー
ス接続端６へ流れる方向を正としている。図６（ｂ）は
ＦＥＴ１のゲート・ソース端子間電圧ＶGS、図６（ｃ）
はソース電流Ｉの減少に伴いソース端子３とアース接続
端６の間に誘起される電圧ＶS-E であり、アース接続端
６を０Ｖとしている。図６（ｄ）は制御回路４が出力す
るゲート制御電圧ＶOUT で、アース５を０Ｖとしてい
る。図６（ｅ）はＩ×ＶDSで表されるターンオフ損失Ｐ
である。The operation of the FET control circuit thus configured will be described. FIG. 6 shows the FET 1 and the control circuit 4.
The waveform at the time of turn-off is shown. Figure 6 (a) shows FE
T1 source current I and drain-source terminal voltage V
DS is shown, and the direction in which the source current I flows from the source terminal 3 to the ground connection end 6 is positive. FIG. 6B shows the voltage V GS between the gate and source terminals of the FET1, and FIG.
Is a voltage V SE induced between the source terminal 3 and the ground connection end 6 as the source current I decreases, and the ground connection end 6 is set to 0V. FIG. 6D shows the gate control voltage V OUT output by the control circuit 4, and the ground 5 is 0V. FIG. 6 (e) shows the turn-off loss P represented by I × V DS.
Is.
【０００４】さて本図において制御回路４が時刻t1で図
６（ｄ），（ｂ）に示すようにゲート制御電圧ＶOUT を
引き下げると、ＦＥＴ１の入力容量は放電を始め、ＶGS
は下がり始める。時刻t2から時刻t3の間ＦＥＴ１はミラ
ー積分器として動作するので、図６（ｂ）に示すように
電圧ＶGSは一定のままでゲート容量の引抜き電流がミラ
ー容量を介して流れ、電圧ＶDSは上昇していく。時刻t3
でＶGSとＶDSが同電位となって以後は図６（ａ）に示す
ように電圧ＶDSは上昇し、ソース電流Ｉは減少してい
く。このときソース端子３とアース接続点６との間には
微小なインダクタンス成分が存在するので、ソース電流
Ｉの減少に伴いソース端子３とアース接続点６との間に
は図６（ｃ）に示すように起電力ｅが誘起される。起電
力ｅの大きさは次式（１）で表される。 ｅ＝−Ｌ・（ｄｉ／ｄｔ） ・・・（１）Now, in this figure, when the control circuit 4 lowers the gate control voltage V OUT at time t 1 as shown in FIGS. 6 (d) and 6 (b), the input capacitance of the FET 1 starts discharging and V GS
Begins to fall. Since during FET1 time t 2 from time t 3 operates as a mirror integrator, the voltage V GS as shown in FIG. 6 (b) flows through the pull-out current mirror capacitance of the gate capacitance remains constant, the voltage V DS rises. Time t 3
Then, V GS and V DS become the same potential, and thereafter, the voltage V DS increases and the source current I decreases as shown in FIG. 6A. At this time, since a minute inductance component exists between the source terminal 3 and the ground connection point 6, as the source current I decreases, a space between the source terminal 3 and the ground connection point 6 is shown in FIG. An electromotive force e is induced as shown. The magnitude of the electromotive force e is expressed by the following equation (1). e = -L · (di / dt) (1)
【０００５】リード線や銅箔パターンでは、Ｌ＝１０ｎ
Ｈ／ｃｍであるとし、ソース端子３とアース接続点６と
の間が６ｃｍあった場合には、Ｌ＝６０ｎＨである。又
オン時のソース電流Ｉを１５Ａとし、 200ｎsec で０Ａ
になったとすると、式（１）よりｅ＝−４．５Ｖとな
る。図５のＶOUT ，ＶGS，ＶS-E の表示は電圧の方向を
示しており、矢印の向きは正の方向を表す。これより ＶGS＝ＶOUT −ＶS-E ・・・（２） となり、ＶGSにはＶOUT とＶS-E の差が現れることがわ
かる。For lead wires and copper foil patterns, L = 10n
If the distance between the source terminal 3 and the ground connection point 6 is 6 cm, L = 60 nH. Moreover, the source current I at the time of ON is set to 15A, and 0A in 200nsec.
Then, e = -4.5V from the equation (1). The display of V OUT , V GS , and V SE in FIG. 5 indicates the direction of voltage, and the direction of the arrow indicates the positive direction. From this, it is understood that V GS = V OUT −V SE (2), and the difference between V OUT and V SE appears in V GS .
【０００６】制御回路４はt3以後も出力電圧ＶOUT を減
少させていき時刻t4で０Ｖになるが、図６（ｃ）に示す
とおり制御回路４のアース５とＦＥＴ１のソース端子３
の間には約４．５Ｖの電位差が生じている。従って図６
（ｂ）に示すようにＶGSには図６（ｃ）に示す電圧Ｖ
S-E （４．５Ｖ）がそのまま現れ、ＦＥＴ１は時刻t4以
後もオフせずソース電流Ｉは流れ続ける。時刻t5でＦＥ
Ｔ１の入力容量が放電を完了すると、ソース電流Ｉは０
ＡになるのでＶS-E も０Ｖになり、ＶDSも一定となる。The control circuit 4 decreases the output voltage V OUT after t 3 and reaches 0 V at time t 4 , but as shown in FIG. 6C, the ground 5 of the control circuit 4 and the source terminal 3 of the FET 1 are shown.
There is a potential difference of about 4.5V between them. Therefore, FIG.
As shown in (b), V GS has the voltage V shown in FIG. 6 (c).
SE (4.5 V) appears as it is, the FET 1 is not turned off after time t 4 , and the source current I continues to flow. FE at time t 5
When the input capacitance of T1 is completely discharged, the source current I becomes 0.
Since it becomes A, V SE also becomes 0 V and V DS becomes constant.
【０００７】[0007]
【発明が解決しようとする課題】このように上記の構成
では、制御回路４が時刻t4でゲート駆動電圧ＶOUT を０
ＶにしているにもかかわらずＦＥＴ１のＶGSはt5で０Ｖ
になり、ソース電流Ｉは時刻t5まで流れ続ける。従って
ターンオフ損失Ｐは時刻t2から時刻t5の期間発生する。
そのためＦＥＴ１の発熱量が多く、ＦＥＴ１の放熱板を
大きくする必要があり、価格が上昇するという問題を有
していた。As described above, in the above configuration, the control circuit 4 sets the gate drive voltage V OUT to 0 at time t 4.
V GS of FET1 is 0V at t 5 though it is set to V
And the source current I continues to flow until time t 5 . Therefore, the turn-off loss P occurs from the time t 2 to the time t 5 .
Therefore, the heat generation amount of the FET 1 is large, and it is necessary to increase the size of the heat dissipation plate of the FET 1, and there is a problem that the price increases.
【０００８】本発明はこのような従来の問題点に鑑みて
なされたものであって、ＦＥＴのターンオフを速くする
ことによりＦＥＴのターンオフ損失を減少させることが
できるスイッチング素子の制御回路を提供することを目
的とする。The present invention has been made in view of such conventional problems, and provides a control circuit of a switching element capable of reducing the turn-off loss of the FET by accelerating the turn-off of the FET. With the goal.
【０００９】[0009]
【課題を解決するための手段】本発明はスイッチング素
子の断続を制御する制御回路であって、スイッチング素
子の制御端子に制御回路の出力端を接続し、接地側端子
に制御回路の接地端子を接続すると共に、スイッチング
素子がオフする際に端子間のインダクタンスにより電流
の減少に伴って誘起される起電力を検出してオンとな
り、オン状態のときスイッチング素子の制御端子と接地
端子間を短絡するスイッチ手段を設けたことを特徴とす
るものである。SUMMARY OF THE INVENTION The present invention is a control circuit for controlling connection / disconnection of a switching element, wherein an output terminal of the control circuit is connected to a control terminal of the switching element, and a ground terminal of the control circuit is connected to a ground side terminal. When the switching element is turned off, it is turned on by detecting the electromotive force induced by the decrease in current due to the inductance between the terminals when the switching element is turned off, and when it is on, the control terminal of the switching element and the ground terminal are short-circuited. A switch means is provided.
【００１０】[0010]
【作用】このような特徴を有する本発明によれば、制御
回路からの出力によってスイッチング素子をオフさせる
間には、スイッチング素子のソース端子と制御回路のア
ース端子を流れる電流の減少に伴うインダクタンスによ
る起電力を検出してスイッチ手段をオンとし、スイッチ
ング素子のゲート端子とソース端子とを短絡している。
そうすれば入力容量が放電された後、短時間でゲート・
ソース端子間電圧が０Ｖとなり、ターンオフ損失の発生
時間が短縮することとなる。According to the present invention having such a feature, while the switching element is turned off by the output from the control circuit, the inductance due to the decrease in the current flowing through the source terminal of the switching element and the ground terminal of the control circuit is caused. The electromotive force is detected, the switch means is turned on, and the gate terminal and the source terminal of the switching element are short-circuited.
Then, after the input capacitance is discharged, the gate
The voltage between the source terminals becomes 0V, and the turn-off loss occurrence time is shortened.
【００１１】[0011]
【実施例】以下図面を参照しつつ本発明の一実施例につ
いて説明する。図１は本実施例におけるスイッチング素
子の制御回路の回路図である。図１において１から６ま
では図５に示す従来例と同じである。本発明では図１に
示すようにＦＥＴ１のソース端と制御回路４の接地端間
の電圧を検知するスイッチ７を設けている。スイッチ７
はアース接続点６とＦＥＴ１のソース端子３との電圧が
所定以上となれば、ＦＥＴ１のゲート・ソース間を短絡
するスイッチである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a switching element control circuit in this embodiment. In FIG. 1, 1 to 6 are the same as the conventional example shown in FIG. In the present invention, as shown in FIG. 1, a switch 7 for detecting the voltage between the source terminal of the FET 1 and the ground terminal of the control circuit 4 is provided. Switch 7
Is a switch that short-circuits the gate and source of the FET 1 when the voltage between the ground connection point 6 and the source terminal 3 of the FET 1 becomes a predetermined value or more.
【００１２】以上のように構成されたＦＥＴの制御回路
の動作について説明する。図２は本実施例の各部の動作
波形を示す波形図である。図２において（ａ）から
（ｅ）は図６と同じくソース電流Ｉ、ドレイン・ソース
端子間電圧ＶDS、ゲート・ソース端子間電圧ＶGS、ソー
ス端子とアース接続点６との間の電圧ＶS-E 、制御回路
４の出力ＶOUT 、ターンオフ損失Ｐを夫々示している。
時刻t1から時刻t3までの動作は図６と同じである。The operation of the FET control circuit configured as above will be described. FIG. 2 is a waveform diagram showing operation waveforms of each part of this embodiment. In FIGS. 2A to 2E, the source current I, the drain-source terminal voltage V DS , the gate-source terminal voltage V GS , and the voltage V between the source terminal and the ground connection point 6 are shown in FIGS. SE , the output V OUT of the control circuit 4, and the turn-off loss P are shown, respectively.
The operation from time t 1 to time t 3 is the same as in FIG.
【００１３】さて時刻t3でＶGSとＶDSが同電位となって
以後は図２（ａ）のようにＶDSは上昇し、ソース電流Ｉ
は減少していく。このときソース端子３とアース接続点
６の間の微小なインダクタンス成分によってソース電流
Ｉの減少に伴いソース端子３とアース６との間に図２
（ｃ）に示すように起電圧ＶS-E （前述の例では４．５
Ｖ）が誘起される。スイッチ７はこの起電圧ＶS-E によ
ってオンし、ＦＥＴ１のゲート端子２とソース端子３と
の間を短絡する。このときＦＥＴ１の入力容量はスイッ
チ７を通じて放電されるので、ＶGSは徐々に低下する。
そして図２（ｂ），（ｄ）に示すように、時刻t4で制御
回路４の制御出力ＶOUT が０Ｖとなると同時に、ＦＥＴ
１のゲート・ソース端子間電圧ＶGSは０Ｖとなる。ソー
ス電流Ｉは図２（ａ）に示すように時刻t4で０Ａにな
り、ドレイン・ソース端子間電圧ＶDSも時刻t4で一定に
なる。そしてターンオフ損失Ｐは図２（ｅ）に示すよう
に時刻t2から時刻t4の期間発生する。そのため図４
（ｅ）の波形と比較して、ターンオフ損失の発生期間が
時刻t5から時刻t4まで短縮されていることがわかる。従
ってＦＥＴ１の発熱も図３の従来例の制御回路を用いた
場合より少なく、ＦＥＴ１の放熱板も小型化できる。Now, at time t 3 , V GS and V DS become the same potential, and thereafter V DS rises as shown in FIG. 2A, and the source current I
Is decreasing. At this time, as the source current I decreases due to the minute inductance component between the source terminal 3 and the earth connection point 6, the source current I is reduced between the source terminal 3 and the earth 6 as shown in FIG.
As shown in (c), the electromotive voltage V SE (4.5 in the above example)
V) is induced. The switch 7 is turned on by this electromotive voltage V SE to short-circuit the gate terminal 2 and the source terminal 3 of the FET 1. At this time, the input capacitance of the FET 1 is discharged through the switch 7, so that V GS gradually decreases.
Then, as shown in FIGS. 2B and 2D, at the time t 4 , the control output V OUT of the control circuit 4 becomes 0V, and at the same time, the FET
The voltage V GS between the gate and source terminals of 1 becomes 0V. As shown in FIG. 2A, the source current I becomes 0 A at time t 4 , and the drain-source terminal voltage V DS also becomes constant at time t 4 . Then, the turn-off loss P occurs during the period from time t 2 to time t 4 as shown in FIG. Therefore,
As compared with the waveform of (e), it can be seen that the turn-off loss occurrence period is shortened from time t 5 to time t 4 . Therefore, the heat generation of the FET 1 is smaller than that when the control circuit of the conventional example of FIG. 3 is used, and the heat dissipation plate of the FET 1 can be downsized.
【００１４】図３は本発明の第２実施例の回路図であ
る。本図において１〜７は第１実施例と同一である。本
実施例ではソース端子３とアース接続点６との間に微小
な抵抗値の抵抗８が接続される。抵抗８の一端は過電流
保護スイッチ９に接続されている。過電流保護スイッチ
９は制御回路４の電圧出力端とアース端間に接続され
る。抵抗８は電流検出用の抵抗であり、ソース電流を電
圧として検出し、過大な電流が流れたときにＦＥＴ１の
ゲート２と制御回路４のアース５とを短絡してＦＥＴ１
を強制的にオフすることにより、ＦＥＴ１を保護するた
めのスイッチである。FIG. 3 is a circuit diagram of the second embodiment of the present invention. In this figure, 1 to 7 are the same as in the first embodiment. In this embodiment, a resistor 8 having a minute resistance value is connected between the source terminal 3 and the ground connection point 6. One end of the resistor 8 is connected to the overcurrent protection switch 9. The overcurrent protection switch 9 is connected between the voltage output terminal of the control circuit 4 and the ground terminal. The resistor 8 is a resistor for detecting a current, and detects a source current as a voltage. When an excessive current flows, the gate 2 of the FET 1 and the earth 5 of the control circuit 4 are short-circuited to make the FET 1
Is a switch for protecting FET1 by forcibly turning off.
【００１５】本実施例による各部の動作波形を図４に示
す。図４の（ａ）〜（ｅ）は図２（ａ）〜（ｅ）と夫々
同一であるので、詳細な説明を省略する。本実施例では
図４（ｃ）に示すように一定のソース電流Ｉが流れてい
る時刻t3までの間は、抵抗８によってソース端子３とア
ース接続点６との間に図４（ｃ）に示すように直流電圧
を発生する。この電圧ＶS-E は一定値であり、スイッチ
７は動作しない。抵抗８には抵抗成分以外にインダクタ
ンス成分も含まれるので、時刻t3以後はこのインダクタ
ンス成分により誘起される起電圧によりスイッチ７は図
２の場合と同様に動作することとなる。FIG. 4 shows operation waveforms of each part according to this embodiment. 4A to 4E are the same as FIGS. 2A to 2E, respectively, and detailed description thereof will be omitted. In the present embodiment, as shown in FIG. 4C, until time t 3 when a constant source current I is flowing, the resistor 8 is provided between the source terminal 3 and the ground connection point 6 as shown in FIG. DC voltage is generated as shown in. This voltage V SE has a constant value, and the switch 7 does not operate. Since the resistor 8 includes an inductance component in addition to the resistance component, after time t 3, the switch 7 operates in the same manner as in the case of FIG. 2 due to the electromotive voltage induced by this inductance component.
【００１６】尚本実施例はスイッチング素子としてＦＥ
Ｔを用いた例を示しているが、本発明はＦＥＴだけでな
く他の種々のスイッチング素子に適用することが可能で
ある。In this embodiment, FE is used as a switching element.
Although an example using T is shown, the present invention can be applied to not only FET but also various other switching elements.
【００１７】[0017]
【発明の効果】以上詳細に説明したように本発明によれ
ば、スイッチング素子のターンオフを速くすることがで
きる。従ってターンオフ損失が減少し、スイッチング素
子の放熱板を小さくすることができる。このため回路の
価格を低減することが可能となる。As described in detail above, according to the present invention, the turn-off of the switching element can be accelerated. Therefore, the turn-off loss is reduced, and the heat dissipation plate of the switching element can be made smaller. Therefore, the cost of the circuit can be reduced.
【図１】本発明の第１実施例による制御回路の回路構成
図である。FIG. 1 is a circuit configuration diagram of a control circuit according to a first embodiment of the present invention.
【図２】第２実施例による制御回路の動作波形を示す説
明図である。FIG. 2 is an explanatory diagram showing operation waveforms of the control circuit according to the second embodiment.
【図３】本発明の第２実施例による制御回路の回路構成
図である。FIG. 3 is a circuit configuration diagram of a control circuit according to a second embodiment of the present invention.
【図４】第１実施例による制御回路の動作波形を示す説
明図である。FIG. 4 is an explanatory diagram showing operation waveforms of the control circuit according to the first embodiment.
【図５】従来の制御回路の一例を示す回路図である。FIG. 5 is a circuit diagram showing an example of a conventional control circuit.
【図６】従来の制御回路の動作波形を示す説明図であ
る。FIG. 6 is an explanatory diagram showing operation waveforms of a conventional control circuit.
１ ＦＥＴ ３ ソース端子 ４ 制御回路 ５ アース ６ アース接続点 ７ スイッチ ８ 抵抗 ９ 過電流保護スイッチ 1 FET 3 Source terminal 4 Control circuit 5 Earth 6 Earth connection point 7 Switch 8 Resistance 9 Overcurrent protection switch
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大槻 卓生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中谷 昭男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 渡辺 喜直 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takuo Otsuki 1006 Kadoma, Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Akio Nakatani, 1006 Kadoma, Kadoma City, Osaka Matsushita Electric Industrial Co., Ltd. 72) Inventor Yoshinao Watanabe 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.
Claims (1)
回路であって、 前記スイッチング素子の制御端子に前記制御回路の出力
端を接続し、接地側端子に前記制御回路の接地端子を接
続すると共に、前記スイッチング素子がオフする際に端
子間のインダクタンスにより電流の減少に伴って誘起さ
れる起電力を検出してオンとなり、オン状態のとき前記
スイッチング素子の制御端子と接地端子間を短絡するス
イッチ手段を設けたことを特徴とするスイッチング素子
の制御回路。1. A control circuit for controlling connection / disconnection of a switching element, wherein an output terminal of the control circuit is connected to a control terminal of the switching element, and a ground terminal of the control circuit is connected to a ground side terminal, Switch means for detecting an electromotive force induced by a decrease in current due to an inductance between terminals when the switching element is turned off to be turned on, and short-circuiting between the control terminal and the ground terminal of the switching element when in the on state A control circuit for a switching element, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086395A JPH05259864A (en) | 1992-03-09 | 1992-03-09 | Control circuit for switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086395A JPH05259864A (en) | 1992-03-09 | 1992-03-09 | Control circuit for switching element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259864A true JPH05259864A (en) | 1993-10-08 |
Family
ID=13885689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086395A Pending JPH05259864A (en) | 1992-03-09 | 1992-03-09 | Control circuit for switching element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259864A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800878B2 (en) | 2006-05-22 | 2010-09-21 | Fujitsu Ten Limited | Power supply control circuit, and electronic control device, power supplying circuit, and power control integrated circuit equipped with power supply control circuit |
-
1992
- 1992-03-09 JP JP4086395A patent/JPH05259864A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800878B2 (en) | 2006-05-22 | 2010-09-21 | Fujitsu Ten Limited | Power supply control circuit, and electronic control device, power supplying circuit, and power control integrated circuit equipped with power supply control circuit |
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