JPH0525812U - Transistor drive circuit - Google Patents
Transistor drive circuitInfo
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- JPH0525812U JPH0525812U JP8116691U JP8116691U JPH0525812U JP H0525812 U JPH0525812 U JP H0525812U JP 8116691 U JP8116691 U JP 8116691U JP 8116691 U JP8116691 U JP 8116691U JP H0525812 U JPH0525812 U JP H0525812U
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Abstract
(57)【要約】
【目的】 ゲート・ドレイン間の耐圧が低いトランジス
タの使用を可能にし、ゲート整合回路の短絡時にトラン
ジスタを非動作状態にする。
【構成】 トランジスタ5のゲートバイアス電圧を設定
する分圧抵抗2a,2bからなるバイアス回路Bと、上
記トランジスタ5のゲート,ソースおよびバイアス回路
B間に接続されたゲート整合回路3と、上記トランジス
タ5のソースおよびゲート整合回路3の接続点と、グラ
ンドとの間に接続されたコンデンサ11とを設けて、ソ
ースバイアス入力端子10に、上記トランジスタ5の動
作・非動作を制御するソースバイアス電圧を入力する。
(57) [Abstract] [Purpose] To enable the use of transistors with low gate-drain breakdown voltage, and to deactivate them when the gate matching circuit is short-circuited. A bias circuit B including voltage dividing resistors 2a and 2b for setting a gate bias voltage of a transistor 5, a gate matching circuit 3 connected between the gate and source of the transistor 5 and the bias circuit B, and the transistor 5 And a capacitor 11 connected between the source and the gate matching circuit 3 and the ground, and a source bias voltage for controlling the operation / non-operation of the transistor 5 is input to the source bias input terminal 10. To do.
Description
【0001】[0001]
この考案は、電界効果トランジスタなどのトランジスタの動作を確実にするト ランジスタのドライブ回路に関するものである。 The present invention relates to a transistor drive circuit that ensures the operation of a transistor such as a field effect transistor.
【0002】[0002]
図2は従来の電界効果トランジスタのドライブ回路を示す回路図であり、図に おいて、1はゲートバイアス入力端子、2a,2bはゲートバイアス電圧の分圧 抵抗で、これらはバイアス回路Bを構成する。3は信号がバイアス回路へ流れ込 むのを阻止するゲート整合回路、4は信号入力、5はトランジスタとしての電界 トランジスタ(FET)、6は電界効果トランジスタ5のドレインに接続された ドレイン整合回路、7はドレインバイアス入力端子、8は直流カット用のコンデ ンサ、9は信号出力端子である。 FIG. 2 is a circuit diagram showing a conventional drive circuit for a field effect transistor. In the figure, 1 is a gate bias input terminal, 2a and 2b are gate bias voltage dividing resistors, and these constitute a bias circuit B. To do. 3 is a gate matching circuit for preventing a signal from flowing into the bias circuit, 4 is a signal input, 5 is an electric field transistor (FET) as a transistor, 6 is a drain matching circuit connected to the drain of the field effect transistor 5, Reference numeral 7 is a drain bias input terminal, 8 is a DC cut capacitor, and 9 is a signal output terminal.
【0003】 次に動作について説明する。まず、ゲートバイアス入力端子1にはゲートバイ アス電圧が印加され、このゲートバイアス電圧は抵抗2a,2bによって分圧さ れて、ゲート整合回路3を介して電界効果トランジスタ5のゲートに供給される 。このような電界効果トランジスタ5の一般的なバイアス条件では正の電圧をド レインバイアスとして印加し、負の電圧をゲートバイアスとして印加しているの で、この電界効果トランジスタ5の動作状態,非動作状態はゲートバイアスとし て印加される電圧によって決定されることになる。Next, the operation will be described. First, a gate bias voltage is applied to the gate bias input terminal 1, and the gate bias voltage is divided by the resistors 2a and 2b and supplied to the gate of the field effect transistor 5 via the gate matching circuit 3. Under such a general bias condition of the field-effect transistor 5, a positive voltage is applied as a drain bias and a negative voltage is applied as a gate bias. The state will be determined by the voltage applied as the gate bias.
【0004】 従って、電界効果トランジスタ5のゲートへ適当な負の電圧を与えることによ り、この電界効果トランジスタ5は動作状態となり、一方、ピンチオフ電圧より 低いゲートバイアス電圧を与えることにより、電界効果トランジスタ5は非動作 状態となる。Therefore, by applying an appropriate negative voltage to the gate of the field effect transistor 5, the field effect transistor 5 is activated, while by applying a gate bias voltage lower than the pinch-off voltage, the field effect transistor 5 is operated. The transistor 5 becomes non-operating.
【0005】[0005]
【考案が解決しようとする課題】 従来の電界効果トランジスタのドライブ回路は以上のように構成されているの で、電界効果トランジスタ5のゲート・ドレイン間の耐圧が低い電界効果トラン ジスタ5では壊れ易く、また、ゲート整合回路が何らかの原因で破壊され、ゲー ト・ソース間が短絡した場合には、ゲートには常に0電位(接地電位)が印加さ れ、電界効果トランジスタは常に動作状態となってしまい、この結果、電界効果 トランジスタ5自身や、周辺の回路へ悪影響を及ぼすなどの課題があった。Since the conventional drive circuit of the field effect transistor is configured as described above, the field effect transistor 5 having a low gate-drain breakdown voltage of the field effect transistor 5 is easily broken. If the gate matching circuit is destroyed for some reason and the gate and source are short-circuited, 0 potential (ground potential) is always applied to the gate, and the field effect transistor is always in the operating state. As a result, there is a problem that the field-effect transistor 5 itself and surrounding circuits are adversely affected.
【0006】 この考案は上記のような課題を解消するためになされたもので、ゲート・ドレ イン間の耐圧が低いトランジスタを使用できるとともに、ゲート整合回路が短絡 した場合にも、トランジスタを非動作状態とすることができるトランジスタのド ライブ回路を得ることを目的とする。The present invention has been made in order to solve the above problems, and a transistor having a low breakdown voltage between the gate and the drain can be used, and the transistor does not operate even when the gate matching circuit is short-circuited. The purpose is to obtain a transistor drive circuit that can be brought into a state.
【0007】[0007]
この考案に係るトランジスタのドライブ回路は、トランジスタのゲートバイア ス電圧を設定する分圧抵抗からなるバイアス回路と、上記トランジスタのゲート ,ソースおよびバイアス回路間に接続されたゲート整合回路と、上記トランジス タのソースおよびゲート整合回路の接続点とグランドとの間に接続されたコンデ ンサとを設けて、ソースバイアス入力端子に、上記トランジスタの動作・非動作 を制御するソースバイアス電圧を入力するようにしたものである。 A transistor drive circuit according to the present invention comprises a bias circuit composed of a voltage dividing resistor for setting a gate bias voltage of the transistor, a gate matching circuit connected between the gate and source of the transistor, and a bias circuit, and a transistor of the transistor. A capacitor connected between the connection point of the source and gate matching circuits and ground is provided, and the source bias voltage for controlling the operation / non-operation of the above transistor is input to the source bias input terminal. Is.
【0008】[0008]
この考案におけるコンデンサは、トランジスタのソースとグランドの間に挿入 されて、このコンデンサとトランジスタのソースとの接続点へのソースバイアス により、このトランジスタをドライブすることにより、耐圧の低い電界効果トラ ンジスタの使用を可能にし、また、ゲート整合回路が破壊された場合には、トラ ンジスタを非動作状態として、異常動作による周辺回路への影響を防止する。 The capacitor in this device is inserted between the source of the transistor and the ground, and the source bias to the connection point between the capacitor and the source of the transistor drives the transistor, thereby reducing the withstand voltage of the field effect transistor. It enables use, and when the gate matching circuit is destroyed, it keeps the transistor inactive to prevent the abnormal operation from affecting the peripheral circuits.
【0009】[0009]
実施例1. 以下、この考案の一実施例を図について説明する。図1において、1はゲート バイアス入力端子、2a,2bはゲートバイアス電圧の分圧抵抗で、これらはバ イアス回路Bを構成する。3は信号がバイアス回路Bへ流れ込むのを阻止するゲ ート整合回路、4は信号入力、5はトランジスタとしての電界トランジスタ(F ET)、6は電界効果トランジスタ5のドレインに接続されたドレイン整合回路 、7はドレインバイアス入力端子、8は直流カット用のコンデンサ、9は信号出 力端子である。 Example 1. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 1 is a gate bias input terminal, 2a and 2b are resistors for dividing a gate bias voltage, and these constitute a bias circuit B. 3 is a gate matching circuit for preventing a signal from flowing into the bias circuit B, 4 is a signal input, 5 is an electric field transistor (FET) as a transistor, and 6 is a drain matching connected to the drain of the field effect transistor 5. A circuit, 7 is a drain bias input terminal, 8 is a DC cut capacitor, and 9 is a signal output terminal.
【0010】 また、10はソースバイアス電圧を入力するためのソースバイアス入力端子、 11はゲート整合回路3,電界効果トランジスタ5のソースおよびソースバイア ス入力端子10の接続中点と、グランドとの間に接続されたコンデンサである。Further, 10 is a source bias input terminal for inputting a source bias voltage, 11 is a gate matching circuit 3, a source of the field effect transistor 5 and a connection point between the source and source bias input terminal 10 and the ground. Is a capacitor connected to.
【0011】 次に動作について説明する。まず、ゲートバイアス入力端子1に印加された電 圧は、分圧抵抗2a,2bによって分圧され、この分圧電圧はゲート整合回路3 を通って電界効果トランジスタ5のゲートに適当なレベルで供給される。一方、 ドレインバイアス入力端子7に印加された電圧は、ドレイン整合回路6を通って 電界効果トランジスタ5のドレインへ供給される。Next, the operation will be described. First, the voltage applied to the gate bias input terminal 1 is divided by the voltage dividing resistors 2a and 2b, and the divided voltage is supplied to the gate of the field effect transistor 5 at an appropriate level through the gate matching circuit 3. To be done. On the other hand, the voltage applied to the drain bias input terminal 7 is supplied to the drain of the field effect transistor 5 through the drain matching circuit 6.
【0012】 また、電界効果トランジスタ5の動作状態,非動作状態は、ソースバイアス入 力端子10より印加する電圧によって決定する。すなわち、ソースバイアス入力 端子10の電圧が0ボルトの場合には、電界効果トランジスタ5は動作状態とな り、電界効果トランジスタ5のドレインとソースの電位が等しくなるような電圧 が与えられた時、非動作状態となる。従って、このドライブ回路では、ドレイン とゲートの電位差を常に一定にセットしておいても、上記ソースバイアスの電位 調整で動作・非動作状態のモードを作ることができるため、ゲート・ドレイン間 の耐圧の低い電界効果トランジスタ5が使用できるようになる。The operating state and non-operating state of the field effect transistor 5 are determined by the voltage applied from the source bias input terminal 10. That is, when the voltage of the source bias input terminal 10 is 0 volt, the field effect transistor 5 is in the operating state, and when a voltage such that the drain and source potentials of the field effect transistor 5 are equalized is applied, Inactive state. Therefore, in this drive circuit, even if the potential difference between the drain and the gate is always set to a constant value, it is possible to create an operating / non-operating mode by adjusting the potential of the source bias, so that the breakdown voltage between the gate and drain is It becomes possible to use the field effect transistor 5 having a low value.
【0013】 さらに、ゲート整合回路3が何らかの原因で破壊され、ショート状態となって も、コンデンサ11によって接地側より絶縁されたソースに、上記ドレインの電 位に等しいソースバイアス電圧を印加することにより電界効果トランジスタ5を 非動作状態とすることができ、電界効果トランジスタ5の異常動作による周辺回 路への影響を防ぐことができる。Further, even if the gate matching circuit 3 is destroyed for some reason and becomes short-circuited, by applying a source bias voltage equal to the potential of the drain to the source insulated from the ground side by the capacitor 11. The field-effect transistor 5 can be made inoperative, and the influence of abnormal operation of the field-effect transistor 5 on the peripheral circuits can be prevented.
【0014】 実施例2. なお、上記実施例ではNPN型の電界効果トランジスタ5を用いた場合につい て説明したが、PNP型電界効果トランジスタでもよく、また、これらの電界効 果トランジスタに代えてトランジスタを用いた場合にも応用でき、上記実施例と 同様の効果を奏する。Example 2. Although the NPN type field effect transistor 5 is used in the above embodiment, it may be a PNP type field effect transistor, or the field effect transistor may be replaced with a transistor. Therefore, the same effect as that of the above-described embodiment can be obtained.
【0015】[0015]
以上のように、この考案によれば、トランジスタのゲートバイアス電圧を設定 する分圧抵抗からなるバイアス回路と、上記トランジスタのゲート,ソースおよ びバイアス回路間に接続されたゲート整合回路と、上記トランジスタのソースお よびゲート整合回路の接続点とグランドとの間に接続されたコンデンサとを設け て、ソースバイアス入力端子に、上記トランジスタの動作・非動作を制御するソ ースバイアス電圧を入力するように構成したので、耐圧の低いトランジスタのド ライブを可能にするとともに、ゲート整合回路が破壊した場合にも、トランジス タの非動作状態を容易に得ることができるため、周辺回路への障害波及を確実に 防止できるものが得られる効果がある。 As described above, according to the present invention, the bias circuit including the voltage dividing resistor for setting the gate bias voltage of the transistor, the gate matching circuit connected between the gate and source of the transistor, and the bias circuit, Provide a capacitor connected between the connection point of the transistor source and gate matching circuit and the ground, and input the source bias voltage that controls the operation / non-operation of the transistor to the source bias input terminal. Since it is configured, it is possible to drive a transistor with low withstand voltage, and even if the gate matching circuit is destroyed, the inactive state of the transistor can be easily obtained, so that the failure ripple to the peripheral circuits can be ensured. There is an effect that can be prevented.
【図面の簡単な説明】[Brief description of drawings]
【図1】この考案の一実施例による電界効果トランジス
タのドライブ回路を示す回路図である。FIG. 1 is a circuit diagram showing a drive circuit of a field effect transistor according to an embodiment of the present invention.
【図2】従来の電界効果トランジスタのドライブ回路を
示す回路図である。FIG. 2 is a circuit diagram showing a conventional drive circuit for a field effect transistor.
2a,2b 分圧抵抗 B バイアス回路 3 ゲート整合回路 5 電界効果トランジスタ(トランジスタ) 10 ソースバイアス入力端子 11 コンデンサ 2a, 2b voltage dividing resistor B bias circuit 3 gate matching circuit 5 field effect transistor (transistor) 10 source bias input terminal 11 capacitor
Claims (1)
定する分圧抵抗からなるバイアス回路と、上記トランジ
スタのゲートに入力される信号が上記バイアス回路に流
れ込むのを阻止するように、上記トランジスタのゲー
ト,ソースおよびバイアス回路間に接続されたゲート整
合回路と、上記トランジスタのソースおよびゲート整合
回路の接続点とグランドとの間に接続されたコンデンサ
と、上記トランジスタの動作・非動作を制御するソース
バイアス電圧入力用のソースバイアス入力端子とを備え
たトランジスタのドライブ回路。1. A bias circuit including a voltage dividing resistor for setting a gate bias voltage of the transistor, and a gate and a source of the transistor so as to prevent a signal input to the gate of the transistor from flowing into the bias circuit. And a gate matching circuit connected between the bias circuits, a capacitor connected between the connection point of the source and gate matching circuits of the transistor and the ground, and a source bias voltage input for controlling the operation / non-operation of the transistor. Drive circuit with a source bias input terminal for.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8116691U JPH0525812U (en) | 1991-09-11 | 1991-09-11 | Transistor drive circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8116691U JPH0525812U (en) | 1991-09-11 | 1991-09-11 | Transistor drive circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0525812U true JPH0525812U (en) | 1993-04-02 |
Family
ID=13738879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8116691U Pending JPH0525812U (en) | 1991-09-11 | 1991-09-11 | Transistor drive circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0525812U (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8896382B2 (en) | 2012-02-15 | 2014-11-25 | Fujitsu Limited | Amplification device and amplification method |
-
1991
- 1991-09-11 JP JP8116691U patent/JPH0525812U/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8896382B2 (en) | 2012-02-15 | 2014-11-25 | Fujitsu Limited | Amplification device and amplification method |
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