JPH05257879A - Frame memory circuit - Google Patents

Frame memory circuit

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JPH05257879A
JPH05257879A JP5786792A JP5786792A JPH05257879A JP H05257879 A JPH05257879 A JP H05257879A JP 5786792 A JP5786792 A JP 5786792A JP 5786792 A JP5786792 A JP 5786792A JP H05257879 A JPH05257879 A JP H05257879A
Authority
JP
Japan
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memory
data
address
read
access
Prior art date
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Pending
Application number
JP5786792A
Other languages
Japanese (ja)
Inventor
Yukinori Kumakiri
幸典 熊切
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Publication date
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Abstract

PURPOSE:To reduce the delay up to the display of data by dividing a memory area and gaining the most efficient access to the respective areas while shifting the read/write timing. CONSTITUTION:The storage area of a dual-port memory 1 is divided into three areas 10, 20, and 30 whose capacities are a half as large as data of one screen. When the display data are inputted, the data are stored from a 1st port in the area 10 from an address (a) to an address (b) in order. When the address (b) is reached, the data are further stored toward an address (c) in order and begin to be read simultaneously, so that the data are read out from a 2nd port from an address (e) to an address (f) twice as fast as the writing timing. When the input of data reaches the address (c), the read address also reaches an address (g) at the same time.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はフレームメモリ回路に関
し、特に、液晶ディスプレイ(以下、LCDという)に
おける、表示用データを一時的に格納するフレームメモ
リとそのアクセス制御回路とからなるフレームメモリ回
路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame memory circuit, and more particularly to a frame memory circuit in a liquid crystal display (hereinafter referred to as LCD) which is composed of a frame memory for temporarily storing display data and its access control circuit. .

【0002】[0002]

【従来の技術】LCDの表示用データは、一旦、フレー
ムメモリに格納され、その後の所望タイミングで読出さ
れるようになっている。この場合、フリッカによる液晶
の表示品質低下を防止するために、フレームメモリから
のデータ読出しレート(すなわち、リフレッシュレー
ト)は、フレームメモリへのデータ書込みレート(すな
わち、アップデートレート)の2倍となっており、従来
は、このようなアクセスを図3に示されるように、ダブ
ルバッファリング方式によって実現している。
2. Description of the Related Art LCD display data is temporarily stored in a frame memory and then read at a desired timing. In this case, in order to prevent deterioration of the display quality of the liquid crystal due to flicker, the data read rate from the frame memory (that is, the refresh rate) is twice the data write rate into the frame memory (that is, the update rate). However, conventionally, such access is realized by a double buffering method as shown in FIG.

【0003】すなわち、図3の従来例は、フレームメモ
リAおよびBと、データの伝達を制御するゲート100,10
1,102,103 とを有しており、例えば、フレームメモリA
に表示データを格納(書込み)している間に、フレーム
メモリBから1フレーム前の表示データをデータ格納速
度(書込み速度)の2倍の速さで読出し、2回同じ画面
を表示するという動作を行う。
That is, in the conventional example shown in FIG. 3, the frame memories A and B and the gates 100 and 10 for controlling data transmission are provided.
1, 102, 103, for example, frame memory A
While storing (writing) the display data in, the display data of one frame before is read from the frame memory B at a speed twice as fast as the data storing speed (writing speed), and the same screen is displayed twice. I do.

【0004】[0004]

【発明が解決しようとする課題】上述したダブルバッフ
ァを用いた方式は、一方のフレームメモリに格納したデ
ータを次のサイクルで読出すため、1フレーム分の時間
遅れが生じる。また、少なくとも1画面分のデータを格
納できる容量のRAMが2個必要であり、ボード作成上
で専有面積の増大を招く等の問題点がある。
In the method using the double buffer described above, the data stored in one of the frame memories is read in the next cycle, so that a time delay of one frame occurs. Further, two RAMs having a capacity capable of storing at least one screen of data are required, which causes a problem that an occupied area is increased in board production.

【0005】本発明はこのような問題点に着目してなさ
れたものであり、その目的は、従来に比べ、よりリアル
タイムな表示を、より少ないメモリ容量を用いて実現す
ることにある。
The present invention has been made in view of such a problem, and an object thereof is to realize more real-time display with a smaller memory capacity than in the past.

【0006】[0006]

【課題を解決するための手段】本発明は、独立してアク
セス可能な第1および第2の入出力ポートを持つデュア
ルポートメモリによって構成されるフレームメモリと、
このフレームメモリに対する書込みアクセス/読出しア
クセスを制御するアクセス制御回路とを有しており、前
記フレームメモリを構成するデュアルポートメモリのメ
モリ領域は、表示用データの1画面分の1/2の容量を
持つ、第1,第2および第3のメモリ域を具備してお
り、前記アクセス制御回路は、前記デュアルポートメモ
リの第1の入出力ポートを表示用データの入力端子とし
て用い、前記第1,第2,第3のメモリ域に対する順次
の書込みアクセスを繰り返して実行させるとともに、前
記第2の入出力ポートを表示用データの読出し端子とし
て用い、書込みアクセスタイミングとのタイミング遅延
が最大でも1/2画面分となるような、書込みアクセス
タイミングとは異なるタイミングで、かつ書込みアクセ
スの2倍の速度で、前記第1,第2,第3のメモリ域に
対する順次の読出しアクセスを繰り返して実行させるこ
とを特徴とするものである。
SUMMARY OF THE INVENTION The present invention provides a frame memory comprising a dual port memory having independently accessible first and second input / output ports, and
An access control circuit for controlling write access / read access to the frame memory is provided, and the memory area of the dual port memory constituting the frame memory has a capacity of 1/2 of one screen of display data. The access control circuit uses the first input / output port of the dual port memory as an input terminal for display data, and has the first, second and third memory areas. Sequential write accesses to the second and third memory areas are repeatedly executed, and the second input / output port is used as a read terminal for display data, so that the maximum timing delay from the write access timing is 1/2. At a timing different from the write access timing such that it corresponds to the screen and at twice the speed of the write access, Serial first, second, and it is characterized in that to execute repeatedly a sequential read access to the third memory region.

【0007】[0007]

【作用】従来のフレームメモリのRAMを、デュアルポ
ートRAMに置き換えることにより、メモリ素子が1個
で済むようになり、さらに、メモリ領域を分割し、書込
み/読出しタイミングをずらしながら各領域への最も効
率的なアクセスを実行することにより、トータルのメモ
リ容量を1画面分の1.5倍とし、表示装置に入力され
たデータが表示されるまでの遅れを1フレーム時間の1
/2以下に縮小する。
By replacing the RAM of the conventional frame memory with the dual port RAM, only one memory element is required. Further, the memory area is divided and the write / read timing is shifted to the most extent in each area. By executing efficient access, the total memory capacity is increased by 1.5 times for one screen, and the delay until the data input to the display device is displayed is 1 frame time.
Reduce to / 2 or less.

【0008】[0008]

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の一実施例の構成を示す図で
あり、図2は図1の実施例を用いた液晶表示システム
の、出力段における主要な構成を示す図である。
Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a diagram showing a configuration of an embodiment of the present invention, and FIG. 2 is a diagram showing a main configuration of an output stage of a liquid crystal display system using the embodiment of FIG.

【0009】図2に示されるように、表示データを一時
的に格納するフレームメモリとしてデュアルポートメモ
リ(独立した2系統の入出力端子を持ち、メモリの同一
番地に独立してアクセス可能であるが、同一番地への同
時アクセスは禁止される記憶回路)1が使用されてお
り、このデュアルポートメモリ1に対する書込み/読出
しは、アクセス制御回路2により制御されるようになっ
ている。入力された表示用データは一旦、デュアルポー
トメモリ1に格納され、アクセス制御回路2の制御に従
って格納データが読出される。その読出したデータによ
ってルックアップテーブル3がアクセスされ、さらに、
D/Aコンバータ4によりアナログ信号に変換され、こ
のアナログ信号によりLCD(液晶ディスプレイ)5が
駆動される構成となっている。
As shown in FIG. 2, as a frame memory for temporarily storing display data, a dual port memory (which has two independent input / output terminals and can access the same address of the memory independently). , A storage circuit 1 for which simultaneous access to the same address is prohibited is used, and writing / reading to / from the dual port memory 1 is controlled by an access control circuit 2. The input display data is temporarily stored in the dual port memory 1, and the stored data is read out under the control of the access control circuit 2. The lookup table 3 is accessed by the read data, and further,
The D / A converter 4 converts the analog signal, and the LCD (liquid crystal display) 5 is driven by the analog signal.

【0010】デュアルポートメモリ1の記憶領域は、図
1に示されるように、1画面分のデータの1/2の容量
を持つ3つの領域10,20,30に分割されており、
アクセス制御回路2は、第1のポートをデータ入力端子
として用い、第2のポートをデータ読出し端子として用
いて、以下のような特徴的なアクセス制御を行う。
As shown in FIG. 1, the storage area of the dual port memory 1 is divided into three areas 10, 20, 30 each having a capacity of ½ of the data for one screen.
The access control circuit 2 uses the first port as a data input terminal and the second port as a data read terminal to perform the following characteristic access control.

【0011】すなわち、表示データが入力されると、ま
ず、第1のポート(図中、左側のポート)より、アドレ
ス(a)からアドレス(b)に向かって順次にデータを
領域10に格納していく。
That is, when the display data is input, first, the data is sequentially stored in the area 10 from the first port (the port on the left side in the figure) from the address (a) to the address (b). To go.

【0012】アドレス(b)に達すると、さらにアドレ
ス(c)に向かって順次にデータを格納していくと同時
に、データの読出しを開始し、第2のポート(図中、右
側のポート)から書込みタイミングの2倍の速さで、ア
ドレス(e)よりアドレス(f)に向かってデータを読
出していく。なお、アドレス(a)と(e),(b)と
(f),(c)と(g),(d)と(h)は説明の便宜
のために区別して用いているが、実際には同一アドレス
である。
When the address (b) is reached, the data is further sequentially stored toward the address (c), and at the same time, reading of the data is started, and the data is read from the second port (the port on the right side in the figure). Data is read from address (e) toward address (f) at a speed twice as fast as the write timing. The addresses (a) and (e), (b) and (f), (c) and (g), (d) and (h) are used separately for convenience of description, but actually Have the same address.

【0013】こうして、データの入力がアドレス(c)
に達した時、これと同時に読出アドレスもアドレス
(g)に達する。従って、表示用データの入力から表示
用データ出力までの遅れ時間は最大1フレーム(1画面
分のデータを入力するための時間)の1/2となる。こ
の時点で、データ入力は、アドレス(d)に向かってさ
らにデータ格納を続けて行くが、データ読出しは、再度
アドレス(e)に戻って、もう一度、前の表示用データ
を読出す。
In this way, the data input is the address (c).
At the same time, the read address reaches the address (g). Therefore, the maximum delay time from the input of the display data to the output of the display data is 1/2 of one frame (the time for inputting the data for one screen). At this point, the data input continues to store data further toward the address (d), but the data reading returns to the address (e) again, and the previous display data is read again.

【0014】以降、データ格納が(d)に達すると、再
び、アドレス(a)から(b)に向けてデータを書込ん
で行く。また、同時に、(g)から(f)までのデータ
を2倍の速さで読み出していく。こうして、表示用デー
タのアップデートレートの2倍のレートでの読出しを行
う。これにより、フリッカ抑制に必要なLCDのリフレ
ッシュサイクルを満たしながら、データ更新を行える。
After that, when the data storage reaches (d), the data is written again from the address (a) to the address (b). At the same time, the data from (g) to (f) are read at twice the speed. In this way, reading is performed at a rate twice the update rate of the display data. As a result, the data can be updated while satisfying the LCD refresh cycle required to suppress flicker.

【0015】本実施例では、フレームメモリをデュアル
ポートRAMに置き換えることにより、メモリ素子が1
個で済む。また、メモリ領域を分割し、書込み/読出し
タイミングをずらしながら各領域への最も効率的なアク
セスを実行することにより、メモリ総量が1画面分の
1.5倍でよくなり、さらに、表示装置に入力されたデ
ータが表示されるまでの遅れを1フレーム時間の1/2
以下に縮小することもできる。
In this embodiment, by replacing the frame memory with a dual port RAM, the number of memory elements is reduced to one.
Only need one. In addition, by dividing the memory area and executing the most efficient access to each area while shifting the write / read timing, the total memory amount can be 1.5 times as much as one screen. The delay until the input data is displayed is 1/2 of one frame time
It can be reduced to

【0016】[0016]

【発明の効果】以上説明したように本発明によれば、以
下の効果がある。 (1)フレームメモリとしてデュアルポートメモリを使
用し、そのアクセス方式を工夫することにより、フレー
ムメモリをシングルバッファで構成でき、メモリ素子お
よびデータバスやバッファ素子等を削減できる。これに
より、構成を簡略化できる。 (2)また、表示データ入力から表示までの遅れ時間
を、従来の1フレーム遅れから最大でその1/2に縮小
でき、従来に比べ、よりリアルタイムの表示が可能とな
る。
As described above, the present invention has the following effects. (1) By using a dual port memory as the frame memory and devising its access method, the frame memory can be configured with a single buffer, and the number of memory elements, data buses, buffer elements, etc. can be reduced. This can simplify the configuration. (2) In addition, the delay time from the input of display data to the display can be reduced from the conventional one-frame delay to a maximum of half of that, which enables more real-time display than the conventional one.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のフレームメモリ回路の一実施例の構成
を示す図である。
FIG. 1 is a diagram showing a configuration of an embodiment of a frame memory circuit of the present invention.

【図2】図1の実施例を用いたLCD表示装置の要部構
成例を示す図である。
FIG. 2 is a diagram showing a configuration example of a main part of an LCD display device using the embodiment of FIG.

【図3】従来のフレームバッファの構成例を示す図であ
る。
FIG. 3 is a diagram showing a configuration example of a conventional frame buffer.

【符号の説明】[Explanation of symbols]

1 デュアルポートメモリ 2 アクセス制御回路 3 LUT(ルックアップテーブル) 4 D/A変換回路 5 液晶表示装置(LCD) 1 Dual Port Memory 2 Access Control Circuit 3 LUT (Look Up Table) 4 D / A Conversion Circuit 5 Liquid Crystal Display Device (LCD)

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】独立してアクセス可能な第1および第2の
入出力ポートを持つデュアルポートメモリ(1)によっ
て構成されるフレームメモリと、 このフレームメモリに対する書込みアクセス/読出しア
クセスを制御するアクセス制御回路(2)とを有してお
り、 前記フレームメモリを構成するデュアルポートメモリの
メモリ領域は、表示用データの1画面分の1/2の容量
を持つ、第1,第2および第3のメモリ域を具備してお
り、 前記アクセス制御回路(2)は、前記デュアルポートメ
モリ(1)の第1の入出力ポートを表示用データの入力
端子として用い、前記第1,第2,第3のメモリ域に対
する順次の書込みアクセスを繰り返して実行させるとと
もに、前記第2の入出力ポートを表示用データの読出し
端子として用い、書込みアクセスタイミングとのタイミ
ング遅延が最大で1/2画面分となるような、書込みア
クセスタイミングとは異なるタイミングで、かつ書込み
アクセスの2倍の速度で、前記第1,第2,第3のメモ
リ域に対する順次の読出しアクセスを繰り返して実行さ
せることを特徴とするフレームメモリ回路。
1. A frame memory comprising a dual port memory (1) having independently accessible first and second input / output ports, and access control for controlling write access / read access to the frame memory. A circuit (2), and the memory area of the dual port memory that constitutes the frame memory has a capacity of 1/2 of one screen of display data. The access control circuit (2) has a memory area, and the access control circuit (2) uses the first input / output port of the dual port memory (1) as an input terminal for display data. Sequential write access to the memory area is repeatedly executed, and the second input / output port is used as a read terminal of the display data, and the write access is performed. Of the first, second, and third memory areas at a timing different from the write access timing and at a speed twice as fast as the write access, such that the timing delay from the write timing is at most ½ screen. A frame memory circuit characterized by repeatedly executing sequential read access to the memory.
JP5786792A 1992-03-16 1992-03-16 Frame memory circuit Pending JPH05257879A (en)

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