JPH05243453A - Semiconductor package - Google Patents
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- JPH05243453A JPH05243453A JP4076396A JP7639692A JPH05243453A JP H05243453 A JPH05243453 A JP H05243453A JP 4076396 A JP4076396 A JP 4076396A JP 7639692 A JP7639692 A JP 7639692A JP H05243453 A JPH05243453 A JP H05243453A
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/3421—Leaded components
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- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、面実装形の半導体パ
ッケージに係り、特に半導体パッケージの側面に引き出
されたリードに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface mount type semiconductor package, and more particularly to a lead drawn out to the side surface of the semiconductor package.
【０００２】[0002]
【従来の技術】図４ａ，ｂはそれぞれ従来のセラミック
あるいはセラミックと同程度の線膨張係数を有する樹脂
により封止された面実装形の半導体パッケージを示す平
面図、及び実装状態における一部断面図である。図にお
いて、１は半導体パッケージで、この半導体パッケージ
１は、半導体チップ（図示せず）をセラミックあるいは
セラミックと同程度の線膨張係数を有する樹脂により封
止し、半導体チップの電極パッドに電気的に接続された
Ｊ字状の屈曲リード２がパッケージの側面から複数引き
出されている。３ははんだ、４はプリント配線板、５は
プリント配線板４上に設けられたはんだパッドである。
ここで、Ｌは半導体パッケージ１の相対するリード２間
の距離を表し、ｄは半導体パッケージ１の底面とプリン
ト配線板４との間隙を表し、ｈははんだパッド５からリ
ード２の付け根までの高さを表している。2. Description of the Related Art FIGS. 4a and 4b are a plan view and a partial cross-sectional view showing a surface-mounted semiconductor package sealed with a conventional ceramic or a resin having a linear expansion coefficient similar to that of a ceramic, respectively. Is. In the figure, reference numeral 1 denotes a semiconductor package. In this semiconductor package 1, a semiconductor chip (not shown) is sealed with a ceramic or a resin having a linear expansion coefficient similar to that of a ceramic, and electrically connected to an electrode pad of the semiconductor chip. A plurality of connected J-shaped bending leads 2 are drawn out from the side surface of the package. Reference numeral 3 is solder, 4 is a printed wiring board, and 5 is a solder pad provided on the printed wiring board 4.
Here, L represents the distance between the opposing leads 2 of the semiconductor package 1, d represents the gap between the bottom surface of the semiconductor package 1 and the printed wiring board 4, and h represents the height from the solder pad 5 to the root of the lead 2. It shows that.
【０００３】次に、従来の半導体パッケージの実装につ
いて説明する。プリント配線板４上に設けられたはんだ
パッド５にあらかじめ適量のはんだ３を供給しておき、
はんだパッド５上に半導体パッケージ１の屈曲リード２
の底部を載置し、次いで外部からの熱源によってはんだ
３を溶融・固化させる、いわゆるリフローソルダリング
によって半導体パッケージ１をプリント配線板４に実装
する。Next, mounting of a conventional semiconductor package will be described. An appropriate amount of solder 3 is previously supplied to the solder pad 5 provided on the printed wiring board 4,
Bending lead 2 of semiconductor package 1 on solder pad 5
Then, the semiconductor package 1 is mounted on the printed wiring board 4 by so-called reflow soldering in which the solder 3 is melted and solidified by an external heat source.
【０００４】しかしながら、この種の面実装形の半導体
パッケージ１は、リード２をプリント配線板４に設けら
れた穴に差し込んで実装する挿入形の半導体パッケージ
と異なり、プリント配線板４との接合がはんだ３だけで
行われており、部材の線膨張係数と剛性と温度差との積
で決定される熱応力が、リード２とプリント配線板４上
に設けられたはんだパッド５との間の接合部に集中して
加わることから、繰り返し熱応力によって、はんだ接合
部にクラック（以下、このクラックのことを特にはんだ
クラックという）が発生しやすい。そこで、面実装形の
半導体パッケージ１を実装したプリント配線板４は、繰
り返し冷熱サイクル試験（以下、熱サイクル試験とい
う）を行って、十分信頼性を確認した後に製品を出荷す
るようにしている。この熱サイクル試験は、試料を繰り
返し加熱／冷却して強制的に熱応力を発生させ、短時間
に製品の寿命評価を行う加速試験法であり、市場におい
て現実の製品が遭遇し得ないような過酷な温度環境が試
料に与えられる。熱サイクル試験は、例えば−４０℃⇔
１２５℃の加熱／冷却で行われる。However, unlike the insertion type semiconductor package in which the leads 2 are inserted by inserting the leads 2 into the holes provided in the printed wiring board 4, the surface mounting type semiconductor package 1 of this type is bonded to the printed wiring board 4. The thermal stress determined by the product of the linear expansion coefficient of the member, the rigidity, and the temperature difference, which is performed only by the solder 3, causes the bonding between the lead 2 and the solder pad 5 provided on the printed wiring board 4. Since it is concentrated and applied to a portion, a crack (hereinafter, this crack is particularly referred to as a solder crack) is likely to occur in the solder joint portion due to repeated thermal stress. Therefore, the printed wiring board 4 on which the surface-mounting type semiconductor package 1 is mounted is repeatedly subjected to a thermal cycle test (hereinafter referred to as a thermal cycle test) to confirm the reliability, and then the product is shipped. This thermal cycle test is an accelerated test method that repeatedly heats / cools the sample to forcibly generate thermal stress and evaluates the life of the product in a short time. It seems that actual products cannot be encountered in the market. A harsh temperature environment is applied to the sample. The heat cycle test is, for example, −40 ° C.
It is carried out by heating / cooling at 125 ° C.
【０００５】従来この種の面実装形半導体パッケージ１
では、封止材としてアルミナやチッ化アルミなどのセラ
ミック、あるいは線膨張係数を大幅に低下させた樹脂な
ど、線膨張係数（約５〜７×１０−６／℃）が半導体チ
ップの素材である単結晶シリコンの線膨張係数（約３×
１０−６／℃）に近い材料を使用して、封止材と半導体
チップとの間に生じる熱応力を緩和している。一方、半
導体パッケージを搭載するプリント配線板４は、配線の
微細化が進んでいるものの、材料的にはＦＲ−４が主流
であり、その線膨張係数は面方向でおよそ１６×１０
−６／℃である。従って、半導体パッケージ１とプリン
ト配線板４との間には、約１０×１０−６／℃の線膨張
係数の差があるため、この線膨張係数の差によりはんだ
接合部に熱応力が発生すると考えられていた。そこで、
従来の半導体パッケージ１では、半導体パッケージ１と
プリント配線板４との間隙ｄを設けて、はんだパッド５
からリード２の付け根までの高さ（以下、スタンドオフ
値という）ｈを十分に取る構造として、熱応力をリード
２の変形で吸収するようにしている。例えば、ガラスシ
ール型３２ピンＣＬＣＣでは、スタンドオフ値ｈは０．
６５ｍｍである。（’８９三菱半導体データブックＩＣ
パッケージ編）Conventionally, this type of surface mount semiconductor package 1
Then, the linear expansion coefficient (about 5 to 7 × 10 −6 / ° C.) is the material of the semiconductor chip, such as ceramics such as alumina and aluminum nitride as a sealing material, or resin whose linear expansion coefficient is greatly reduced. Linear expansion coefficient of single crystal silicon (about 3 ×
By using a material close to 10 −6 / ° C., the thermal stress generated between the encapsulant and the semiconductor chip is relaxed. On the other hand, in the printed wiring board 4 on which the semiconductor package is mounted, the wiring is becoming finer, but FR-4 is the main material, and its linear expansion coefficient is about 16 × 10 6 in the plane direction.
-6 / ° C. Therefore, since there is a difference in linear expansion coefficient of about 10 × 10 −6 / ° C. between the semiconductor package 1 and the printed wiring board 4, thermal stress is generated in the solder joint due to the difference in linear expansion coefficient. Was being considered. Therefore,
In the conventional semiconductor package 1, the gap d between the semiconductor package 1 and the printed wiring board 4 is provided, and the solder pad 5
The height (from here to below) of the lead 2 to the root of the lead 2 (hereinafter, referred to as a standoff value) is sufficiently designed to absorb the thermal stress by the deformation of the lead 2. For example, in the glass seal type 32-pin CLCC, the standoff value h is 0.
It is 65 mm. ('89 Mitsubishi Semiconductor Data Book IC
Package)
【０００６】[0006]
【発明が解決しようとする課題】従来の半導体パッケー
ジは以上のように構成されているが、近年の半導体パッ
ケージの大形化に伴い、半導体パッケージの相対するリ
ード２間の距離Ｌが大きくなり、半導体パッケージ１と
プリント配線板４との間の熱応力は増大する傾向にあ
る。この熱応力の増大に対処するためには、スタンドオ
フ値ｈを大きくする必要があるが、高密度実装を行うた
めには、半導体パッケージの小型化、薄形化が必要であ
り、高密度実装の立場からは、スタンドオフ値ｈを大き
くすることはできないという問題点があった。さらに、
半導体パッケージ１の薄形化に伴い、半導体パッケージ
１の厚さが１ｍｍ程度まで薄形化すると、パッケージ底
面とプリント配線板４との間に間隙ｄを設ける余裕がな
くなり、さらにパッケージの厚さが薄くなることによっ
て、スタンドオフ値ｈが一層低くなり、はんだクラック
が発生する危険性が従来にも増して高くなるという問題
点もあった。The conventional semiconductor package is constructed as described above, but with the recent enlargement of the semiconductor package, the distance L between the opposing leads 2 of the semiconductor package increases. Thermal stress between the semiconductor package 1 and the printed wiring board 4 tends to increase. In order to cope with this increase in thermal stress, it is necessary to increase the standoff value h, but in order to perform high-density mounting, it is necessary to reduce the size and thickness of the semiconductor package. From the standpoint of (1), there is a problem that the standoff value h cannot be increased. further,
When the thickness of the semiconductor package 1 is reduced to about 1 mm as the thickness of the semiconductor package 1 is reduced, there is no room to provide a gap d between the package bottom surface and the printed wiring board 4, and the thickness of the package is further reduced. There is also a problem in that the standoff value h becomes further lower due to the thinner thickness, and the risk of solder cracking becomes higher than ever.
【０００７】この問題を解決すべく種々の実験を重ねた
ところ、熱応力を有効に緩和できる新しいリード構造を
発見するに至った。以下に実験内容を示す。ＦＲ−４を
材料とするプリント配線板に対して、鉄とニッケルの合
金のうちニッケルの重量割合が４２％である４２アロイ
（線膨張係数約４．５〜５．５×１０−６／℃）をリー
ド材料として用いた、セラミックを封止材とする面実装
形半導体パッケージと、銅（線膨張係数約１７×１０
−６／℃）をリード材料として用いた、セラミックを封
止材とする面実装形半導体パッケージを、錫と鉛の重量
割合が６０対４０である錫−鉛はんだ（線膨張係数約２
４×１０−６／℃）を用いて実装した実装基板を試料と
して、サンプル数ｎ＝５に対して、−４０℃⇔１２５℃
の熱サイクル試験を行い、２００サイクル終了後の試料
のはんだ接合部をそれぞれ切断し、その断面観察を行っ
た。As a result of various experiments to solve this problem, a new lead structure capable of effectively relaxing thermal stress was discovered. The contents of the experiment are shown below. A 42 alloy (linear expansion coefficient of about 4.5 to 5.5 × 10 −6 / ° C.) in which the weight ratio of nickel is 42% in the alloy of iron and nickel with respect to the printed wiring board made of FR-4. ) Is used as a lead material, a surface-mount type semiconductor package using ceramic as an encapsulant, and copper (coefficient of linear expansion of about 17 × 10
-6 / ° C) is used as a lead material, and a surface-mount type semiconductor package having a ceramic as an encapsulant is used.
4 × 10 −6 / ° C.) is used as a sample, and for a sample number n = 5, −40 ° C. ⇔ 125 ° C.
The heat cycle test was performed, and the solder joints of the sample after the completion of 200 cycles were each cut and the cross section was observed.
【０００８】図５に、前記熱サイクル試験を終えた、４
２アロイをリード材料とする試料のはんだ接合部断面の
拡大図を示す。図において、７ははんだクラックであ
る。図５に示すように、はんだクラックは、半導体パッ
ケージとプリント配線板とのはんだ接合部の外側フィレ
ットにおいて、はんだとリードとの界面近傍端部より発
生し、前記界面にほぼ沿うようにして、はんだ接合部内
側に向い、ほぼリード最下点まで達していることが判明
した。一方、銅をリード材料とする試料ではこのような
クラックは全く検出することはできなかった。この分析
結果より、前記はんだクラック７は、リード材である４
２アロイの線膨張係数（約４．５〜５．５×１０−６／
℃）と、はんだの線膨張係数（約２４×１０−６／℃）
との差により生じた熱応力が主要因となって発生してい
ることが判明した。すなわち、はんだクラックは、従来
考えられていたプリント配線板の線膨張係数と、半導体
パッケージの線膨張係数との差に起因する単純な熱応力
が主要因となって発生するのではなく、はんだの線膨張
係数とリードの線膨張係数との差に起因する接合界面で
の熱応力が主要因となって発生しており、はんだクラッ
クに対しては、スタンドオフ値ｈではなく、リードの線
膨張係数とはんだの線膨張係数との関係がより重要とな
り、はんだクラックを防止するには、はんだの線膨張係
数に近い線膨張係数を有する材料がリード材料としては
有効であることが明らかとなった。しかし、前記熱サイ
クル試験において、はんだと線膨張係数が近いためはん
だクラックを生じなかった銅を、セラミックを封止材と
する面実装形半導体パッケージのリード材料として使用
すると、セラミックの線膨張係数が約５〜７×１０−６
／℃であるのに対し、銅の線膨張係数が約１７×１０
−６／℃と大きく異なるため、はんだクラックは防止で
きるが、リードの付け根及びパッケージの内部で過大な
熱応力が生じ、パッケージとリードの界面で界面剥離や
パッケージの欠損などの損傷が発生する危険性があると
いう問題点もあった。FIG. 5 shows that the thermal cycle test was completed, 4
The enlarged view of the cross section of the solder joint part of the sample which uses 2 alloy as a lead material is shown. In the figure, 7 is a solder crack. As shown in FIG. 5, solder cracks are generated from the end portion near the interface between the solder and the lead in the outer fillet of the solder joint between the semiconductor package and the printed wiring board, and the solder crack is formed substantially along the interface. It turned out that it reached the inside of the joint and almost reached the lowest point of the lead. On the other hand, such a crack could not be detected at all in the sample using copper as the lead material. From this analysis result, the solder crack 7 is the lead material 4
Linear expansion coefficient of 2 alloy (about 4.5-5.5 × 10 −6 /
C) and the linear expansion coefficient of the solder (about 24 × 10 −6 / ° C.)
It was found that the thermal stress caused by the difference between and is the main cause. That is, the solder crack is not caused mainly by a simple thermal stress due to the difference between the linear expansion coefficient of the printed wiring board which has been conventionally considered and the linear expansion coefficient of the semiconductor package. The thermal stress at the joint interface, which is caused by the difference between the linear expansion coefficient and the linear expansion coefficient of the lead, is the main cause, and for the solder crack, not the standoff value h but the linear expansion of the lead. The relationship between the coefficient of linear expansion and the coefficient of linear expansion of solder becomes more important, and it has been clarified that a material having a coefficient of linear expansion close to that of solder is effective as a lead material in order to prevent solder cracks. .. However, in the thermal cycle test, when copper, which did not cause solder cracks because the linear expansion coefficient is close to that of solder, is used as the lead material of the surface mounting type semiconductor package having the ceramic as the sealing material, the linear expansion coefficient of the ceramic is About 5-7 × 10 -6
/ ° C, the coefficient of linear expansion of copper is about 17 × 10
Since it is significantly different from -6 / ℃, solder crack can be prevented, but excessive thermal stress is generated at the root of the lead and inside the package, and there is a risk of damage such as interface peeling or package loss at the interface between the package and the lead. There was also a problem that there is a property.
【０００９】この発明は上記のような課題を解消するた
めになされたもので、半導体パッケージとプリント配線
板との接合部において、熱応力によるはんだクラックの
発生を防ぎ、かつパッケージとリードの界面で、界面剥
離やパッケージの欠損などの損傷を生じさせない、大形
化、薄形化にも対応できる半導体パッケージを得ること
を目的とする。The present invention has been made to solve the above problems, and prevents the generation of solder cracks due to thermal stress at the joint between the semiconductor package and the printed wiring board, and also prevents the occurrence of solder cracks at the interface between the package and the leads. It is an object of the present invention to obtain a semiconductor package which can be made large and thin without causing damage such as interface peeling and package loss.
【００１０】[0010]
【課題を解決するための手段】この発明に係る半導体パ
ッケージは、半導体チップをアルミナ、チッ化アルミな
どのセラミック、あるいはセラミックと同程度の線膨張
係数を有する樹脂により封止し、側面に複数のリードを
引き出してなる面実装形の半導体パッケージにおいて、
前記半導体パッケージより引き出されたリードの少なく
ともはんだ接合部にはんだの線膨張係数に近い金属のめ
っきを施したものである。In a semiconductor package according to the present invention, a semiconductor chip is sealed with a ceramic such as alumina or aluminum nitride, or a resin having a linear expansion coefficient similar to that of the ceramic, and a plurality of side surfaces are sealed. In the surface mount type semiconductor package with leads drawn out,
At least the solder joint portion of the lead extracted from the semiconductor package is plated with a metal having a coefficient of linear expansion close to that of the solder.
【００１１】[0011]
【作用】この発明においては、半導体パッケージのリー
ドに金属のめっきを施すことにより、半導体パッケージ
とプリント配線板とのはんだ接合部界面においてリード
の線膨張係数をはんだの線膨張係数に近づけることがで
き、はんだクラックの発生を防止する。In the present invention, by plating the leads of the semiconductor package with metal, the linear expansion coefficient of the leads can be brought close to the linear expansion coefficient of the solder at the interface of the solder joint between the semiconductor package and the printed wiring board. , Prevent the occurrence of solder cracks.
【００１２】[0012]
【実施例】実施例１．図１ａ，ｂはそれぞれこの発明の
半導体パッケージの一実施例を示す平面図、及びその実
装状態での一部断面図である。図において、１は半導体
パッケージ、２は４２アロイを材料としたＪ字状のリー
ド、３ははんだで、錫と鉛の重量割合が６０対４０とす
る錫−鉛はんだである。４はＦＲ−４を主材料とするプ
リント配線板、５ははんだパッド、６はリード２上に３
０μｍの厚さでめっきされた銅めっきである。即ち、実
施例１では、従来の半導体パッケージ１と違ってリード
２のはんだ接合部においてはんだの線膨張係数に近い金
属例えば銅を用いて厚膜の銅めっき６を施したものであ
る。EXAMPLES Example 1. 1a and 1b are respectively a plan view showing a semiconductor package according to an embodiment of the present invention and a partial cross-sectional view of the same in a mounted state. In the figure, 1 is a semiconductor package, 2 is a J-shaped lead made of 42 alloy, 3 is solder, and tin-lead solder in which the weight ratio of tin and lead is 60:40. 4 is a printed wiring board mainly made of FR-4, 5 is a solder pad, 6 is on the lead 2
It is a copper plating plated with a thickness of 0 μm. That is, in the first embodiment, unlike the conventional semiconductor package 1, the thick film copper plating 6 is applied to the solder joint portion of the lead 2 using a metal having a coefficient of linear expansion close to that of copper, for example, copper.
【００１３】次に実施例１の動作について説明する。半
導体パッケージ１は、図４に示した従来の半導体パッケ
ージ１と同様にしてプリント配線板４上に実装される。
ここで、図４に示した従来の半導体パッケージ１で、封
止材としてアルミナやチッ化アルミなどのセラミック
（線膨張係数約５〜７×１０−６／℃）、リード材を４
２アロイ（線膨張係数約４．５〜５．５×１０−６／
℃）とした厚さ０．１５ｍｍのリードを有する、従来の
半導体パッケージ１と、同様の封止材、リード材を用い
て、厚さ０．１５ｍｍのリードに３０μｍの厚さで、は
んだの線膨張係数に近い金属例えば銅（線膨張係数約１
７×１０−６／℃）を用いて銅めっきを施した本実施例
１の半導体パッケージ１とを、錫と鉛の重量割合が６０
対４０である錫−鉛はんだ（線膨張係数約２４×１０
−６／℃）を用いてＦＲ−４を主材料とするプリント配
線板上に両者とも実装する。この実装配線板に対して、
−４０℃⇔１２５℃で１サイクルを６０分とする熱サイ
クル試験をサンプル数ｎ＝５で行い、２００サイクル終
了後のはんだ接合部の断面観察を行うと、従来の半導体
パッケージ１では、はんだ接合部にはんだクラックが生
じていたが、本実施例１では、はんだ接合部にはんだク
ラックは確認されなかった。Next, the operation of the first embodiment will be described. The semiconductor package 1 is mounted on the printed wiring board 4 in the same manner as the conventional semiconductor package 1 shown in FIG.
Here, in the conventional semiconductor package 1 shown in FIG. 4, ceramics such as alumina and aluminum nitride (coefficient of linear expansion of about 5 to 7 × 10 −6 / ° C.) and lead materials of 4 are used as sealing materials.
2 alloy (coefficient of linear expansion of about 4.5 to 5.5 × 10 −6 /
(° C.), using the same encapsulating material and lead material as those of the conventional semiconductor package 1 having a lead of 0.15 mm thickness, a lead wire of 0.15 mm thickness and a solder wire of 30 μm Metals with a coefficient of expansion close to that of copper (coefficient of linear expansion of about 1
7 × 10 −6 / ° C.) and the semiconductor package 1 of the present Example 1 plated with copper, the weight ratio of tin to lead is 60.
A tin-lead solder pair 40 (coefficient of linear expansion of about 24 × 10
Both are mounted on a printed wiring board containing FR-4 as a main material by using −6 / ° C.). For this mounting wiring board,
When a thermal cycle test is performed at -40 ° C ⇔ 125 ° C for 60 minutes in one cycle with the number of samples n = 5, and the cross section of the solder joint portion after 200 cycles is observed, the conventional semiconductor package 1 has a solder joint. Although a solder crack was generated in the portion, in Example 1, no solder crack was confirmed in the solder joint portion.
【００１４】このように、実施例１によれば、パッケー
ジとリードとの界面において界面剥離やパッケージの欠
損などの損傷を生じさせることなく、はんだ接合部界面
においてリードの線膨張係数をはんだの線膨張係数に近
づけることによりプリント配線板と半導体パッケージと
のはんだ接合部に発生する熱応力を低減させ、はんだク
ラックを防止し、かつ大形化、薄形化に対応できる半導
体パッケージが得られる。As described above, according to the first embodiment, the linear expansion coefficient of the lead is determined by the linear expansion coefficient of the solder at the interface of the solder joint portion without causing damage such as interface peeling or package loss at the interface between the package and the lead. By bringing the coefficient of expansion close to the thermal expansion coefficient, the thermal stress generated in the solder joint between the printed wiring board and the semiconductor package can be reduced, solder cracks can be prevented, and a semiconductor package that can be made larger and thinner can be obtained.
【００１５】実施例２．図２はこの発明の他の実施例の
実装状態での一部断面図である。実施例１では、リード
の付け根では銅めっきがなされていないが、本実施例２
では、リードの付け根まで厚さ３０μｍの銅めっき６が
なされており、即ちパッケージの外部にあるリードには
完全に厚さ３０μｍの銅めっきがなされている。そして
実施例１で行った熱サイクル試験を本実施例２に対して
行った結果、実施例１と同様の結果が得られた。Example 2. FIG. 2 is a partial cross-sectional view of another embodiment of the present invention in a mounted state. In Example 1, copper plating was not applied to the root of the lead, but Example 2
In, the copper plating 6 having a thickness of 30 μm is formed up to the root of the lead, that is, the lead outside the package is completely plated with copper having a thickness of 30 μm. Then, the thermal cycle test conducted in Example 1 was conducted on this Example 2, and as a result, the same results as in Example 1 were obtained.
【００１６】実施例３．図３は、この発明のさらに他の
実施例の実装状態での一部断面図である。実施例２で
は、パッケージ内部のリードには銅めっきはなされてい
ないが、本実施例３では、パッケージ内部のリードに対
しても厚さ３０μｍの銅めっき６がなされており、即ち
リード全体が厚さ３０μｍの銅めっきで覆われている。
そして実施例１で行った熱サイクル試験を本実施例３に
対して行った結果、実施例１と同様の結果が得られた。
また、本実施例３では、リード全体にわたって銅めっき
を施すため、銅めっきを行うことが比較的容易であり、
コスト的に有利である。Embodiment 3. FIG. 3 is a partial cross-sectional view of yet another embodiment of the present invention in a mounted state. In the second embodiment, the leads inside the package are not copper-plated, but in the third embodiment, the leads inside the package are also copper-plated with a thickness of 30 μm, that is, the entire lead is thick. It is covered with copper plating having a thickness of 30 μm.
Then, the thermal cycle test conducted in Example 1 was conducted on this Example 3, and as a result, the same result as in Example 1 was obtained.
In addition, in Example 3, since copper plating is performed over the entire lead, it is relatively easy to perform copper plating.
It is cost effective.
【００１７】なお、前記実施例では、セラミック封止形
の面実装形の半導体パッケージ１を用いて説明している
が、セラミックと同程度の線膨張係数を有する材料であ
れば樹脂封止であっても同様の効果が得られる。また、
前記実施例では、Ｊ字状のリードを有し、４側面からリ
ードを引き出している半導体パッケージ１を用いて説明
しているが、面実装形のパッケージであれば、リードの
引き出しが２側面であっても、またリード形状がＪ字状
でなくても同様の効果が得られる。さらに、前記実施例
では、銅めっきの厚さを３０μｍとしているが、その厚
さが１〜１００μｍの間（好ましくは２０〜５０μｍ）
であれば、実用上問題のない範囲で前記効果が得られ
る。In the above embodiment, the ceramic-sealed surface-mounting type semiconductor package 1 is used for explanation. However, if the material has a coefficient of linear expansion similar to that of ceramic, resin-sealing is used. However, the same effect can be obtained. Also,
In the above-described embodiment, the semiconductor package 1 having J-shaped leads and having leads drawn out from the four side surfaces has been described. However, in the case of a surface mount type package, the leads are drawn out at two sides. The same effect can be obtained even if the lead shape is not J-shaped. Furthermore, although the thickness of the copper plating is 30 μm in the above-mentioned embodiment, the thickness is between 1 and 100 μm (preferably 20 to 50 μm).
If so, the above-mentioned effects can be obtained within a range that causes no practical problem.
【００１８】[0018]
【発明の効果】以上のようにこの発明によれば、半導体
パッケージとプリント配線板とのはんだ接合部界面にお
いて、リードの線膨張係数をはんだの線膨張係数に近づ
けることができるので、半導体パッケージとプリント配
線板とのはんだ接合部に発生する熱応力を低減し、はん
だクラックの発生を防止し、かつ大形化、薄形化に対応
できる半導体パッケージが得られる効果がある。As described above, according to the present invention, the linear expansion coefficient of the lead can be brought close to the linear expansion coefficient of the solder at the interface of the solder joint between the semiconductor package and the printed wiring board. There is an effect that a thermal stress generated at a solder joint portion with a printed wiring board can be reduced, a solder crack can be prevented from being generated, and a semiconductor package which can be made larger and thinner can be obtained.
【図１】ａ，ｂはこの発明の半導体パッケージの一実施
例を示す平面図とその実装状態を示す一部断面図であ
る。1A and 1B are a plan view showing an embodiment of a semiconductor package of the present invention and a partial sectional view showing its mounting state.
【図２】この発明の半導体パッケージの他の実施例の実
装状態を示す一部断面図である。FIG. 2 is a partial cross-sectional view showing a mounted state of another embodiment of the semiconductor package of the present invention.
【図３】この発明の半導体パッケージの他の実施例の実
装状態を示す一部断面図である。FIG. 3 is a partial cross-sectional view showing a mounted state of another embodiment of the semiconductor package of the present invention.
【図４】ａ，ｂは従来の半導体パッケージの一例を示す
平面図とその実装状態を示す一部断面図である。4A and 4B are a plan view showing an example of a conventional semiconductor package and a partial cross-sectional view showing its mounting state.
【図５】熱サイクル試験によって、従来方式の半導体パ
ッケージとプリント配線板とのはんだ接合部に発生する
はんだクラックを示すはんだ接合部の拡大断面図であ
る。FIG. 5 is an enlarged cross-sectional view of a solder joint showing a solder crack generated in a solder joint between a conventional semiconductor package and a printed wiring board by a heat cycle test.
１ 半導体パッケージ ２ リード ３ はんだ ４ プリント配線板 ５ はんだパッド ６ 銅めっき 1 Semiconductor Package 2 Lead 3 Solder 4 Printed Wiring Board 5 Solder Pad 6 Copper Plating
Claims (2)
ミックと同程度の線膨張係数を有する樹脂により封止
し、側面に複数のリードを引き出してなる面実装形の半
導体パッケージで、前記リードの一部をプリント配線板
にはんだ付けするものにおいて、前記半導体パッケージ
より引き出された前記リードの少なくともはんだ接合部
にはんだの線膨張係数に近い金属のめっきを施したこと
を特徴とする半導体パッケージ。1. A surface mount type semiconductor package in which a semiconductor chip is sealed with a ceramic or a resin having a linear expansion coefficient similar to that of a ceramic, and a plurality of leads are drawn out on a side surface, and a part of the leads is printed. What is claimed is: 1. A semiconductor package to be soldered to a wiring board, wherein at least a solder joint portion of the lead drawn out from the semiconductor package is plated with a metal having a coefficient of linear expansion close to that of the solder.
ドの、半導体パッケージ内にある部分を含めたリード全
体にはんだの線膨張係数に近い金属のめっきを施したこ
とを特徴とする請求項１記載の半導体パッケージ。2. The semiconductor according to claim 1, wherein the lead, which is pulled out from the semiconductor package, is plated with a metal having a coefficient of linear expansion close to that of the solder, including the portion inside the semiconductor package. package.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076396A JPH05243453A (en) | 1992-02-26 | 1992-02-26 | Semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076396A JPH05243453A (en) | 1992-02-26 | 1992-02-26 | Semiconductor package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243453A true JPH05243453A (en) | 1993-09-21 |
Family
ID=13604142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076396A Pending JPH05243453A (en) | 1992-02-26 | 1992-02-26 | Semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243453A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756666B2 (en) | 1999-12-24 | 2004-06-29 | Nec Corporation | Surface mount package including terminal on its side |
| JP2020094933A (en) * | 2018-12-13 | 2020-06-18 | 日立オートモティブシステムズ株式会社 | Thermal flowmeter |
-
1992
- 1992-02-26 JP JP4076396A patent/JPH05243453A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756666B2 (en) | 1999-12-24 | 2004-06-29 | Nec Corporation | Surface mount package including terminal on its side |
| JP2020094933A (en) * | 2018-12-13 | 2020-06-18 | 日立オートモティブシステムズ株式会社 | Thermal flowmeter |
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