JPH05232514A

JPH05232514A - 半導体装置

Info

Publication number: JPH05232514A
Application number: JP13923792A
Authority: JP
Inventors: 友信 ▲もたい▼; Tomonobu Motai
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-05-30
Filing date: 1992-05-29
Publication date: 1993-09-10

Abstract

(57)【要約】【目的】本発明は、光スイッチ回路と遅延回路とが同一
の素子からなる半導体装置を提供することにある。【構成】活性層が光導電性材料からなる薄膜トランジス
タＴｒ１と、前記活性層に光を照射する光源と、薄膜ト
ランジスタＴｒ１の出力端に接続された回路とを備え、
薄膜トランジスタのゲ−トＴｒ１にパルス信号を印加す
ると共に光源をオンにして薄膜トランジスタＴｒ１の活
性層に光を照射することで薄膜トランジスタＴｒ１の出
力の遅延時間を制御することを特徴とする半導体装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
に遅延回路及びアクティブマトリクス型表示装置に関す
る。

【０００２】

【従来の技術】図１６には光スイッチ回路に単結晶シリ
コンからなるフォトダイオ−ドＰＤを用いた従来の遅延
回路が示されている。

【０００３】この遅延回路は、カソ−ドが電源電位Ｖ_cc
に接続され、アノ−ドが抵抗Ｒ１１を介して基準電位に
接続されたフォトダイオ−ドＰＤと、このフォトダイオ
−ドＰＤに並列接続されたコンデンサＣと抵抗Ｒ１２と
からなる直列回路と、コレクタ，ベ−スがそれぞれフォ
トダイオ−ドＰＤのアノ−ド，カソ−ドに接続され、エ
ミッタが抵抗Ｒ１３を介して基準電位に接続されたトラ
ンジスタＴｒ１１と、コレクタが抵抗Ｒ１４を介して電
源電位Ｖ_ccに接続され、ベ−スがトランジスタＴｒ１１
のエミッタに接続され、エミッタが基準電位に接続され
たトランジスタＴｒ１２と、このトランジスタＴｒ１２
と抵抗Ｒ１４との接続ノ−ドに設けられた出力端子２１
とから構成されている。

【０００４】このように構成された遅延回路では、照射
光はフォトダイオ−ドＰＤにより電流に変換され、その
電流はコンデンサＣ１１と抵抗Ｒ１２とからなる直列回
路に蓄積される。そして上記直列回路の充電特性で決ま
る遅延時間後にトランジスタＴｒ１１，Ｔｒ１２が駆動
し出力端子２１に出力が現れる。しかしながらこのよう
な従来の遅延回路には次のような問題があった。

【０００５】長時間の遅延時間、例えば、１ミリ秒以上
の遅延時間を得るにはコンデンサＣ１１の容量を大きく
する必要がある。しかし、容量が大きくなるとドリフト
の安定性が悪くなり、回路特性が変動するという問題が
生じる。しかも、素子形成後に所望の遅延時間を設定で
きるようにするには、コンデンサＣ又は抵抗Ｒ１２，若
しくはコンデンサＣ及び抵抗Ｒ１２を外付けする必要が
生じる。また、外付けする代わりに、光スイッチ回路と
専用の遅延回路とを接続する方法も考えられるが、回路
の小型化や作成工程の簡略化を目指す場合には実装等が
非常に困難になり、コストが上昇したり、歩留まりが低
下するという問題があった。

【０００６】また、薄膜形成技術を用いて遅延回路を作
成する場合もアモルファスシリコン等の素子形成材料を
利用して光スイッチ回路と遅延回路とを形成する必要が
あるるので上述した同様な問題が生じていた。

【０００７】

【発明が解決しようとする課題】上述の如く従来の薄膜
形成技術を用いた遅延回路では、光スイッチ回路を構成
する素子と遅延回路を構成する素子とが別個の素子であ
るため部品点数の低減が困難であった。その結果、回路
全体の小型化や作成工程数の低減が困難になり、コスト
や歩留まりの点で問題があった。

【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、光スイッチ回路と遅延
回路とが同一の素子からなる半導体装置を提供すること
にある。

【０００９】

【課題を解決するための手段】本発明の骨子は、活性層
が光導電性材料からなる薄膜トランジスタのオフ電流を
ゲ−トに印加する電圧及び活性層に照射する光により制
御できるという本発明者が発見した薄膜トランジスタの
性質を有効に積極的に利用したことにある。

【００１０】即ち、上記の目的を達成するために、本発
明の半導体装置は、活性層が光導電性材料からなる薄膜
トランジスタと、前記活性層に光を照射する光照射手段
と、前記薄膜トランジスタの出力端に接続された回路と
を備え、前記薄膜トランジスタのゲ−トに電圧を印加す
ると共に前記光照射手段により前記活性層に光を照射す
ることで前記薄膜トランジスタの出力の遅延時間を制御
することを特徴とする。また、本発明の他の半導体装
置は、データ信号を出力するデータ信号生成手段と、ア
ドレス信号を出力するアドレス信号生成手段と、前記ア
ドレス信号及び前記データ信号によって駆動されるアク
ティブマトリクスパネル部と、前記データ信号及び前記
アドレス信号のうちの少なくも一方の信号のうちの不良
な信号を、前記アクティブマトリクスパネル部に入力さ
れるのを防止する手段と、前記不良な信号に対応した補
修用信号を生成する補修用信号生成手段と、前記補修用
信号を前記アクティブマトリクスパネル部に入力する手
段とを備えている。

【００１１】

【作用】本発明者は、活性層が光導電性材料からなる薄
膜トランジスタのゲ−トに、例えば、パルス信号を与え
てオフ状態にした薄膜トランジスタでは、オフ状態後、
オフ電流が増加しだすまでの時間（遅延時間）が活性層
に照射される光量の強さや上記パルス信号のパルス振幅
やパルス幅に比例するという性質を発見した。

【００１２】したがって、照射光量，パルス振幅，パル
ス幅を調整することで遅延時間を所望の時間に設定で
き、もって光スイッチ回路と遅延回路とを共通の薄膜ト
ランジスタで構成できるようになる。

【００１３】また、本発明の他の半導体装置によれば、
データ信号生成手段やアドレス信号生成手段を取り換え
ずに、アクティブマトリクスパネル部に所定のデータ信
号やアドレス信号を与えることができる。このため、上
記生成手段の取り換えの際に生じる不都合が解消し、表
示不良を容易に修復することができる。

【００１４】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１には本発明の一実施例に係る遅延回路の構成図
が示されている。

【００１５】この遅延回路は、大きく分けて、光応答遅
延素子として機能する薄膜トランジスタＴｒ１と、この
薄膜トランジスタＴｒ１の出力を反転するための薄膜ト
ランジスタＴｒ２と、この薄膜トランジスタＴｒ２の出
力を取り出すための薄膜トランジスタＴｒ３と、薄膜ト
ランジスタＴｒ１に光を照射する光源（不図示）とで構
成される。

【００１６】薄膜トランジスタＴｒ１のソ−ス・ドレイ
ンの一方は電源電位Ｖ_ccに接続され、他方は抵抗Ｒ１を
介して基準電位に接続され、そしてゲ−トには入力端子
１が接続されている。薄膜トランジスタＴｒ２のソ−ス
・ドレインの一方は抵抗Ｒ２を介して電源電位Ｖ_ccに接
続され、他方は基準電位に接続され、そしてゲ−トは薄
膜トランジスタＴｒ１と抵抗Ｒ１との接続ノ−ドＮ１に
接続されている。同様に薄膜トランジスタＴｒ３のソ−
ス・ドレインの一方は抵抗Ｒ３を介して電源電位Ｖ_ccに
接続され、他方は基準電位に接続され、そしてゲ−トは
薄膜トランジスタＴｒ２と抵抗Ｒ２との接続ノ−ドＮ２
に接続されている。薄膜トランジスタＴｒ３と抵抗Ｒ３
との接続ノ−ドに出力端子２が接続されている。また、
光源は薄膜トランジスタＴｒ１が形成された基板の裏面
側に設けられている。なお、抵抗Ｒ１，Ｒ２，Ｒ３の値
は、それぞれ薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３
のオン抵抗及びオフ抵抗により決まる。

【００１７】図２（ａ）は薄膜トランジスタＴｒ１の平
面図、同図（ｂ）はそのＡ−Ａ´断面図である。この薄
膜トランジスタＴｒ１は逆スタガ型薄膜トランジスタと
呼ばれており、次のような構成になっている。

【００１８】ガラス板のような透光性絶縁基板１１上に
はゲ−ト電極１２が設けられている。このゲ−ト電極１
２は、アルミニウム，タンタル又はモリブデン−タンタ
ル合金等の光遮断効果を有する金属材料からなり、ゲ−
ト絶縁膜１３で覆われている。このゲ−ト絶縁膜１３上
には、チャネル方向にゲ−ト電極１２からはみだしたア
モルファスシリコン膜からなる活性層１４が設けられて
いる。この活性層１４はコンタクト層１５を介してソ−
ス・ドレイン電極１６に接合している。

【００１９】以下、このように構成された遅延回路の動
作を図３を用いて説明する。図中、Ｖ_in，Ｖ_N1，Ｖ_N2，
Ｖ_outはそれぞれ入力端子１，接続ノ−ドＮ１，接続ノ
−ドＮ２，出力端子２の電圧を示しており、Ｖ_THは薄膜
トランジスタＴｒ２のしきい値電圧を示している。

【００２０】入力端子１にパルス信号が与えられると、
パルス幅に相当した期間だけ薄膜トランジスタＴｒ１の
ソ−ス・ドレイン間の抵抗が低くなり、これにより薄膜
トランジスタＴｒ１がオン状態になって蓄積されていた
キャリアが掃き出されリセットがかかる。この後、ソ−
ス・ドレイン間の抵抗が高くなりオフ状態になって接続
ノ−ドＮ１の電圧Ｖ_N1が薄膜トランジスタＴｒ２のしき
い値電圧Ｖ_TH以下に下がる。このとき、光源をオンにし
薄膜トランジスタＴｒ１の透光性絶縁基板１１の裏面か
ら光を照射する。活性層１４はゲ−ト電極１２と重なり
合っているため、活性層１４には、図２（ａ）に示され
ている斜線部、つまり、チャネル部の端部のみに光が照
射される。なお、ここではパルス信号に同期させて光源
をオンにしたが、初めから光源をオンして常に活性層１
４に光が照射されているようにしても良い。

【００２１】薄膜トランジスタＴｒ１の活性層１４に光
が照射された後、時間がΔτ経つと、接続ノ−ドＮ１の
電圧Ｖ_N1は、薄膜トランジスタＴｒ２のしきい値電圧Ｖ
_THを越え、次のパルス信号が入力端子１に与えられるま
でそのレベルが保たれる。

【００２２】接続ノ−ドＮ２の電圧Ｖ_N2は、接続ノ−ド
Ｎ１の電圧Ｖ_N1が薄膜トランジスタＴｒ２のゲ−トに印
加されているので、電圧Ｖ_N1の極性を反転し整形したも
のとなる。即ち、パルス幅Δτのパルス信号が得られ
る。

【００２３】同様に出力端子２の電圧Ｖ_outは、接続ノ
−ドＮ２の電圧Ｖ_N2が薄膜トランジスタＴｒ３のゲ−ト
に印加されているので、電圧Ｖ_N2の極性を反転し整形し
たものとなる。したがって、入力端子１にパルス信号が
与えられてからΔτ後に出力端子２から同じ極性のパル
ス信号が出力される。

【００２４】図４は図２で説明した薄膜トランジスタＴ
ｒ１に照射する光７の光量とオフ電流が流れ始まるまで
の時間、つまり、遅延時間との関係を示す特性図であ
る。この特性図は次のような測定により得られたもので
ある。

【００２５】チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ
が３００の薄膜トランジスタＴｒ１と、定電圧電源Ｖ
_cnstと、電流計測器１９とを図５のように接続する。薄
膜トランジスタＴｒ１のゲ−トにパルス信号を導入する
と共に、薄膜トランジスタＴｒ１の透光性絶縁基板１１
の裏面から５００ｌｘの光７を照射する。次いで薄膜ト
ランジスタＴｒ１がオフ状態になったときに流れる電
流、つまり、オフ電流を電流計測器１９で計測し、オフ
電流の時間変化を求める。次いで１０００ｌｘ，１００
００ｌｘの光を照射して同様な測定を順次行なうことで
図４に示す特性図が得られる。

【００２６】図４から分かるように光量が多いほど電流
が増加を始める遅延時間が短く、且つオフ電流の立ち上
がりの電流量も多くなっている。したがって、遅延回路
の素子を形成した後でも光量を調整することで遅延時間
を容易に制御，変更することができる。

【００２７】このようなオフ電流の挙動は、ゲ−ト絶縁
膜１３と活性層１４との界面準位或いは活性層１４中の
準位に関係しており、光により生成されたキャリアがそ
の準位にトラップされ、ポテンシャルを低下させてゆく
過程を反映したものと考えられる。

【００２８】また、遅延時間は、ゲ−トに与えるパルス
信号のパルス振幅，パルス幅にも関係している。即ち、
パルス振幅が高く、パルス幅が広いほど遅延時間Δτは
大きくなる。図６はそのことを示す測定結果である。こ
れは図５で説明した測定をパルス幅の条件を変えて行な
ったものである。即ち、パルス幅Ｔｇが１０μｓｅｃ，
２０μｓｅｃのパルス信号についての測定結果である。
なお、照度は５００ｌｘに設定した。この図から分かる
ようにパルス幅が広いほど遅延時間が長くなっている。
遅延時間は図１の電源電圧Ｖ_ccにも依存し、電源電圧Ｖ
_ccが高くなると遅延時間も短くなる。

【００２９】なお、上述したオフ電流の挙動は、薄膜ト
ランジスタＴｒ１の大きさに直接関係せず、図２（ａ）
の斜線で示した領域の面積又は薄膜トランジスタＴｒ１
に接続される外部回路や活性層１４に照射される光の照
度等で決定される。

【００３０】かくして本実施例の遅延回路では、１つの
薄膜トランジスタＴｒ１に光スイッチ機能と遅延機能と
を持たしているので回路の小型化や作成工程数の低減化
が図られる。これによりコストの削減や歩留まりの向上
が図れる。また、パルス幅や照度を調整することで、例
えば、１００μ秒以上の遅延時間も可能となる。

【００３１】図７には本発明の他の実施例に係る遅延回
路の構成図が示されている。この遅延回路は、複数の光
応答遅延素子として機能する薄膜トランジスタＴｒ１
ａ，Ｔｒ１ｂ，Ｔｒ１ｃからなり、長い遅延時間が得ら
れるものである。

【００３２】薄膜トランジスタＴｒ１ａ，Ｔｒ１ｂ，Ｔ
ｒ１ｃのゲ−トは入力端子１に共通接続されている。薄
膜トランジスタＴｒ１ａのソ−ス・ドレインの一方は電
源電位Ｖ_ccに接続されており、他方は液晶パネル等の光
シャッタ−２０ａを介して基準電位に接続されている。
光シャッタ−２０ａは薄膜トランジスタＴｒ１ａの出力
がハイレベルのときに開くように設定されている。同様
に薄膜トランジスタＴｒ１ｂもソ−ス・ドレイン一方の
が電源電位Ｖ_ccに接続され、他方が光シャッタ−２０ｂ
を介して基準電位に接続されている。この光シャッタ−
２０ｂも薄膜トランジスタＴｒ１ｂの出力がハイレベル
のときに開くように設定されている。薄膜トランジスタ
Ｔｒ１ｃのソ−ス・ドレインの一方は電源電位Ｖ_ccに接
続され、他方は抵抗Ｒ３ａを介して基準電位に接続され
ている。薄膜トランジスタＴｒ１ｃと抵抗Ｒ３ａとの接
続ノ−ドに出力端子２が設けられている。そして薄膜ト
ランジスタＴｒ１ａ，Ｔｒ１ｂ，Ｔｒ１ｃに光を照射す
るための光源（不図示）が先の実施例と同様に設けられ
ている。次にこのように構成された遅延回路の動作を説
明する。

【００３３】薄膜トランジスタＴｒ１ａ，Ｔｒ１ｂ，Ｔ
ｒ１ｃのゲ−トにパルス信号が与えると共に光を照射す
ると、薄膜トランジスタＴｒ１ａの出力はパルス信号が
与えられてから所定の時間後にハイレベルとなる。この
結果、光シャッタ−２０ａが開き、薄膜トランジスタＴ
ｒ１ｂの活性層に光が照射され、所定の時間後に薄膜ト
ランジスタＴｒ１ｂのハイレベルの出力が光シャッタ−
２０ｂが導入される。この結果、光シャッタ−２０ｂが
開き、薄膜トランジスタＴｒ１ｃの活性層に光が照射さ
れ、所定の時間後に出力端子２から出力が取り出せる。

【００３４】かくして本実施例では、回路全体の遅延時
間が、薄膜トランジスタＴｒ１ａ，Ｔｒ１ｂ，Ｔｒ１ｃ
の遅延時間の総和となるため、長い遅延時間を得ること
ができる。なお、本実施例では３個の薄膜トランジスタ
を用いたが、薄膜トランジスタの数は、目的の遅延時間
に合わせて適宜増減すればよい。図１０は本発明の他の
実施例に係る液晶表示装置の概略構成を示す模式図、図
１１は図１０の一点鎖線内の部分のより詳しい構成を示
す図である。

【００３５】この液晶表示装置は、大きく分けて、ＴＦ
Ｔパネル部３１と、このＴＦＴパネル部３１（アクティ
ブマトリクスパネル部分）を駆動するための液晶ドライ
バ部３２とで構成されている。ＴＦＴパネル部３１はＴ
ＦＴアレイ基板３３，対向基板３４及びこれら基板３
３，３４間に挟まれた液晶層３５とで構成されている。

【００３６】ＴＦＴアレイ基板３３には、ゲ−ト線Ｇと
データ線Ｄとの交点に設けられたスイッチング素子とし
てのＴＦＴ３６，補助容量体３７及び画素電極（不図
示）が形成されている。なお、図中、３８は対向電極を
表している、

【００３７】一方、液晶ドライバ部３２は、大きく分け
て、複数のゲート・ドライバＩＣ３９（アドレス信号生
成手段）及びソ−ス・ドライバＩＣ４０（データ信号生
成手段）とで構成されている。

【００３８】ゲート・ドライバＩＣ３９の入力端子には
クロック信号ＣＫ１と制御信号ＣＴＬ１とが与えられ、
その出力端子はＴＦＴ３６のゲートに接続されている。
ＴＦＴ３６のオン・オフはこのゲート・ドライバＩＣの
出力信号（ゲート制御信号）によって制御される。ソ−
ス・ドライバＩＣ４０は、シフトレジスタ４１，ライン
メモリ４２，ソ−ス・ドライバ４３，カウンタ４４とで
構成されている。

【００３９】シフトレジスタ４１の入力端子にはクロッ
ク信号ＣＫ２，制御信号ＣＴＬ２とが与えられ、このシ
フトレジスタ４１は接続配線Ｐ１，Ｐ２，…，Ｐｎを介
してラインメモリ４２に接続されている。また、このラ
インメモリ４２の入力端子には画像信号Ｖが与えられ、
このラインメモリ４２は接続線配Ｓ１，Ｓ２，…Ｓｎを
介してソ−ス・ドライバ４３に接続されている。また、
このソ−ス・ドライバ４３の入力端子には出力イネーブ
ル信号Ｅが与えられ、このソ−ス・ドライバ４３は切断
用スイッチ４５（４５₁，…，４５_n）を介してデータ
線Ｄ（Ｄ₁，…，Ｄ_n）に接続されている。

【００４０】カウンタ４４の入力端子には上記クロック
信号ＣＫ２及び制御信号ＣＴＬ２とが与えられ、このカ
ウンタ４４は接続配線Ｐｘを介してラインメモリ４２ａ
に接続されている。このラインメモリ４２ａは接続線Ｓ
ｘを介してソ−ス・ドライバ４３ａに接続され、このソ
−ス・ドライバ４３ａは補修用信号線４７及び接続用ス
イッチ４６（４６₁，…，４６_n）を介して選択的にデ
ータ線Ｄに接続されるようになっている。即ち、カウン
タ４４，ラインメモリ４２ａ及びソ−スドライバ４３ａ
によって補修用アドレス信号生成器が構成されている。

【００４１】なお、ラインメモリ４２及びラインメモリ
４２ａは同一のラインメモリ内に形成され、同様にソ−
ス・ドライバ４３及びソ−ス・ドライバ４３ａも同一の
ソ−スドライバ内に形成されている。このように構成さ
れた液晶表示装置では次のようにしてＩＣ不良や接続不
良などの補修を行なう。

【００４２】まず、ＴＦＴアレイ基板３３に正しく送ら
れていないデータ信号に対応したデータ線Ｄ（以下、補
修対象データ線という）を目視或いは測定装置で特定す
る。次にアドレス線Ａを用いてカウンタ４４に補修対象
データ線をアドレス指定する。即ち、アドレス線Ａに補
修対象データ線に対応した電位を与えてカウンタ４４に
補修対象データ線を記憶させる。

【００４３】次に上記補修対象データ線に繋がった切断
用スイッチ４５を切る。そして、補修対象データ線に対
応した接続用スイッチ４６と補修用信号配線４７とを接
続する。即ち、補修対象データ線に対応したデータ線Ｄ
と補修用信号配線４７とが接続される。以上の述べた補
修を行なった後の表示動作は次の通りである。

【００４４】まず、ラインメモリ４４に送られた画像信
号Ｖは制御信号ＣＴＬ２に従って所定のタイミングでサ
ンプリングされてシフトレジスタ４１に取り込まれる。
そして１ライン分の画像信号Ｖがシフトレジスタ４２に
蓄積されると、この１ライン分の画像信号Ｖはシフトレ
ジスタ４１からラインメモリ４２を介してソ−ス・ドラ
イバ４３に送られる。そして、この画像信号Ｖは出力イ
ネーブルＥによって制御されたソ−ス・ドライバ４３か
ら所定のタイミングで出力され、切断用スイッチ４５を
介してデータ線Ｄに送られる。

【００４５】一方、カウンタ４４はラインメモリ４２ａ
に送られた画像信号のうち補修対象データ線に対応した
画像信号Ｖ（以下、補修用画像信号ＣＳという）を取り
込むと共に、シフトレジスタ４１と同期してこの補修画
像信号ＣＳをラインメモリ４２ａを介してソ−ス・ドラ
イバ４３ａに送る。そしてこの補修画像信号ＣＳは補修
用信号４７及び接続用スイッチ４６を介してデータＤ線
に送られる。

【００４６】この結果、ゲ−ト線Ｇ（Ｇ₁，…）及びデ
−タ線Ｄ（Ｄ₁，…）に所定のタイミングでそれぞれゲ
ート制御信号，画像信号Ｖが印加され、各画素電極には
その表示に対応した電圧が選択的に印加される。即ち、
液晶層３５の配向（光透過率）は、対向電極３８と画素
電極との電位差で制御でき、これにより任意の表示が可
能となる。

【００４７】以上述べたように本実施例によれば、ソ−
ス・ドライバＩＣ不良や接続不良による表示欠陥をソ−
ス・ドライバＩＣを取り換えずに修復できる。このた
め、ソ−ス・ドライバＩＣの取り替え工程が無くなって
修復工程が簡略する。更に、従来のように個別にソ−ス
・ドライバＩＣを検査する必要がないので検査工程が簡
略する。

【００４８】また、従来のように、ＣＯＧ(Chip On Gla
ss) 接続によりソ−ス・ドライバＩＣとアレイ基板とを
接続した場合の修復のように、ソ−ス・ドライバＩＣを
取り換えるために生じるバンプの再形成によって、歩留
まりが低下するという問題は生じない。

【００４９】また、ＴＡＢを使用した接続方法の場合、
ＴＡＢテ−プとＴＦＴアレイ基板とを完全に電気的に接
続できたとしても、ＴＡＢテ−プとソ−ス・ドライバＩ
Ｃとの接続不良による表示欠陥が発生する恐れがある。
このようなＴＡＢテ−プとソ−ス・ドライバＩＣとの接
続不良による表示欠陥は、ＴＦＴアレイ基板とＴＡＢテ
−プとの接続前にＴＡＢテ−プでの検査を行なうことで
未然に防止できるが、ソ−ス・ドライバＩＣの多数の出
力端子のうちの１，２本が接触不良でも全く使用できな
くなるという不都合があった。

【００５０】しかしながら、本実施によれば、このよう
な接続不良によって損失した正常なアドレス信号の供給
をカウンタ，ラインメモリ及びソ−スドライバ等で構成
された補修用アドレス信号生成器によって補っているの
で、１，２本の接触不良でソ−ス・ドライバＩＣが全く
無駄になるということはない。

【００５１】なお、本実施例ではソ−ス・ドライバＩＣ
４０内にカウンタ４４及びアドレス線Ａを形成したが、
これらカウンタ４４及びアドレス線Ａなどを別のＩＣで
構成し、不良発生時にこの別のＩＣとソ−ス・ドライバ
ＩＣ４０とを接続しても良い。また、この別ＩＣにアド
レス線Ａの信号レベルを保持するメモリ機能を付け加え
ても良い。

【００５２】次にアドレス指定，修復方法について、図
１２のＣＯＧ接続を用いた液晶表示装置の場合を例に挙
げてより具体的に説明する。図１２（ａ）は液晶表示装
置の要部構成を示す模式図、図１２（ａ）のＢ−Ｂ´断
面図である。なお、図１０，１１の液晶表示装置と対応
する部分には図１０，１１と同一符号を付してあり、詳
細な説明は省略する。

【００５３】ソ−ス・ドライバＩＣ４０のアドレス線Ａ
（Ａ₀，…，Ａ_i）は絶縁膜（不図示）を介してアドレ
ス電位供給用配線４８に繋がっている。同様に補修用信
号配線４７は絶縁膜５０を介してデータ線Ｄに繋がって
いる。このように構成された液晶表示装置では次のよう
にしてＩＣ不良や接続不良などの補修を行なう。

【００５４】まず、装置を駆動させて補修対象データ線
Ｄａを目視、或いは測定装置、例えば、データ線Ｄに直
接ブロービングしてデータ線Ｄの信号波形を観察すれば
特定できる。

【００５５】次に図１２（ｂ）に示すように、ＴＦＴア
レイ基板３３の支持基体となるガラス基板４９の裏面か
らレーザ光を照射して、絶縁膜５０を破壊し、補修用信
号配線４７及び補修対象データ線Ｄａを溶接すること
で、補修用信号配線４７と補修対象データ線Ｄａとを電
気的に接続する。なお、この種のレーザ接続の場合、接
続抵抗値が大きくなる恐れがあるが、異なる部分に数回
レーザ光を照射することで接続抵抗値を小さくすること
ができる。

【００５６】次に同様にガラス基板４９の裏面からレー
ザ光を照射して、補修用信号配線４７及と補修対象デー
タ線Ｄａとの接続部分（図中の○印）よりソ−ス・ドラ
イバＩＣ４０に近い部分（図中の×印）のデータ線Ｄａ
を切断する。

【００５７】最後に、ガラス基板４９の裏面からレーザ
光を照射し、アドレス電位供給配線４８と補修対象デー
タ線Ｄａに対応したアドレス線Ａとを電気的に接続す
る。これによってアドレス指定が行われ、カウンタは補
修対象データ線Ｄａに対応した画像信号Ｖを取り込むよ
うに表示動作時に制御される。

【００５８】なお、上述した補修用信号配線４７と補修
対象データ線Ｄａとの接続工程，データ線Ｄａの切断工
程及びアドレス電位供給用配線４８とアドレス線Ａとの
接続工程の順序はどの順であっても良い。

【００５９】ソ−ス・ドライバＩＣ４０等の駆動ＩＣの
接続検査は、通常、出画検査によって行なわれる。この
出画検査は最終工程の段階で行なわれるので、駆動ＩＣ
はモールド樹脂などによって覆われている場合が多い。
しかし、レーザ照射を用いた修復方法は、ソ−ス・ドラ
イバＩＣ４０の周辺部のモールド樹脂や、ソ−ス・ドラ
イバＩＣ４０を覆うモールド樹脂によって、配線パター
ン面が隠される場合でも、ガラス基板４９の裏面からレ
−ザ光５１を照射することにより、補修用信号配線４７
と補修対象データ線Ｄａとを容易に電気的に接続できる
という利点がある。

【００６０】なお、補修用信号配線４７，アドレス電位
供給用配線４８等の配線は、ＴＦＴアレイ基板３３の配
線及びＴＦＴ３６の作成工程時に形成できるので、実質
的な工程数は増加しない。また、補修用信号配線４７や
アドレス電位供給用配線４８等の配線をソ−ス・ドライ
バＩＣ４０の下部に形成することで配線スペ−スを省力
化できる。図１３は補修用信号配線４７に係る部分の具
体的な構成例を示す図で、図１３（ａ）配線パターン，
図１３（ｂ）は図１３（ａ）のＣ−Ｃ´断面図である。

【００６１】補修用信号配線４７はガラス基板４９上に
形成され、コンタクトホ−ル５２が形成された絶縁膜５
３を介して引き出し電極５４に接続されている。この引
き出し電極５４はソ−ス・ドライバＩＣ４０の下部まで
延びており、バンプ５５を介してソ−ス・ドライバＩＣ
４０に設けれた補修用のデータ信号を出力するためのＩ
Ｃ電極５６に接続している。また、データ線ＤはＩＣ電
極５６とは別のＩＣ電極５７を介してソ−ス・ドライバ
ＩＣ４０に接続されている。

【００６２】図１４は接続法としてワイヤーボンディン
グ法やスクリーン印刷法を用いた場合の補修用信号配線
４７に係る部分の配線パターンである。この場合、補修
用信号配線４７とデータ線Ｄの正方形状の接続部５８を
ワイヤーボンディング法などで接続する。ワイヤーボン
ディング法は簡単に接続できるという利点がある。ま
た、スクリ−ン印刷法は、印刷部分の絶縁性の確保から
接続するべき電極以外の配線部分は絶縁膜で保護する必
要がある。また、一回の印刷で任意の位置の電極を接続
する必要から引き出し電極は特別な形状となる。

【００６３】図１５は接続法としてＴＡＢ法を用いた場
合の液晶表示装置の要部を示す模式図である。この液晶
表示装置の基本構成はＴＡＢの接続部を除けば、図１２
のそれと同じである。即ち、この液晶表示装置は、ソ−
ス・ドライバＩＣ４０がＴＡＢテ−プ５９上に設けれ、
このＴＡＢテ−プ５９がＴＦＴアレイ基板３３とプリン
ト基板６０とに接続されている点が図１２のそれと異な
る。また、各種信号ＣＫ２，ＣＴＬ２，Ｖ，Ｅ，ＣＳは
ＴＡＢテ−プ５９に設けれた信号線を介してソ−ス・ド
ライバＩＣ４０に入力される。

【００６４】なお、上記実施例ではアドレス線Ａを用い
てカウンタ４４に補修対象データ線Ｄａをアドレス指定
したが、ＲＯＭ等の不揮発性メモリ装置が備わったカウ
ンタを用い、このメモリ装置を介してカウンタ４４に補
修対象データ線Ｄａをアドレス指定しても良い。この場
合、補修対象データ線Ｄａ等を指示するための信号及び
クロック信号だけをメモリ装置に送れば良いので２本の
信号だけでアドレスを指定でき、アドレス線Ａを用いた
場合より大幅に少ない信号線数で済み、アドレス線Ａが
引き出し難くなるという不都合は生じない。なお、メモ
リ装置のクロック信号はソ−ス・ドライバＩＣ４０内か
ら生成することもできるので、１本の信号線だけでアド
レス指定することもできる。

【００６５】また、上記実施例ではスイッチ素子として
ＴＦＴを用いたアクティブマトリクス型の液晶表示装置
について説明したが、本発明は他のアクティブマトリク
ス型の液晶表示装置や、例えば、ＥＬやプラズマ等を用
いた他のアクティブマトリクス型の表示装置にも適用で
きる。また、上記実施例ではソ−ス・ドライバＩＣ４０
の修復の場合について説明したが、ゲート・ドライバＩ
Ｃ３９も同様に修復できる。また、上記実施例ではレー
ザ光線によって補修用信号配線と補修対象データ線とを
短絡する方法を説明したが、補修用信号配線をトランジ
スタ等のスイッチング素子を介して補修対象データ線に
接続することで、選択的に補修用信号配線と補修対象デ
ータ線とを短絡しても良い。

【００６６】なお、本発明は上述した実施例に限定され
るものではない。第１の実施例では薄膜トランジスタＴ
ｒ１として図２に示すような構造のものを用いたが、本
発明の効果は用いる薄膜トランジスタの構造に依存せ
ず、例えば、図８に示すようなエッチングストッパ構造
の薄膜トランジスタ、即ち、図２の薄膜トランジスタに
チャネル保護膜１７を設けたものでも同様な効果が得ら
れる。また、ゲ−ト電極がソ−ス・ドレイン電極よりも
後に形成されるトップゲ−ト型（スタガ−型，コプレ−
ナ型）の薄膜トランジスタでも同様な効果が得られる。
また、アモルファスシリコンの代わりに多結晶シリコン
を用いて活性層を形成してもよい。要は、光導電性材料
を用いればよい。

【００６７】また、上記実施例では、光をチャネル部の
端部の活性層に照射したが、それ以外の部分の活性層に
照射しても同様な効果が得れる。要は、活性層の一部に
光が照射されればよい。

【００６８】また、上記実施例では基板の裏面から光を
照射したが、ソ−ス・ドレイン電極側から光を照射する
こともできる。例えば、図９に示すように、図２に示し
た薄膜トランジスタの活性層１４，ソ−ス・ドレイン電
極１６上に絶縁膜１７が設けられ、そしてチャネル部の
中央部に位置する絶縁膜１７上に金属膜等からなる光遮
断層１８が設けられた薄膜トランジスタを用いれば、ソ
−ス・ドレイン電極側から光を照射してもチャネル部の
端部の活性層１４だけに光を照射することができる。

【００６９】また、本発明者の調べによれば、図２
（ａ）に示した斜線部に光が照射された場合が最もよい
素子特性が得られことが分かった。したがって、光感度
を制御するには斜線部の面積，活性層１４の膜厚，膜質
を変えたり、又は光フィルタを用いて照射光量を調整す
ればよい。入射光が強い場合には、セルフアライン型薄
膜トランジスタで図２（ａ）に示した斜線部をなくして
も各部の反射により活性層に入射する迷光でも同様の特
性が得られる。なお、活性層１４に光を照射する代り
に、活性層１４を加熱して温度を変えることでもオフ電
流の遅延時間を制御することができる。即ち、温度を高
くするほど遅延時間を短くすることができる。また、ド
レイン電圧やゲ−ト書き込み時間を変えることでも遅延
時間を制御することができた。また、薄膜トランジスタ
Ｔｒ２，Ｔｒ３の代わりに他の電界効果トランジスタ、
例えば、ＭＯＳトランジスタを用いてもよい。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施で
きる。

【００７０】

【発明の効果】以上詳述したように本発明の半導体装置
によれば、光スイッチ機能と遅延機能とを１つの薄膜ト
ランジスタで実現できるので部品点数を低減でき、これ
により回路全体の小型化や作成工程数の低減化が実現で
き、もってコストの削減や歩留まりの向上を図ることが
できる。

【００７１】また、本発明の他の半導体装置によれば、
データ信号生成手段やアドレス信号生成手段を取り換え
ずに、アクティブマトリクスパネル部に所定のデータ信
号やアドレス信号を与えることができるので、表示不良
を容易に修復することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る遅延回路の構成図。

【図２】図１の遅延回路に用いる薄膜トランジスタの平
面図及びそのＡ−Ａ´断面図。

【図３】図１の遅延回路の動作を説明するための図。

【図４】遅延時間と光量との関係を示す特性図。

【図５】薄膜トランジスタの特性の測定方法を説明する
ための図。

【図６】薄膜トランジスタの遅延時間とパルス幅との関
係を示す特性図。

【図７】本発明の他の実施例に係る遅延回路の構成図。

【図８】本発明の実施例に係る遅延回路に用いるチャネ
ル保護膜を有するボトムゲ−ト型薄膜トランジスタの断
面図。

【図９】本発明の実施例に係る遅延回路に用いる光遮断
層を備えた薄膜トランジスタの断面図。

【図１０】本発明の他の実施例に係る液晶表示装置の概
略構成を示す模式図。

【図１１】図１０の一点鎖線内の部分のより詳しい構成
を示す図。

【図１２】ＣＯＧ接続を用いた液晶表示装置の要部構成
を示す模式図。

【図１３】補修用信号配線に係る部分の具体的な構成例
を示す図。

【図１４】ワイヤーボンディング法，スクリーン印刷法
を用いた場合の補修用信号配線に係る部分の配線パター
ン。

【図１５】ＴＡＢ法を用いた場合の液晶表示装置の要部
を示す模式図。

【図１６】従来の遅延回路の構成図。

【符号の説明】

Ｔｒ１ａ，Ｔｒ１ｂ，Ｔｒ１ｃ，Ｔｒ２，Ｔｒ３…薄膜
トランジスタ、Ｒ１，Ｒ２，Ｒ３…抵抗、１…入力端
子、２…出力端子、７…光、１１…透光性絶縁基板、１
２…ゲ−ト電極、１３…ゲ−ト絶縁膜、１４…活性層、
１５…コンタクト層、１６…ソ−ス・ドレイン電極、１
７…絶縁膜、１８…光遮断層、１９…電流計測器、２０
ａ，２０ｂ…光シャッタ−、３１…ＴＦＴパネル部、３
２…液晶ドライバ部、３３…ＴＦＴアレイ基板、３４…
対向基板３４、３５…液晶層、３６…ＴＦＴ、３７…補
助容量体、３８…対向電極、３９…ゲート・ドライバＩ
Ｃ、４０…ソ−ス・ドライバＩＣ、４１…シフトレジス
タ、４２，４２ａ…ラインメモリ、４３，４３ａ…ソ−
ス・ドライバ、４４…カウンタ、４５…切断用スイッ
チ、４６…接続用スイッチ、４７…補修用信号配線、４
８…アドレス電位供給用配線、４９…ガラス基板、５
０，５３…絶縁膜、５１…レ−ザ光、５２…コンタクト
ホ−ル、５４…引き出し電極、５５…バンプ、５６，５
７…ＩＣ電極、５８…接続部、５９…ＴＡＢテ−プ、６
０…プリント基板。

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/784 Ｈ０３Ｋ 5/13 4239−5Ｊ 17/78 Ｈ 7827−5Ｊ

Claims

【特許請求の範囲】

【請求項１】活性層が光導電性材料からなる薄膜トラン
ジスタと、前記活性層に光を照射する光照射手段と、前記薄膜トランジスタの出力端に接続された回路とを備
え、前記薄膜トランジスタのゲ−トに信号電圧を印加すると
共に、前記光照射手段により前記活性層に光を照射する
ことで前記薄膜トランジスタの出力の遅延時間を制御す
ることを特徴とする半導体装置。
【請求項２】データ信号を出力するデータ信号生成手段
と、アドレス信号を出力するアドレス信号生成手段と、前記アドレス信号及び前記データ信号によって駆動され
るアクティブマトリクスパネル部と、前記データ信号及び前記アドレス信号のうちの少なくも
一方の信号のうちの不良な信号を、前記アクティブマト
リクスパネル部に入力されるのを防止する手段と、前記不良な信号に対応した補修用信号を生成する補修用
信号生成手段と、前記補修用信号を前記アクティブマトリクスパネル部に
入力する手段とを具備してなることを特徴とする半導体
装置。