JPH05217884A - パターン形成方法 - Google Patents
パターン形成方法Info
- Publication number
- JPH05217884A JPH05217884A JP1356592A JP1356592A JPH05217884A JP H05217884 A JPH05217884 A JP H05217884A JP 1356592 A JP1356592 A JP 1356592A JP 1356592 A JP1356592 A JP 1356592A JP H05217884 A JPH05217884 A JP H05217884A
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- JP
- Japan
- Prior art keywords
- film
- photoresist
- pattern
- semiconductor substrate
- reflection film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- ing And Chemical Polishing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】フォトレジストのパターン形成工程で問題にな
っている半導体基板からの反射光によるパターンの寸法
精度低下および形状劣化を解消する。 【構成】反射率の高い配線金属膜３が形成された半導体
基板１上にＳｉＯ2 膜４を成長させる。つぎにＣｅ4+を
イオン注入して熱処理することにより、紫外線を吸収す
る反射防止膜４ａを形成する。つぎにフォトレジスト５
を塗布したのち、露光・現像してフォトレジストパター
ン５ａを形成する。 【効果】吸収型の反射防止膜を用いて干渉効果による寸
法変動およびパターン形状の劣化を防ぐことができた。
っている半導体基板からの反射光によるパターンの寸法
精度低下および形状劣化を解消する。 【構成】反射率の高い配線金属膜３が形成された半導体
基板１上にＳｉＯ2 膜４を成長させる。つぎにＣｅ4+を
イオン注入して熱処理することにより、紫外線を吸収す
る反射防止膜４ａを形成する。つぎにフォトレジスト５
を塗布したのち、露光・現像してフォトレジストパター
ン５ａを形成する。 【効果】吸収型の反射防止膜を用いて干渉効果による寸
法変動およびパターン形状の劣化を防ぐことができた。
Description
【０００１】
【産業上の利用分野】本発明はフォトレジストによる微
細パターンの形成方法に関するものである。
細パターンの形成方法に関するものである。
【０００２】
【従来の技術】従来のフォトレジストのパターン形成方
法について、図３（ａ）〜（ｃ）を参照して説明する。
法について、図３（ａ）〜（ｃ）を参照して説明する。
【０００３】はじめに図３（ａ）に示すように、ＳｉＯ
2 膜などからなる段差パターン２を有する半導体基板１
にＡｌ系の配線金属膜３を蒸着したのち、フォトレジス
ト５を塗布する。
2 膜などからなる段差パターン２を有する半導体基板１
にＡｌ系の配線金属膜３を蒸着したのち、フォトレジス
ト５を塗布する。
【０００４】つぎに図３（ｂ）に示すように、露光装置
（図示せず）を用いて選択的に紫外線を照射する。この
とき配線金属膜３から矢印（→）のような反射光が発生
する。
（図示せず）を用いて選択的に紫外線を照射する。この
とき配線金属膜３から矢印（→）のような反射光が発生
する。
【０００５】つぎに図３（ｃ）に示すように、現像処理
を経て配線金属膜３をエッチングするためのフォトレジ
ストパターン５ａを形成する。
を経て配線金属膜３をエッチングするためのフォトレジ
ストパターン５ａを形成する。
【０００６】
【発明が解決しようとする課題】従来のパターン形成工
程においては、図３（ｂ）に示すように紫外線が配線金
属膜３によって反射され、矢印（→）のような反射光が
発生する。この反射光がフォトレジスト５内を進行して
未露光部であるべき図３（ｃ）のフォトレジストパター
ン５ａ領域内に侵入する。
程においては、図３（ｂ）に示すように紫外線が配線金
属膜３によって反射され、矢印（→）のような反射光が
発生する。この反射光がフォトレジスト５内を進行して
未露光部であるべき図３（ｃ）のフォトレジストパター
ン５ａ領域内に侵入する。
【０００７】フォトレジスト５に垂直に近い角度で入射
した光は配線金属膜３表面および大気との界面で繰り回
し反射して干渉効果を生じてパターンの寸法精度を劣化
させる。一方、斜めにフォトレジストパターン５ａ領域
内に侵入した光はフォトレジストパターン５ａ領域の感
光材を分解する。
した光は配線金属膜３表面および大気との界面で繰り回
し反射して干渉効果を生じてパターンの寸法精度を劣化
させる。一方、斜めにフォトレジストパターン５ａ領域
内に侵入した光はフォトレジストパターン５ａ領域の感
光材を分解する。
【０００８】したがって露光・現像ののち、形成された
フォトレジストパターン５ａは多重干渉効果により側壁
形状が劣化し、寸法のばらつきも大きくなる。
フォトレジストパターン５ａは多重干渉効果により側壁
形状が劣化し、寸法のばらつきも大きくなる。
【０００９】
【課題を解決するための手段】本発明のパターン形成方
法は、半導体基板の一主面上に二酸化シリコン膜を成長
させる工程と、前記二酸化シリコン膜にイオン注入した
のち熱処理することにより、紫外線を吸収する反射防止
膜を形成する工程と、前記反射防止膜の上にフォトレジ
スト膜を形成する工程と、前記フォトレジスト膜を選択
的に露光したのち現像して、残留した前記フォトレジス
ト膜からなるパターンを形成する工程とを含むものであ
る。
法は、半導体基板の一主面上に二酸化シリコン膜を成長
させる工程と、前記二酸化シリコン膜にイオン注入した
のち熱処理することにより、紫外線を吸収する反射防止
膜を形成する工程と、前記反射防止膜の上にフォトレジ
スト膜を形成する工程と、前記フォトレジスト膜を選択
的に露光したのち現像して、残留した前記フォトレジス
ト膜からなるパターンを形成する工程とを含むものであ
る。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、平坦な
半導体基板１上に反射率の高いＡｌ系の配線金属膜３を
蒸着する。
半導体基板１上に反射率の高いＡｌ系の配線金属膜３を
蒸着する。
【００１２】つぎに図１（ｂ）に示すように、ＣＶＤ法
などにより配線金属膜３上にＳｉＯ2 膜４を成長させ
る。
などにより配線金属膜３上にＳｉＯ2 膜４を成長させ
る。
【００１３】つぎに図１（ｃ）に示すように、ＳｉＯ2
膜４表面近傍にＣｅ4+をイオン注入したのち熱処理を行
なう。このＣｅ4+の注入量はＳｉＯ2 膜４の重量に対し
て１０％程度になるようにする。
膜４表面近傍にＣｅ4+をイオン注入したのち熱処理を行
なう。このＣｅ4+の注入量はＳｉＯ2 膜４の重量に対し
て１０％程度になるようにする。
【００１４】Ｃｅ4+イオンを含むＳｉＯ2 膜は３７０ｎ
ｍ以下の波長の光をすべて吸収する紫外線吸収材料であ
り、クルックスガラスと呼ばれている。
ｍ以下の波長の光をすべて吸収する紫外線吸収材料であ
り、クルックスガラスと呼ばれている。
【００１５】したがって、この工程によりＣｅ4+イオン
を含むＳｉＯ2 膜は反射防止膜４ａになる。つぎに反射
防止膜４ａ上にフォトレジスト５を回転塗布する。
を含むＳｉＯ2 膜は反射防止膜４ａになる。つぎに反射
防止膜４ａ上にフォトレジスト５を回転塗布する。
【００１６】つぎに図１（ｄ）に示すように、マスク
（図示せず）を介して選択的に紫外線を照射したのち現
像して、フォトレジストパターン５ａを形成する。
（図示せず）を介して選択的に紫外線を照射したのち現
像して、フォトレジストパターン５ａを形成する。
【００１７】こうして得られたフォトレジストパターン
５ａは配線金属膜３からの反射による干渉効果を生じな
いので、パターンの寸法精度が向上した。反射防止膜４
ａはアルカリ性現像液に溶解しないので、フォトレジス
トパターン５ａの底の部分で溶解することはなく、形状
が劣化することはない。
５ａは配線金属膜３からの反射による干渉効果を生じな
いので、パターンの寸法精度が向上した。反射防止膜４
ａはアルカリ性現像液に溶解しないので、フォトレジス
トパターン５ａの底の部分で溶解することはなく、形状
が劣化することはない。
【００１８】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００１９】はじめに図２（ａ）に示すように、ＳｉＯ
2 膜などによる段差パターン２を有する半導体基板１上
にＡｌ系の配線金属膜３を蒸着したのち、ＳｉＯ2 膜４
を成長させる。
2 膜などによる段差パターン２を有する半導体基板１上
にＡｌ系の配線金属膜３を蒸着したのち、ＳｉＯ2 膜４
を成長させる。
【００２０】つぎに図２（ｂ）に示すように、Ｃｅ4+を
イオン注入したのち熱処理を行なって反射防止膜４ａを
形成する。つぎにフォトレジスト５を回転塗布する。
イオン注入したのち熱処理を行なって反射防止膜４ａを
形成する。つぎにフォトレジスト５を回転塗布する。
【００２１】つぎに図２（ｃ）に示すように、マスク
（図示せず）を介して選択的に紫外線を照射したのち現
像して、フォトレジストパターン５ａを形成する。
（図示せず）を介して選択的に紫外線を照射したのち現
像して、フォトレジストパターン５ａを形成する。
【００２２】本実施例では、段差パターン２に囲まれた
配線金属膜３からの反射光が反射防止膜４ａに吸収され
る。露光してはならないフォトレジストパターン領域内
に光が侵入することなく、パターンの形状および寸法精
度を向上することができた。
配線金属膜３からの反射光が反射防止膜４ａに吸収され
る。露光してはならないフォトレジストパターン領域内
に光が侵入することなく、パターンの形状および寸法精
度を向上することができた。
【００２３】
【発明の効果】反射率が高い半導体基板上に紫外線を吸
収する反射防止膜を形成することにより、半導体基板か
らの反射光を吸収する。その結果、フォトレジストパタ
ーンの寸法精度および形状を向上させることができた。
収する反射防止膜を形成することにより、半導体基板か
らの反射光を吸収する。その結果、フォトレジストパタ
ーンの寸法精度および形状を向上させることができた。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来のフォトレジストのパターン形成方法を示
す断面図である。
す断面図である。
１ 半導体基板 ２ 段差パターン ３ 配線金属膜 ４ ＳｉＯ2 膜 ４ａ 反射防止膜 ５ フォトレジスト ５ａ フォトレジストパターン
Claims (1)
- 【請求項１】 半導体基板の一主面上に二酸化シリコン
膜を成長させる工程と、前記二酸化シリコン膜にイオン
注入したのち熱処理することにより、紫外線を吸収する
反射防止膜を形成する工程と、前記反射防止膜の上にフ
ォトレジスト膜を形成する工程と、前記フォトレジスト
膜を選択的に露光したのち現像して、残留した前記フォ
トレジスト膜からなるパターンを形成する工程とを含む
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1356592A JPH05217884A (ja) | 1992-01-29 | 1992-01-29 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1356592A JPH05217884A (ja) | 1992-01-29 | 1992-01-29 | パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217884A true JPH05217884A (ja) | 1993-08-27 |
Family
ID=11836691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1356592A Withdrawn JPH05217884A (ja) | 1992-01-29 | 1992-01-29 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143671A (en) * | 1997-11-21 | 2000-11-07 | Nec Corporation | Semiconductor device manufacturing method |
| KR100305207B1 (ko) * | 1994-04-20 | 2001-11-30 | 박종섭 | 반도체소자의금속배선형성방법 |
| KR100354592B1 (ko) * | 1999-02-22 | 2002-09-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 기판상에서의 임플랜트 방법 |
-
1992
- 1992-01-29 JP JP1356592A patent/JPH05217884A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305207B1 (ko) * | 1994-04-20 | 2001-11-30 | 박종섭 | 반도체소자의금속배선형성방법 |
| US6143671A (en) * | 1997-11-21 | 2000-11-07 | Nec Corporation | Semiconductor device manufacturing method |
| KR100354592B1 (ko) * | 1999-02-22 | 2002-09-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 기판상에서의 임플랜트 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |