JPH05210748A - Shading plotting system - Google Patents
Shading plotting systemInfo
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- JPH05210748A JPH05210748A JP1150592A JP1150592A JPH05210748A JP H05210748 A JPH05210748 A JP H05210748A JP 1150592 A JP1150592 A JP 1150592A JP 1150592 A JP1150592 A JP 1150592A JP H05210748 A JPH05210748 A JP H05210748A
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- Japan
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- delta value
- shading
- memory
- integer
- color information
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ビットマップされた表
示メモリを有する図形処理装置に関し、特に、シェーデ
ィング図形の描画方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a graphic processing apparatus having a bit-mapped display memory, and more particularly to a method of drawing a shading graphic.
【0002】[0002]
【従来の技術】従来、この種の描画方式では、色情報の
シェーディングなどはすべて表示メモリの外で加算器な
どにより1サイクルに1ピクセルずつ演算し、1つの表
示メモリに対し、1ピクセルずつ書き込みを行なってい
る。2. Description of the Related Art Conventionally, in this type of drawing method, shading of color information and the like are all calculated by one pixel in one cycle by an adder outside the display memory, and each pixel is written in one display memory. Are doing.
【0003】[0003]
【発明が解決しようとする課題】従来の描画方式では、
シェーディング描画の際、表示メモリのデータバス幅に
応じたピクセル数しか一度に描画できず、メモリのデー
タバス幅は装置構成上の制約を受け、あまり大きくでき
ないため、結果として、一度に多くのピクセルに対し描
画できないという欠点がある。また高速描画のために数
ピクセル同時に描画するブロックライト機能がメモリに
あるが、単1値でしか複数ピクセルの同時ライトができ
ないため、ピクセル毎に輝度値が異なるシェーディング
図形の描画には使えないという欠点がある。In the conventional drawing method,
At the time of shading drawing, only the number of pixels corresponding to the data bus width of the display memory can be drawn at a time, and the data bus width of the memory is restricted by the device configuration and cannot be made too large. However, there is a drawback that it cannot be drawn. In addition, there is a block write function in the memory that draws several pixels at the same time for high-speed drawing, but it can not be used to draw a shaded figure with different brightness values for each pixel because it can write multiple pixels at the same time. There are drawbacks.
【0004】[0004]
【課題を解決するための手段】本発明のシェーディング
描画方式は、ビットマップされた表示メモリにおいて、
シェーディング図形描画のための色情報のピクセル間の
変化量を示すデルタ値を格納する手段と、2式以上の前
記デルタ値を整数倍する乗算手段と、前記乗算手段に対
応した2式以上の整数倍されたデルタ値を与えられた色
情報に加算する加算手段とを有し、前記加算手段にて整
数倍されたデルタ値を色情報に同時に加算することで表
示メモリ内にて複数ピクセルの輝度値を同時に算出し書
込を行うことにより、シェーディング図形描画を行うこ
とを特徴とする。The shading drawing method of the present invention is applied to a bit map display memory.
Means for storing a delta value indicating the amount of change in color information between pixels for drawing a shading figure, multiplication means for multiplying the delta values of two or more equations by an integer, and integers of two or more equations corresponding to the multiplication means An addition means for adding the multiplied delta value to the given color information, and the addition of the integer-multiplied delta value to the color information by the addition means at the same time causes the luminance of a plurality of pixels in the display memory. A feature is that a shading figure is drawn by simultaneously calculating and writing a value.
【0005】[0005]
【実施例】次に本発明について図面を参照して説明す
る。_図1は本発明の第1の実施例の構成図である。C
PU(制御回路)1は、シェーディングを行うためのデ
ータや描画命令などを発生する。DDA(digita
l deferential analizer)2
は、CPU1から与えられた色情報(直線の始点色情報
及び終点色情報)からシェーディングに必要な色のデル
タ値を求める。メモリ制御部3は、表示メモリ4の制御
を行う。表示メモリ4は、従来の表示メモリの機能に加
えシェーディングライトの機能(デルタ値格納部5、積
算部6、加算部7)を持っている。デルタ値格納部5
は、DDA2により求められた色情報のデルタ値を格納
する。積算部6は、デルタ値格納部5に格納されている
デルタ値を整数倍する。加算部7は、CPU1からの始
点色情報に、積算部6からの各々のデルタ値の整数倍の
値を加算する。メモリセル8は、描画される色に対応し
たデータを格納する。D/Aコンバータ9は、表示メモ
リ4からのディジタル信号を、表示用のアナログ信号に
変換する。CRT10は、表示用のディスプレイであ
る。図2は本発明の一実施例の描画イメージを示す。The present invention will be described below with reference to the drawings. 1 is a block diagram of the first embodiment of the present invention. C
The PU (control circuit) 1 generates data for shading, drawing commands, and the like. DDA (digital
l differential analyzer) 2
Calculates the delta value of the color required for shading from the color information (start point color information and end point color information of the straight line) given from the CPU 1. The memory control unit 3 controls the display memory 4. The display memory 4 has the function of a shading light (delta value storage unit 5, integrating unit 6, adding unit 7) in addition to the function of the conventional display memory. Delta value storage unit 5
Stores the delta value of the color information obtained by DDA2. The integration unit 6 multiplies the delta value stored in the delta value storage unit 5 by an integer. The addition unit 7 adds a value that is an integral multiple of each delta value from the integration unit 6 to the starting point color information from the CPU 1. The memory cell 8 stores data corresponding to the drawn color. The D / A converter 9 converts the digital signal from the display memory 4 into an analog signal for display. The CRT 10 is a display for display. FIG. 2 shows a drawing image of an embodiment of the present invention.
【0006】以上説明した図1の構成において、CPU
1からアドレス、始点色情報及び終点色情報が与えられ
ると、DDA2はデルタ値[(終点色情報−始点色情
報)/(終点X座標−始点X座標)]を求めデルタ値格
納部5にセットする。デルタ値格納部5にセットされた
値は、積算部6により1倍、2倍、3倍・・・j倍さ
れ、次にCPU1のシェーディング描画命令により加算
部7において、DDA2からの始点色情報に各々の整数
倍されたデルタ値が一度に加算されメモリセル8に書き
込まれることにより、図2に示すように、指定座標から
jピクセル目までが一度にシェーディングされて描画さ
れる。In the configuration of FIG. 1 described above, the CPU
When the address, the starting point color information and the ending point color information are given from 1, the DDA 2 obtains a delta value [(ending point color information-starting point color information) / (ending point X coordinate-starting point X coordinate)] and sets it in the delta value storage unit 5. To do. The value set in the delta value storage unit 5 is multiplied by 1 times, 2 times, 3 times, ... J times by the integration unit 6, and then, by the shading drawing command of the CPU 1, the addition unit 7 causes the starting point color information from the DDA 2 to be added. 2 is added at once to each memory cell 8 and written to the memory cell 8. As a result, as shown in FIG. 2, from the designated coordinates to the j-th pixel are shaded and drawn at one time.
【0007】図3は本発明の第2の実施例を示す構成図
であり、メモリのブロックライト機能によりシェーディ
ングライトを行う場合の実施例を示す。図1の構成に、
デルタ値にかける倍数をメモリ制御部3からのライト信
号の回数から求める倍数値算出部11を加え、メモリ制
御部3からのRAS(ロウアドレスストローブ)信号が
下がっている間、CAS(カラムアドレスストローブ)
の立ち下がり回数を倍数値算出部11のカウンタがカウ
ントし(初期値C=0)、一度にライトできるピクセル
数をjとするならば、各倍数(1、2、3、・・・、
j)にCASの立ち下がり時にC×jを加えることによ
り、CASの立ち下がり毎に、高速にシェーディングの
ブロックライトができる。尚、ライトの制御にWE(ラ
イトイネーブル)を用いても、また、カウントをライト
制御信号の立ち上がりにしても効果は同じである。FIG. 3 is a block diagram showing a second embodiment of the present invention, showing an embodiment in which shading writing is performed by the block writing function of the memory. In the configuration of FIG.
A multiplication value calculation unit 11 for obtaining a multiplication factor for the delta value from the number of write signals from the memory control unit 3 is added, and while the RAS (row address strobe) signal from the memory control unit 3 is falling, the CAS (column address strobe) )
When the counter of the multiple value calculation unit 11 counts the number of falling edges of the data (initial value C = 0) and the number of pixels that can be written at one time is j, each multiple (1, 2, 3, ...
By adding C × j to j) at the fall of CAS, shading block writing can be performed at high speed every fall of CAS. The effect is the same even if WE (write enable) is used for write control or the count is set to the rising edge of the write control signal.
【0008】図4は本発明の第3の実施例の示す構成図
であり、n×mのメモリバウンダリ構成を取ったときの
実施例を示す。FIG. 4 is a block diagram showing a third embodiment of the present invention, showing an embodiment when an n.times.m memory boundary structure is adopted.
【0009】図1の構成に倍数値算出格納部14を加
え、装置立ち上がり時にCPU1より水平方向に何ピク
セルのバウンダリ構成か(n)、また各メモリに対し左
から何番目のメモリか(i)を与えることにより、各ピ
クセルに対する倍数値を算出格納し、一度にn×j(一
つのメモリが一度に各ピクセル数)ピクセルのシェーデ
ィングライトをすることができる。A multi-value calculation storage unit 14 is added to the configuration of FIG. 1 to determine the number of pixels in the horizontal configuration from the CPU 1 when the apparatus starts up (n), and the number of memory from the left of each memory (i). By giving a value, a multiple value for each pixel can be calculated and stored, and a shading light of n × j (one memory is each pixel at a time) pixels can be performed at a time.
【0010】図5は本発明の第4の実施例の構成図であ
り、奥行きに複数のメモリを持つときの実施例を示す。
図4の構成に桁上がり入出力部16を加え、積算部12
によるデルタ値の整数倍や、加算器7による始点色デー
タとデルタ値との加算で発生した桁上がりデータを奥行
き方向のメモリの送り、桁上がりがある場合はそのデー
タを積算部12及び加算部7にて加算することにより、
奥行きに複数のメモリを持つ時も、一度にn×j(一つ
のメモリが一度に各ピクセル数)ピクセルのシェーディ
ングライトをすることができる。FIG. 5 is a block diagram of the fourth embodiment of the present invention, showing an embodiment in which a plurality of memories are provided in the depth.
A carry input / output unit 16 is added to the configuration of FIG.
The carry data generated by adding the start point color data and the delta value by the adder 7 is sent to the memory in the depth direction. If there is a carry, the data is added to the integrating unit 12 and the adding unit. By adding in 7,
Even when the depth has a plurality of memories, it is possible to perform shading lights of n × j (one memory has each pixel number at a time) pixels at a time.
【0011】[0011]
【発明の効果】以上説明したように本発明は、 *ビットマップされた表示メモリにおいて、シェーディ
ング図形描画のための色情報のピクセル間の変化量を示
すデルタ値を格納する手段と、2式以上の前記デルタ値
を整数倍する乗算手段と、前記乗算手段に対応した2式
以上の整数倍されたデルタ値を与えられた色情報に加算
する加算手段とを有するメモリ素子を使用し、各加算手
段にて整数倍されたデルタ値を色情報に同時に加算する
ことでメモリ素子内にて複数ピクセルの輝度値を同時に
算出し書込を行うことにより、高速にシェーディング図
形描画を行えるという効果を奏する。 *ライト回数をカウントする手段と、前記カウント手段
の値に応じてデルタ値の倍数を算出する手段を有し、ラ
イトに応じてメモリ素子内で自動的にデルタ値の倍数を
生成し、メモリ素子内にて複数ピクセルの輝度値を同時
に算出し書込を行うことにより、高速にシェーディング
図形描画を行えるという効果を奏する。 *メモリ構成によりデルタ値を整数倍する値を任意に設
定する手段を有し、任意のメモリ構成(n×m)におい
て複数ピクセルの輝度値を同時に計算し書き込むことに
より、高速にシェーディング図形描画を行えるという効
果を奏する。 *デルタ値を整数倍したときや、整数倍されたデルタ値
を色情報に加算したときに発生する桁上がり情報を各メ
モリ素子間で受け渡しする手段を有し、複数個のメモリ
素子を組み合わせて1つのメモリ素子のデータビット幅
より大きな輝度値でも演算できるという効果を奏する。As described above, according to the present invention, in the bit-mapped display memory, means for storing the delta value indicating the amount of change between pixels of the color information for drawing the shading figure, and two or more equations. Using a memory element having multiplication means for multiplying the delta value by an integer and addition means for adding an integer-multiplied delta value of two or more equations corresponding to the multiplication means to given color information. By simultaneously adding the delta value multiplied by an integer by the means to the color information to simultaneously calculate and write the brightness values of a plurality of pixels in the memory element, it is possible to draw a shaded figure at high speed. .. * Having a means for counting the number of times of writing and a means for calculating a multiple of the delta value according to the value of the counting means, and automatically generating a multiple of the delta value in the memory element according to the write, By simultaneously calculating and writing the brightness values of a plurality of pixels in the inside, it is possible to draw a shading figure at high speed. * Has a means to arbitrarily set a value that is an integral multiple of the delta value depending on the memory configuration, and simultaneously calculates and writes the brightness values of multiple pixels in an arbitrary memory configuration (n × m) to draw a shading figure at high speed. There is an effect that can be done. * A means for passing carry information generated when an integer multiple of a delta value or when an integer multiple delta value is added to color information is provided between each memory element, and a plurality of memory elements are combined. This has an effect that a brightness value larger than the data bit width of one memory element can be calculated.
【図1】本発明の第1の実施例の構成図である。FIG. 1 is a configuration diagram of a first embodiment of the present invention.
【図2】本発明の実施例の描画イメージを示す図であ
る。FIG. 2 is a diagram showing a drawing image according to an embodiment of the present invention.
【図3】本発明の第2の実施例の構成図である。FIG. 3 is a configuration diagram of a second embodiment of the present invention.
【図4】本発明の第3の実施例の構成図である。FIG. 4 is a configuration diagram of a third embodiment of the present invention.
【図5】本発明の第4の実施例の構成図である。FIG. 5 is a configuration diagram of a fourth embodiment of the present invention.
1 CPU 2 DDA 3 メモリ制御部 4,13,15 表示メモリ 5 デルタ値格納部 6 積算部 7 加算部 8 メモリセル 9 D/Aコンバータ 10 CRT 11 倍数値算出部 12 積算部 14 倍数値算出格納部 16 桁上がり入出力部 1 CPU 2 DDA 3 Memory control unit 4, 13, 15 Display memory 5 Delta value storage unit 6 Integration unit 7 Addition unit 8 Memory cell 9 D / A converter 10 CRT 11 Multiple value calculation unit 12 Integration unit 14 Multiple value calculation storage unit 16-carry input / output section
Claims (4)
て、シェーディング図形描画のための色情報のピクセル
間の変化量を示すデルタ値を格納する手段と、2式以上
の前記デルタ値を整数倍する乗算手段と、前記乗算手段
に対応した2式以上の整数倍されたデルタ値を与えられ
た色情報に加算する加算手段とを有し、前記加算手段に
て整数倍されたデルタ値を色情報に同時に加算すること
で表示メモリ内にて複数ピクセルの輝度値を同時に算出
し書込を行うことにより、シェーディング図形描画を行
うことを特徴とするシェーディング描画方式。1. A means for storing a delta value indicating a change amount between pixels of color information for drawing a shading figure in a bit-mapped display memory, and a multiplication means for multiplying the delta values of two or more integers by an integer. And adding means for adding the delta value multiplied by an integer of two or more corresponding to the multiplying means to the given color information, and the delta value multiplied by the integer by the adding means is added to the color information at the same time. A shading drawing method characterized in that a shading figure is drawn by simultaneously calculating and writing the brightness values of a plurality of pixels in the display memory by adding them.
カウント手段の値に応じてデルタ値の倍数を算出する手
段を有し、ライトに応じて表示メモリ内で自動的にデル
タ値の倍数を生成することを特徴とする請求項1記載の
シェーディング描画方式。2. A means for counting the number of times of writing, and a means for calculating a multiple of the delta value according to the value of the counting means, and automatically generating a multiple of the delta value in the display memory according to the write. The shading drawing method according to claim 1, wherein
値を任意に設定する手段を有し、任意のメモリ構成(n
×m)において複数ピクセルの輝度値を同時に計算し書
き込むことを特徴とする請求項1記載のシェーディング
描画方式。3. Means for arbitrarily setting a value that is an integer multiple of a delta value according to a memory configuration, and an arbitrary memory configuration (n
2. The shading drawing method according to claim 1, wherein the brightness values of a plurality of pixels are simultaneously calculated and written in xm).
れたデルタ値を色情報に加算したときに発生する桁上が
り情報を各表示メモリ間で受け渡しする手段を有し、複
数個の表示メモリを組み合わせて1つの表示メモリのデ
ータビット幅より大きな輝度値を演算可能とする事を特
徴とする請求項3記載のシェーディング描画方式。4. A means for passing carry information, which is generated when a delta value is multiplied by an integer or when an integer multiplied delta value is added to color information, between the respective display memories, and a plurality of displays are provided. 4. The shading drawing method according to claim 3, wherein a brightness value larger than a data bit width of one display memory can be calculated by combining the memories.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1150592A JPH05210748A (en) | 1992-01-27 | 1992-01-27 | Shading plotting system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1150592A JPH05210748A (en) | 1992-01-27 | 1992-01-27 | Shading plotting system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05210748A true JPH05210748A (en) | 1993-08-20 |
Family
ID=11779881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1150592A Withdrawn JPH05210748A (en) | 1992-01-27 | 1992-01-27 | Shading plotting system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05210748A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09223245A (en) * | 1996-02-19 | 1997-08-26 | Nec Corp | Shading plotting device |
-
1992
- 1992-01-27 JP JP1150592A patent/JPH05210748A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09223245A (en) * | 1996-02-19 | 1997-08-26 | Nec Corp | Shading plotting device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |