JPH05210702A - 半導体素子および外部回路のシミュレーション方法 - Google Patents

Abstract

(57)【要約】 【目的】半導体素子と外部回路をカップリングして、収
束性が良く、しかもニュートン反復１回当たりの計算時
間が短い半導体素子および外部回路のシミュレーション
方法を提供することを目的とする。 【構成】外部回路を接続した半導体素子の特性を数値解
析するに際し、ニュートン法の係数行列のうち、外部回
路を解く部分で、半導体の基本方程式を解く場合に用い
る差分法や有限要素法などの係数行列の規則性と同じ規
則性を持つ回路節点を用いて外部回路を構成する。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、外部回路が接続された
半導体素子の特性を数値計算により評価するための半導
体素子および外部回路のシミュレーション方法に関す
る。

【０００２】

【従来の技術】従来、外部回路を接続した半導体素子の
特性を数値計算により評価するには、次の２つの方法が
用いられていた。

【０００３】第１の方法は、素子内部の半導体の基本方
程式と外部回路を個別に交互に解く方法である。

【０００４】第２の方法は、半導体の基本方程式と外部
回路を同時にニュートン法で解く方法である。

【０００５】半導体の基本方程式を離散化した場合、ニ
ュートン法の係数行列には規則性が現れる。たとえば９
点差分で離散化した場合、図１７に示すような行列の規
則性がある。この様に係数行列に規則性があれば、ニュ
ートン反復一回当たりの計算時間を、規則性がない場合
に比べて著しく短くする事ができる。

【０００６】第１の方法では、半導体の基本方程式と外
部回路を個別に解くので、ニュートン法の係数行列の規
則性は崩れない。しかし外部回路が解けた段階で、半導
体の基本方程式の境界条件が更新されて行くので、収束
するまでのニュートン反復回数が第２の方法に比べて著
しく多くなるか、場合によっては収束しない。図１８は
第１の方法のアルゴリズムを示す図である。現在ほとん
どの半導体素子および外部回路のシミュレーションは、
この方法を採用している。

【０００７】第２の方法では収束性が良く、ニュートン
反復回数は外部回路を含まない場合と同程度になる。反
面、回路方程式を解く部分でニュートン法の係数行列の
規則性が崩れ、ニュートン反復１回当たりの計算時間が
長くなる。その上、行列解法のアルゴリズムが煩雑にな
る。結果として解を得るまでの計算時間が長くなる。図
１９は、第２の方法でのニュートン法の係数行列の例を
示す図である。Ａ1 ，Ａ2 ，Ａ3 の領域が、係数行列の
規則性が崩れた、非零行列部分を示している。

【０００８】

【発明が解決しようとする課題】以上のように従来の半
導体素子および外部回路のシミュレーション方法では、
計算時間が長くなる上に、場合によっては解が求まらな
いという問題があった。

【０００９】本発明はこの様な点に鑑みなされたもの
で、ニュートン係数行列の規則性を崩すことなく半導体
素子と外部回路をカップリングすることによって、収束
性が良く、しかもニュートン反復１回当たりの計算時間
が短いため、結果として解を得るまでの計算時間が短い
半導体素子および外部回路のシミュレーション方法を提
供することを目的とする。

【００１０】［発明の構成］

【００１１】

【課題を解決するための手段】本発明の方法は、外部回
路を接続した半導体素子の特性を数値解析するに際し、
ニュートン法の係数行列のうち、外部回路を解く部分
で、半導体の基本方程式を解く場合に用いる差分法や有
限要素法などの係数行列の規則性を崩さないこと、より
具体的にいえば、外部回路を、半導体の基本方程式を解
く場合の係数行列の規則性と同じ規則性を持つ回路節点
を用いて構成することを特徴とする。

【００１２】

【作用】本発明によれば、半導体の基本方程式と外部回
路を同時にニュートン法で解く方法であるため、収束性
が良くニュートン反復回数は少なくて済む。一方、ニュ
ートン法の係数行列の規則性は崩さず、ニュートン反復
１回当たりの計算時間は短いため、結果として解を得る
までの計算時間が外部回路を含まない場合と同程度とな
り、計算時間が著しく短くなる。

【００１３】

【実施例】以下、本発明の実施例を説明する。

【００１４】外部回路とこれにつながる半導体素子を同
時に解くため、外部回路の構成素子は差分法で用いる離
散格子と同じ規則性を持つ格子節点間に埋め込み、外部
回路と半導体素子は低い抵抗を持った電極を介して接続
する。その様子を模擬的に示すと図１の様になる。差分
法で用いるメッシュ内に、シリコン素子１とともに、外
部回路３の回路要素も、各回路節点を格子節点に対応さ
せることによって取り込み、これらの間は抵抗電極２に
よって接続している。

【００１５】＜抵抗電極の定式化＞図１において、抵抗
電極２の定式化は、次のようにする。電極内の電流はＪ
＝σＥで決まるとし、シリコン内でポアソン方程式を解
いている行列解法の部分を用いて電極内の電流連続式を
解く。電極内と電極の界面では、 ホール電流 ＋ 電子電流 ＋ 変位電流 ＋ 電極中
の電流 について電流連続式を解く。但しシリコン−電極間はオ
ーミックコンタクトを仮定し、電極内では電子電流およ
びホール電流は０とする。以上をまとめると、電極内お
よびシリコン界面で（１）式を解く事になる。

【００１６】 div( Ｊp ＋Ｊn ＋ＪD ＋Ｊ）＝０ （１） ここで、Ｊp ，Ｊn はホール電流，電子電流を表し、Ｊ
は電極中の電流を表し、ＪD は変位電流を表す。即ち、 Ｊ＝σＥ （２）

【００１７】

【数１】 但し、Ｅは電界を、σは電極のコンダクタンスを、εは
誘電率を表す。シリコンと電極の界面では、電極内の電
位とシリコン中のフェルミ電位を接続する。

【００１８】半導体の基本方程式は自然に（１）式を満
たしているので、実際には全空間で（１）式を解いてい
る事になる。

【００１９】以上の解法を模擬的に表すと、図２の様に
なる。図の１がシリコン／電極界面の着目する節点であ
り、２はこれに隣り合う節点である。

【００２０】なお本方法ではニュートン法での電流連続
式の微係数は全て考慮する。

【００２１】＜外部回路の定式化＞外部回路の定式化
は、以下のようにする。外部回路とシリコン素子を完全
にカップリングするために、図１に示したように回路要
素を差分法で用いる節点間に配し、各節点での電流連続
式（キルヒホッフの第１法則）を解く。一方、外部回路
とシリコン素子は抵抗電極を介して接続する。こうする
事により係数行列の規則性を壊すことなく、シリコン素
子と外部回路をカップリングする事ができる。

【００２２】より一般的な表現をすれば、外部から電流
あるいは電圧を与えている領域（節点）を除く、任意の
領域Ωに対し、

【００２３】

【数２】 が成り立つ条件を、規則的に離散化された節点上で計算
する。ただし、Ｊc は回路を流れる電流を示す。シリコ
ンや電極中では、Ωはコントロールボリュームに相当
し、回路ではδΩが節点を囲む閉曲面に相当する。

【００２４】（４）式より、事実上回路の接続を省略で
きる場合がある。例えば図３（ａ）の様な半導体素子と
外部回路を解析する場合、実際の計算では、図３（ｂ）
の様に素子と回路を配置する。これは、図３（ｂ）の太
線で示した領域に対して（４）式が成り立っているた
め、同時に領域の外部に対してキルヒホッフの第１法則
が成り立っている事を利用している。従ってデバイスシ
ミュレーションで用いる外部回路程度ならば簡単に組み
込める。さらにかなり複雑な回路に対しても、後に述べ
る方法により解析ができる。

【００２５】＜回路要素の定義＞２節点間に埋め込まれ
ている外部回路の回路要素あるいは２端子回路をＱと
し、Ｑを流れる電流と両端にかかる電圧を、図４に示す
ように、ＩとＶで表す。いま、Ｑを次のような方程式を
用いて定義する。

【００２６】 Ｑ＝Ｑ（Ｖ，ｄＶ／ｄｔ，Ｉ，ｄＩ／ｄｔ）＝0 （５） 特に回路要素が線形の場合には、 Ｑ＝ａ・Ｖ＋ｂ・ｄＶ／ｄｔ＋ｃ・Ｉ＋ｄ・ｄＩ／ｄｔ となる。

【００２７】以下に具体的な回路要素Ｑの例を示す。 （ａ）Ｑが抵抗Ｒの場合 Ｑ＝Ｑ（Ｖ，ｄＶ／ｄｔ，Ｉ，ｄＩ／ｄｔ）＝Ｖ＋Ｒ・
Ｉ （ｂ）ＱがキャパシタＣの場合 Ｑ＝Ｃ・ｄＶ／ｄｔ＋Ｉ （ｃ）ＱがインダクタＬが場合 Ｑ＝Ｖ＋Ｌ・ｄＩ／ｄｔ （ｄ）ＱがＬとＲの直列接続の場合 Ｑ＝Ｖ／Ｒ＋Ｒ・Ｉ＋Ｌ・ｄＩ／ｄｔ （ｅ）ＱがＣとＲの並列接続の場合 Ｑ＝Ｖ／Ｒ＋Ｃ・ｄＶ／ｄｔ＋Ｉ （ｆ）２節点間に何も接続されていない場合 Ｑ＝I （ｇ）Ｑがダイオードの場合、例えば Ｑ＝Ｖ＋Rf・Ｉ（順方向） Ｉ （逆方向） （ｈ）Ｑが定電圧電源とＲの直列接続の場合 Ｑ＝（Ｖ−ＶE ）／Ｒ＋Ｉ （ＶE は電源電圧） ＜時刻方向の離散化＞Ｉ^o ，Ｖ^o を、ｔ＝ｔo に、回路
要素Ｑに流れる電流と両端に掛かる電圧とし、Ｉ，Ｖを
ｔ＝ｔo ＋ΔｔにＱに流れる電流と両端に掛かる電圧と
する。

【００２８】今、時間方向の離散化を、 ｄＶ／ｄｔ：（Ｖ−Ｖ^o ）／Δｔ ｄＩ／ｄｔ：（Ｉ−Ｉ^o ）／Δｔ とし、これをＱに代入すると、ＱはＶ，Ｖ^o ，Ｉ，Ｉ^o
の関数になる。そこで、Ｑ′を、 Ｑ′（Ｖ，Ｖ^o ，Ｉ，Ｉ^o ）＝ Ｑ（Ｖ，（Ｖ−Ｖ^o ) ／Δｔ，Ｉ，（Ｉ−Ｉ^o ) ／Δｔ） （６） として、Ｑ′（Ｖ，Ｖ^o ，Ｉ，Ｉ^o ）＝０のＩに関する
陰関数（Ｑ′＝０のＩに関する解）を改めてＩとし、 Ｉ＝Ｉ（Ｖ，Ｖ^o ，Ｉ^o ） と表す。以下に具体例を示す。（ａ）ＱがＲの場合 Ｑ＝Ｖ＋Ｒ・Ｉ， Ｑ′＝Ｖ＋Ｒ・Ｉ， ∴Ｉ（Ｖ，Ｖ^o ，Ｉ^o ）＝−Ｖ／Ｒ （ｂ）ＱがＣの場合 Ｑ＝Ｃ・ｄＶ／ｄｔ＋Ｉ， Ｑ′＝Ｃ・（Ｖ−Ｖ^o ）／Δｔ＋Ｉ， ∴Ｉ（Ｖ，Ｖ^o ，Ｉ^o ）＝Ｃ・（Ｖ−Ｖ^o ）／Δｔ （ｃ）ＱがＬの場合 Ｑ＝Ｖ＋Ｌ・ｄＩ／ｄｔ， Ｑ′＝Ｖ＋Ｌ・（Ｉ−Ｉ^o ）， ∴Ｉ（Ｖ，Ｖ^o ，Ｉ^o ）＝Ｉ^o −Δｔ・Ｖ／Ｌ （ｄ）Ｑ＝ａ・Ｖ＋ｂ・ｄＶ／ｄｔ＋ｃ・Ｉ＋ｄ・ｄＩ
／ｄｔの場合 Ｑ′＝｛ａ＋（ｂ／Δｔ）｝・Ｖ−（ｂ／Δｔ）・Ｖ^o ＋｛ｃ＋（ｄ／Δｔ）・Ｉ−（ｄ／Δｔ）・Ｉ^o ∴Ｉ（Ｖ，Ｖ^o ，Ｉ^o ）＝−[{a+(b/{Δt)■/{c+(d/Δt)■]・Ｖ ＋[(b/Δt)/{c+(d/ Δt)■]・Ｖ^o ＋[(d/Δt)/{c+(d/ Δt)■]・Ｉ^o （７） コンピュータプログラム上では、図５のように、隣りあ
う節点間にＱを配し、上の例（ｄ）の様に、 Ｑ＝ａ・Ｖ＋ｂ・ｄＶ／ｄｔ＋ｃ・Ｉ＋ｄ・ｄＩ／ｄｔ （８） と展開しておく。各Ｑが、Ｌ，Ｃ，Ｒ，ダイオード、あ
るいは何も接続されていない状態などのうち何であるか
を、係数ａ，ｂ，ｃ，ｄの値を与える事により指定し、
回路を構成する。

【００２９】節点（ｊ，ｋ）で解くべき電流連続式は、
ｔ＝ｔo での節点上の電位ψ^o 、ｔ＝ｔo ＋Δｔでの節
点上の電位ψ、さらにｔ＝ｔ^o での電流値Ｉ^o を用い
て、 ０＝Ｉ_M-1 ( ψ(j,k)-ψ(j-1,k),ψ^o (j,k) - ψ^o (j-1,k),Ｉ^o _M-1 ） −Ｉ_M ( ψ(j+1,k)-ψ(j,k),ψ^o (j+1,k)-ψ^o (j,k),Ｉ^o _M ） ＋Ｉ_N-1 ( ψ(j,k)-ψ(j,k-1),ψ^o (j,k)-ψ^o (j,k-1),Ｉ^o _N-1 ） −Ｉ_N （ψ(j,k+1)-ψ(j,k),ψ^o (j,k+1)-ψ^o (j,k),Ｉ^o _N-1 ） （９） 上式の右辺をＦ（ｊ，ｋ）とおくと、ニュートン法の係
数は

【００３０】

【数３】 となる。なお、Ｉの微分は、 Ｑ＝ａ・Ｖ＋ｂ・ｄＶ／ｄｔ＋ｃ・Ｉ＋ｄ・ｄＩ／ｄｔ
の場合

【００３１】

【数４】 となる。

【００３２】具体的に例えば、節点(j,k) に図６の様に
インダクタＬ，キャパシタＣ，抵抗Ｒが接続されている
場合を考える。このとき、 Ｑ_M-1 ＝Ｉ （何も接続されていな
い） Ｑ_M ＝Ｃ・ｄＶ／ｄｔ＋Ｉ （キャパシタ） Ｑ_N-1 ＝Ｖ＋Ｒ・Ｉ （抵抗） Ｑ_N ＝Ｖ＋Ｌ・ｄＩ／ｄｔ （インダクタ） となる。従って、 Ｉ_M-1 ＝０ Ｉ_M ＝−Ｃ・（Ｖ−Ｖ^o ）／Δｔ Ｉ_N-1 ＝−Ｖ／Ｒ Ｉ_N ＝Ｉ^o −Δｔ・Ｖ／Ｌ となり、節点(j,k) で解くべき連続式は、 F(j,k)＝Ｉ_M-1 −Ｉ_M ＋Ｉ_N-1 −Ｉ_N ＝Ｃ・｛ψ(j+1,k)-ψ(j,k)-ψ^o (j+1,k)+ψ^o (j,k) ｝／Δｔ −｛ψ(j,k)-ψ(j,k-1) ｝／Ｒ ＋｛Δｔ・［ψ(j,k+1)-ψ(j,k) ］／Ｌ−Ｉ^o _N ｝ ＝０ となる。ニュートン法の係数は

【００３３】

【数５】 と表される。

【００３４】＜回路がクロスする場合＞図７に示すよう
に、回路中に接続されずに交差する部分を有する外部回
路は平面上で構成する事ができないため、これまで説明
した方法をそのままでは適用できない。しかしこの様な
回路も、若干の修正を加える事により取り扱えるように
なる。その具体例を以下に示す。 （ａ）係数行列が９点差分に対応している場合 この場合は非常に簡単で、図８に示す様に、斜め方向の
節点間にも回路要素Ｑを配置する事により、解決でき
る。 （ｂ）係数行列が５点差分にしか対応していない場合 デバイスシミュレータでは、シリコン中では前述のよう
に３本の方程式を解いており、抵抗電極や回路方程式は
その中の１本の方程式（例えば、ポアソン方程式）を解
く部分を用いて解いている。さらに残りの２本の方程式
を解く部分も有効に用い、１つの回路節点に３つの自由
度を許せば、ほとんど全ての回路に対応できるようにな
る。

【００３５】図７に示す回路の場合、各節点が有する３
つの自由度のうち、２つの自由度を用いて回路を構成す
ればよい。例えば、図９に示すように、３つの自由度を
Ｘ1（シリコン中ポアソン方程式を解くための離散
点）、Ｘ2 （シリコン中電子電流連続式を解くための離
散点）、Ｘ3 （シリコン中ホール電流連続式を解くため
の離散点）として、点（ｊ，ｋ）′の連続式のみシリコ
ン中の電子電流の連続式を解いている部分を用いて解く
ようにする。

【００３６】＜離れた２点間を同電位で接続する場合＞
例えば、図１０（ａ）の様に、３節点分離れている２点
Ａ，Ｂを同電位で接続する場合、図１０（ｂ）の様に、
Ａ−Ｂ間に３つの要素Ｑ1 ，Ｑ2 ，Ｑ3 を配置する。こ
れらの回路要素は、次の条件を満たすものとする。

【００３７】Ｑ1 ＝Ｖ＋Ｉ Ｑ2 ＝Ｖ＋Ｉ Ｑ3 ＝Ｖ−２・Ｉ 回路要素Ｑ3 は、マイナスの抵抗を持つことに相当す
る。すなわち節点Ａ，Ｂに挟まれた二つの節点は仮想的
なものであり、この様な仮想的な回路要素を導入するこ
とによって、２点Ａ，Ｂ間を導電位で接続することがで
きる。

【００３８】なお、１つの節点に接続できる要素の数
は、５点差分を用いている場合は４、９点差分の場合は
８、５点差分で１節点に３つの自由度を許した場合は１
２、さらに９点差分を用いていれば２４となる。より多
くの要素を接続する必要がある場合は、複数の等電位の
節点を構成すれば良い。例えば５点差分を用いているが
図１１（ａ）の様に１つの接点に、６つの要素Ｑ1 〜Ｑ
6 を配線する場合、図１１図（ｂ）の様に、仮想的な要
素ＱA ，ＱB を用いれば良い。ＱA ＝Ｖ＋Ｉ，ＱB ＝Ｖ
−Ｉとすれば、節点ＣとＤは同電位になり、点線で囲っ
た範囲で、キルヒホッフの第１法則が成り立つので、節
点ＣとＤを併せて回路上１つの節点と考えられる。

【００３９】この考え方を拡張すれば、図１２に示すよ
うに、さらに多くの回路要素を回路上の１つの節点に接
続できる。

【００４０】＜より複雑な回路への対応＞各節点には前
述のように３つの自由度が許されている。したがって例
えば、図図１３(a) の２次元メッシュの破線で囲んだ部
分を図１３(b) のように、３次元的に見て、同じ節点間
でも回路を組む事ができる。このように３次元的に節点
を用いることにより、より複雑な回路を解析する事が可
能である。

【００４１】次に具体的に本発明の方法を、ＩＧＢＴの
ミラー効果の解析に適用した例を説明する。

【００４２】ＩＧＢＴは、ゲート電圧Ｖg を下げること
により、ＭＯＳチャネルを流れる電子電流が遮断されて
ターンオフする。しかしゲート電圧Ｖg は、ゲート抵抗
での電圧降下に等しく、従ってゲート・ソース容量、ゲ
ート・ドレイン容量による変位電流に比例することにな
る。これらの容量は、ＩＧＢＴ等のＭＯＳ構造を持つ素
子のスイッチング波形に大きく影響を与える筈である。
これまでのＩＧＢＴのターンオフ解析では、ゲート電圧
Ｖg を一定のｄＶg ／ｄｔで０Ｖまで降下させていた
が、本発明者等は今回初めてミラー効果を考慮して解析
を行った。

【００４３】図１４は、解析したＩＧＢＴの構造と回路
である。ＩＧＢＴのＮベース幅は３７μm 、素子幅は２
５μm とした。電極の導電率σは、十分高いものとし
た。ミラー効果の解析は、ターンオフに関して行った。

【００４４】解析結果の波形を図１５に示す。図の上段
に、実線でドレイン電流ＩD とドレイン電圧ＶD を示
し、破線でゲート電圧Ｖg を示している。ゲート抵抗Ｒ
g は、５mm角チップ上で５０Ωに相当する。中段にはチ
ャネル電流Ｉchannel を示し、下段にはドレイン電圧Ｖ
D の立上がり部を拡大して示している。

【００４５】この結果から、ＩＧＢＴのミラー効果は、
次の４つの過程(1) 〜(4) を持っていることが分かる。

【００４６】(1) まず、ゲート電圧Ｖg が１５Ｖから降
下する。

【００４７】(2) 次にゲート電圧Ｖg は、ＩA ・μn ／
（μn ＋μp ）に相当するチャネル電流を流すに必要な
一定の値を保つ。このゲート電圧Ｖｇを一定に保つため
のゲート電流は、ドレイン電圧ＶD の緩やかな上昇（図
１５の下段参照）でまかなわれる。所謂ＭＯＳＦＥＴの
ミラー効果である。

【００４８】(3) その後、Ｎベースが空乏化し始める。
このとき、ゲート電圧Ｖg は一定の傾きで降下し、チャ
ネル電流Ｉchannel が減少する。ドレイン電流ＩD は変
化せず、ソース部分ではホール電流が流れるようにな
る。すなわちバイポーラ素子がターンオフする。

【００４９】(4) ドレイン電圧ＶD が３００Ｖに達した
段階で、ゲート電圧Ｖg は急速に０Ｖに向かって降下す
る。

【００５０】図１６は、同じＩＧＢＴの解析を、ゲート
抵抗Ｒg を半分にして行った結果である。図１５と図１
６の波形を比較すると、テイル部分は両者全く一致する
が、フォールタイムまでの波形は、ゲート抵抗Ｒg を半
分にすると、ほぼ時間方向に半分に縮小したものとな
る。これらより、ゲート容量はフォールタイムまでの波
形を決定するパラメータであり、ターンオフ損失にも影
響することがわかる。

【００５１】

【発明の効果】以上述べたように本発明のシミュレーシ
ョン方法によれば、半導体の基本方程式と外部回路を同
時にニュートン法で解くため、収束性が良くニュートン
反復回数は少なくて済む一方、ニュートン法の係数行列
の規則性は崩さず、ニュートン反復１回当たりの計算時
間は短いため、結果として解を得るまでの計算時間が著
しく短くなる。

【図面の簡単な説明】

【図１】本発明の実施例によるメッシュ・データの構成
を模擬的に表した図。

【図２】抵抗電極とシリコンの界面での電流の連続性を
模擬的に表した図。

【図３】半導体素子と外部回路を本発明を適用して解く
場合の解析領域内の配置例を示す図。

【図４】回路要素の定義を示す図。

【図５】回路要素を隣あう節点同志接続した様子を示す
図。

【図６】節点（ｊ，ｋ）に抵抗、キャパシタ、インダク
タを接続した例を示す図。

【図７】回路の配線が接続されずに交差する例を示す
図。

【図８】９点差分を用いている場合に、接続されずに交
差している回路を構成する例を示す図。

【図９】５点差分を用いている場合に、接続されずに交
差している回路を構成する例を示す図。

【図１０】３節点分離れている２点ＡＢを同電位で接続
する方法を示す図。

【図１１】回路上の１つの節点に６つの回路要素が接続
された状態を本発明で実現する方法を示す図。

【図１２】より多くの回路要素を、回路上の１つの節点
に接続する事を実現する様子を示す図。

【図１３】解析領域中の同じ節点に、３つの自由度が許
される事を利用して、同じ節点の間に回路要素を配置す
る様子を示す図、

【図１４】本発明の具体的な実施例を示すＩＧＢＴとそ
の外部回路の構成を示す図。

【図１５】図１４のＩＧＢＴと外部回路を本発明により
シミュレーションした結果を示す波形図。

【図１６】同じくゲート抵抗を半分にした場合のシミュ
レーション結果を示す図。

【図１７】９点差分を用いて半導体の基本方程式を離散
化した場合のニュートン法の係数行列を示す図、

【図１８】半導体の基本方程式と回路方程式を個別に解
く従来の方法の場合の処理の流れを示す図。

【図１９】半導体の基本方程式と回路方程式を同時に解
く従来法の場合のニュートン法の係数行列の例を示す
図。

【符号の説明】 １…シリコン素子、２…抵抗電極、３…外部回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体素子とこれに接続される外部回路を
   同時にニュートン法を用いて数値計算するシミュレーシ
   ョン方法であって、ニュートン法の係数行列のうち外部
   回路を解く部分で、外部回路の方程式および外部回路と
   半導体素子の接点での方程式を、差分法或いは有限要素
   法による離散式から得られるニュートン法の係数行列と
   同じ規則性を持つ行列要素を用いて解くことを特徴とす
   る半導体素子および外部回路のシミュレーション方法。
2. 【請求項２】半導体素子とこれに接続される外部回路を
   同時にニュートン法を用いて数値計算するシミュレーシ
   ョン方法であって、外部回路を、差分法或いは有限要素
   法による離散化格子点と同じ規則性を持つ格子節点を用
   いて構成することを特徴とする半導体素子および外部回
   路のシミュレーション方法。
3. 【請求項３】半導体素子と外部回路を電流連続式を解く
   電極を介して接続することを特徴とする請求項１記載の
   半導体素子および外部回路のシミュレーション方法。