JPH05210579A

JPH05210579A - メモリ・インターリーブ装置及び方法

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Publication number: JPH05210579A
Application number: JP4184608A
Authority: JP
Inventors: Gadiel Seroussi; ガディエル・セルーシ; Abraham Lempel; アブラハム・レムペル
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1991-06-18
Filing date: 1992-06-18
Publication date: 1993-08-20
Also published as: US5377340A

Abstract

(57)【要約】【目的】Ｍ（＝２^m）個のメモリ・モジュール（バン
ク）を使用するインターリーブ方式のメモリで、配列の
要素に順番にアクセスする場合のように、Ａ，Ａ＋ｂ，
Ａ＋２ｂ，Ａ＋３ｂ，・・・という周期的なアドレス
（ただし、ｂは予め定めたある定数以下の任意の整数）
を与えてアクセスを行っても、同一バンクへの連続的な
アクセスが起こらないようにする。【構成】Ｐ＝２ⁿ−１（Ｐ＞Ｓ、ｎ≧ｍ、ｎはメモリ・
システムのアドレス長未満、ここでＰは素数である方が
よい）とする。アドレスＡが与えられたとき、そのバン
ク・アドレスＢを、ＡｍｏｄＰの上位ｍビットで表さ
れる数とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータのメモリ
・システムに関するものであり、とりわけ、メモリ・モ
ジュールをインターリーブして更に高速のメモリ・アク
セスが行えるようにする装置及び方法に関するものであ
る。

【０００２】

【従来技術及びその問題点】半導体技術及びアーキテク
チャの設計が進歩を続けるにつれて、コンピュータの中
央演算処理装置（ＣＰＵ）のクロック速度は、近年にお
いて劇的な上昇を示したが、この傾向は近い将来におい
ても継続するものと予測される。一方、メモリ・チップ
の速度は、かなりのものではあるが、劇的な上昇という
わけにはゆかなかった。強力なＣＰＵを充分に利用する
ため、コンピュータ・メモリ・システムは、ＣＰＵの処
理能力に対するデータ転送速度の整合を持続できなけれ
ばならない。この問題に対する解決策の１つがメモリ・
インターリーブによって与えられる。インターリーブさ
れたメモリにはいくつかのメモリ・モジュールが含まれ
る。各メモリ・モジュールは他のモジュールからは独立
にメモリ要求にサービスを行うことができる。これによ
って、任意の時刻に複数のモジュールが要求の処理を行
える。この並列処理能力を使用することにより、どの１
つのメモリ・モジュールのスピードよりも速い実効メモ
リ・スピードが得られる。

【０００３】この方法が有効であるようにするために
は、このようなメモリ・モジュール・システムは、ＣＰ
Ｕで実行されるプログラムによって発生する連続したメ
モリ要求が、平均すれば、異なるメモリ・モジュールに
よって処理される環境で動作する必要がある。同じメモ
リ・モジュールで２つの連続した要求を処理しなければ
ならない場合、第１の要求の処理が完了するまで第２の
要求の処理の開始が遅れる。しかし、異なるメモリ・モ
ジュールで連続した要求の処理を行う場合には、第１の
要求の処理が終了する前に第２の要求の処理を開始する
ことができる。

【０００４】原理上は、プログラムが実行される特定の
コンピュータに関する知識をプログラマが持っていれ
ば、連続したメモリ要求が別々のメモリ・モジュールに
よって処理されるように、そのプログラムに対して記憶
割当を行うことができる。あいにく、このような案は、
少なくとも２つの理由から実際的ではない。まず、この
ような割当の調整に必要な労力が過大なものになる。第
２に、特定の記憶割当は、全く同じメモリ・モジュール
構造を持つコンピュータにしか有効ではない。プログラ
ムを実行される各コンピュータ毎に異なる記憶割当を行
われなければならない。

【０００５】この結果、ハッシュ方式と呼ばれるハード
ウエア方式を採用して、このようなシステムにおける記
憶割当が行われた。ハッシュ・システムでは、プログラ
マは、メイン・メモリを連続したメモリ・アドレスによ
る単一の大ブロックからなるものとして取り扱う。実際
のメモリは、Ｍ個のメモリ・モジュールから構成され
る。ここでＭは正の整数（通常は２の累乗）である。コ
ンピュータのメモリに結合された特殊目的のハードウエ
アによって、各メイン・メモリ・アドレスは、１つのモ
ジュール、及びそのモジュール内のアドレスにマッピン
グされる。原理上、各クロック・サイクル毎に１つずつ
のメモリ要求が到着する可能性があり、従ってハッシュ
・ハードウエアは、ＣＰＵの各サイクル毎に１度ずつ、
必要なマッピングを行うことができなければならない。

【０００６】さらに、ハードウエア中での待ち時間をで
きるだけ短くするのが有利である。原理的には、各サイ
クル毎に変換されるべきメモリ・アドレスを１つ受け取
り、各サイクル毎に１つの変換アドレスを計算するパイ
プ・ライン式ハッシュ・プロセッサを用いることによっ
て、この速度要件を満たすことができる。計算されたア
ドレスは、一般に数サイクル前に受信したメイン・メモ
リ・アドレスに対応している。問題となる遅延はプロセ
ッサの時間待ちと呼ばれる。ＣＰＵは、結果が必要とさ
れる時刻より前にアドレスを送ることによって、この待
ち時間を補償することができる。しかし、ＣＰＵはメイ
ン・メモリが必要とするシーケンスを常に充分に前もっ
て予測できるわけではない。予測が誤っていると、その
処理に遅延が生じる。問題となる遅延は、一般にパイプ
・ラインの待ち時間に等しい長さである。従って、待ち
時間が最短のパイプ・ラインが有利である。

【０００７】先行技術によるハッシュ・システムの１つ
では、メイン・メモリ・アドレスの下位側の何ビットに
よってどのメモリ・モジュールがそのアドレスに対応し
ているかを判定するマッピングが用いられている。例え
ば、８つのメモリ・モジュールを持つコンピュータ・メ
モリを考えてみる。メイン・メモリ・アドレスの３つの
下位側ビットがモジュール・アドレスであると解釈され
るならば、連続したメモリ・アドレスが異なるメモリ・
モジュールにマッピングされる。０００で終わるアドレ
スが１番目のメモリ・モジュールにマッピングされ、０
０１で終わるアドレスが２番目のメモリ・モジュールに
マッピングされる、等々。従って、プログラムがメイン
・メモリ・アドレスのブロック内の各ロケーションを順
番にアドレス指定すると、連続した要求は必ず異なるメ
モリ・モジュールによって処理される。

【０００８】実際に、コンピュータ・プログラムによっ
てアクセスされるメモリ・アドレスのシーケンスは、コ
ンピュータの設計時点では予測がつかず、さまざまなコ
ンピュータ・プログラム間で多種多様である。同じメモ
リ・モジュールが処理しなければならないメモリ要求の
シーケンスがいつでも存在する。従って、ハッシュ方式
でなし得るのは、高々最も一般的なメモリ要求のシーケ
ンスを同じメモリ・モジュールで処理する必要のないよ
うに、記憶割当が行われることを保証するぐらいのもの
である。最も一般的なメモリ・アドレス要求シーケンス
の１つは、ａ，ａ＋ｓ，ａ＋２ｓ．．．の形をとる等差
数列である。このような要求は、一般に一定サイズのデ
ータ・オブジェクトの配列の項目に順次アクセスするプ
ログラムによって生成される。ベース・アドレスａはア
レイの先頭アドレスであり、刻みｓはデータ・オブジェ
クトのサイズである。

【０００９】上述の先行技術による単純なハッシュ方式
では、メモリ・モジュールの個数が刻みｓのトリビアル
ではない約数の整数倍でなければ、この環境で充分に機
能する。例えば、メモリ・モジュールの数がｓに等しけ
れば、連続した要求は同じメモリ・モジュールで処理し
なければならず、このハッシュ方式は役に立たない。刻
みはプログラムが異なれば違ってくるので、刻みがメモ
リ・モジュールの数に等しくなり、ハッシュ方式がうま
く機能しない病的な事態が必ず存在する。これに関して
やはり留意すべきは、刻みがメモリ・モジュール数の約
数でも、メモリ速度の低下が起こるということである。
各モジュールが必要とする処理時間が８クロック・サイ
クルで、各クロック・サイクル毎にＣＰＵが要求を送り
出す、８つのモジュールを持つメモリについて考えてみ
ることにする。刻みが４に等しく、最初の要求が最初の
メモリ・モジュールによってなされるものと仮定する。
２番目の要求は５番目のメモリ・モジュールに対して行
われ、３番目の要求は１番目のメモリ・モジュールにつ
いて行われる。しかし、１番目のメモリ・モジュールは
まだ前の要求の処理中である。このため、３番目の要求
は６クロック・サイクルだけ遅延する。さらに、この遅
延は要求が出てくる毎に累積される。

【００１０】データ・オブジェクトは、２の累乗のサイ
ズで割当がなされる傾向があり、メモリのメモリ・モジ
ュール数も２の累乗になることが多いので、速度低下は
頻繁に生じる。従って、病的な事態は上述の先行技術に
よるハッシュ方式の性能劣化を招くのに充分なほどあり
ふれたものになる。

【００１１】この議論のため、異なるモジュールに対す
るメモリ・アクセスの分散が、予め定められた最大刻み
未満の刻みに関して、平均してほとんど一様であれば、
ハッシュ方式は「病状常がない」と呼ぶことにする。こ
の条件が満たされれば、各メモリ・モジュールは、長い
アクセス・シーケンスにおいてほぼ同じ回数だけアクセ
スを受ける。

【００１２】

【目的】本発明の目的は、一般的に言えば、改良された
ハッシュ方式を提供することにある。

【００１３】本発明のもう１つの目的は、予め定められ
た刻み値未満の全ての刻み値に関して病的事態のないハ
ッシュ方式を提供することにある。

【００１４】本発明のさらにもう１つの目的は、待ち時
間の短いパイプ・ライン式アーキテクチャによって実現
可能なハッシュ方式を提供することにある。

【００１５】本発明のこれらの目的及びその他の目的
は、当業者には、本発明に関する詳細説明及び図面から
明らかになるであろう。

【００１６】

【概要】本発明の一実施例によれば、メモリ・アドレス
Ａをインターリーブ・メモリ内の２^m個のメモリ・モジ
ュールの１つを構成するメモリ・モジュールＭに割り当
てるための装置が与えられる。本発明では予め定められ
た値未満の刻み値に関する上述の病的事態は生じないと
いうことを数学的に示すことができる。この装置には、
Ａのｌビット長の２進表現を受け取る入力ポートと、
（Ａｍｏｄｐ）に等しい簡約化アドレス値（reduced
address value）ｒを計算する回路が含まれる。ここ
で、ｐ＝２ⁿ−１（ｍ≦ｎ≦ｌ）であり、ｎは正の整数
である。計算された簡約化アドレス値に応答して、本発
明ではｐ行とｎ列からなる２進マッピング・アドレス・
マトリクスのｒ番目の行を生成する。次に、生成された
ｒ番目の行の予め定められたｍ個のビットからＭの２進
表現が生成される。本発明の望ましい実施例には、前述
のメモリ・モジュールＭ内でのオフセット・アドレスを
計算するための回路要素も含まれている。オフセット・
アドレスの２進表現のビットは、Ｍの２進表現の生成に
用いられなかった２進マッピング・マトリクスの前述の
ｒ番目の行のｎ−ｍビット、及びＡ／ｐの整数部の２進
表現のビットから生成される。

【００１７】

【実施例】図１は、ＣＰＵ１４からのメモリ要求の処理
にハッシュ回路１８を使用するメモリ１２のブロック図
である。メモリ１２には、複数のメモリ・モジュール１
６が含まれている。以下の議論では、メモリ・モジュー
ルの個数をＭで表す。以下の説明を分かりやすくするた
め、Ｍは２の累乗、すなわちＭ＝２^mであると仮定す
る。ＣＰＵ１４は、アドレス・バス２２上にハッシュ回
路１８へのアドレスＡを送ることによって、メモリ１４
に記憶されたデータを要求する。ハッシュ回路１８は、
アドレスＡを、Ａが指定するデータの記憶に使用されて
いるのがＭ個のメモリ・モジュールのうちのどれである
かを指定するモジュール・アドレスＢ、及びデータが記
憶されている当該メモリ・モジュール内のメモリ・セル
のロケーションを指定する当該メモリ・モジュール内の
オフセットＣに変換する。次に、オフセットＣがメモリ
・モジュールＢに送られ、当該メモリ・モジュールはこ
こでバス２０からデータを読み取ってこのデータをメモ
リ・ロケーションＣに記憶するか、あるいはメモリ・ロ
ケーションＣに記憶されたデータをバス２０に送り出
す。簡略化のため、Ａを（Ｂ，Ｃ）にマッピングする際
の遅延を克服するために必要な読み取り／書き込み制御
線及び各種バッファは図面から省略している。

【００１８】問題としているマッピングをハッシュ回路
１８が行う方法は、２つの部分に分割することができ
る。以下でもっと詳細に論ずるように、本発明の最も重
要な部分はメモリ・モジュールのアドレスが計算される
態様に関するものである。ハッシュ方式は、主としてＡ
をＢにマッピングすることに関するものである。ＡをＢ
にマッピングする方式を与えれば、それで利点のほぼ全
てが得られる。アドレスＡを、所与のアドレスＡに割り
当てられたメモリ・モジュールＢの高々１つのセルに導
くＣへマッピングする方法は、メモリ１２に対して同じ
ハッシュの利点を提供する。本発明の望ましい実施例で
は、オフセットの計算はハードウエア・コストと遅延時
間を最小にするように選択される。

【００１９】本発明で使用されるＡからＢへのマッピン
グは、以下のパラメータによって決まる。ｌが全メモリ
・アドレスの長さを表すものとする。従って、出現し得
るメモリ・アドレスＡは０〜２^l−１の範囲である。イ
ンターリーブされるメモリ・モジュールの個数は２の累
乗であるものと仮定する。Ｍ＝２^mをインターリーブさ
れるメモリ・モジュールの個数を表すものとする。Ｓは
予測される最大刻み値（すなわち、ハッシュ方式の性能
について病的事態の生じないことが保証される選択され
た最大の刻み値）を表すものとする。ｎを、ｍ≦ｎ≦ｌ，Ｓ＜２ⁿ−１，及びｐ＝２ⁿ−１であるような正の整数であるとする。
こきで、ｐは素数であることが望ましい。ｌの実際の値
に対して、ｎをリスト｛３，５，７，１３，１７，１
９，３１｝から選択することができる。

【００２０】ｐが素数の場合、本発明のハッシュ方式に
は病的事態は生じないことが証明できる。しかしなが
ら、本発明の方法はｐが素数でない場合であっても先行
技術による方法よりは有利である。

【００２１】さらに、ＡからＢへのマッピングは、次数
ｎの原始多項式（primitive polynomial）ｆ（ｘ）によ
って決まる。原始多項式は数学分野の熟練者にとっては
周知のところである。ｎの値の上掲リストに関するこの
ような多項式のリストについては、１９７３年１０月の
Mathematics of Computation, 27, No.124 に掲載の、
Wayne Stahnke による "Primitive Binary Polynomial
s" に見受けられる。原始多項式を使用することによっ
てｎ列×ｐ行のマトリクスが生成される。このマトリク
スについては、以下の解説では正準マトリクス（canoni
cal matrix）と呼ぶことにする。正準マトリクスを生成
する方法については以下で詳述する。正準マトリクスの
右側にｎ×ｎの非特異２進マトリクス（non-singular b
iray matrix）を乗算して、もう１つのｎ×ｐのマトリ
クスを求めることによって得られるｎ×ｐのマトリクス
をマッピング・マトリクスと呼ぶことにする。単位マト
リクス（identity matrix）は非特異２進マトリクスで
あるため、正準マトリクスもマッピング・マトリクスで
ある。さらに、正準マトリクス中の列の再配置はこのよ
うなマトリクス乗算によって実現することができる。

【００２２】Ｂのｍビットの２進表現は、問題とされて
いるアドレスＡに対応するマッピング・マトリクスの行
から得られる。マッピング・マトリクスの行には、０〜
ｐ−１の番号が付けられている。アドレスＡに対応する
マッピング・マトリクスの行番号は、以下に論じる（Ａ
ｍｏｄｕｌｏｐ）である。

【００２３】一般に、同じｍ個の列が全てのアドレスに
対して使用されるならば、マッピング・マトリクスの任
意のｍ個の列をこのために用いることができる。マトリ
クスの列の再配置は前述のマトリクスに非特異２進マト
リクスを乗算することに相当するので、下記の議論にお
いては、マッピング・マトリクスの最初のｍ列を使用し
てＢのｍビットの２進表現を定義するものと仮定する。

【００２４】ここで、正準マトリクスを生成する方法に
ついて説明する。以下の説明を分かりやすくするため、
正準マトリクスの計算ルールを、ｌ＝２０、Ｍ＝８、及
びＳ＝３０の事例に適用される。これは、０から１，０
４８，５７５の間のアドレスを持つメモリに対応する。
この例では、ｎ＝５、ｐ＝３１、及びｍ＝３である。こ
の例に用いられる原始多項式を以下に示す：ｆ（ｘ）＝ｘ⁵＋ｘ²＋１（１）問題としている例に以下の手続を適用することによって
得られる正準マトリクス（canonical matrix）を図２に
示す。

【００２５】正準マトリクスの計算に当たって、全ての
演算はｍｏｄｕｌｏ２で行われる。正準マトリクスの
ｊ番目の行中の項目（entry）はｘ^jの展開式におけるｘ
^jの係数である。ここで、ｎ以上のｘの累乗がｎ未満の
次数の多項式に関連づけられる。問題とされている関係
は原始多項式＝０と置くことによって得られる。一般
に、原始多項式は以下の形で書くことができる：

【００２６】

【数１】

【００２７】この多項式の次数はｎであるため、ａ_nは
常に非ゼロである。全ての演算がモジュロ２で行われる
ので、各ａ_kは０と１のいずれかになる。ｆ（ｘ）＝０
の式を解くとｘⁿについての式が得られる、すなわち以
下に示すようになる：

【００２８】

【数２】

【００２９】全ての演算がモジュロ２で行われるので、
−ａ_k＝ａ_kになる。従って、式（３）は次の形に書き直
すことができる：

【００３０】

【数３】

【００３１】正準マトリクス中の項目が式（４）及び以
前に計算した項目を使用して行毎に順番に生成される。
行０〜ｎ−１の項目は、ｋ＝０〜ｎ−１についてのｘ^k
を表す多項式の係数である。ｘ^kはｎ−１未満の指数を
持つ単一の項で表すことができるので、この項目は行番
号に等しい番号の列に１がひとつ入っている。ここで、
列には０〜ｎ−１の番号が付けられる。ｎ番目の行の項
目は係数ａ_kである。図２を参照すると、行５の項目は
１０１００であって、これらは式（１）のｋ＝０〜４に
ついてのｘ^kの係数に対応する。行ｎ＋１に関する項目
は以下のように計算される：

【００３２】

【数４】

【００３３】ここで、ⁿｃ_kは正準マトリクスの行ｎ中の
ｋ番目の項目である。式（４）を用いてｘⁿを置き換え
ると以下のようになる：

【００３４】

【数５】

【００３５】従って、正準マトリクスの（ｎ＋１）番目
の行中のｋ番目の項目は、ｋ＝０〜ｎ−１及び ⁿ⁺¹ｃ₀
＝ⁿｃ_n-1ａ₀に関して、ⁿ⁺¹ ｃ_k＝ⁿｃ_k-1＋ａ_k ⁿｃ_n-1 （７）で表される。演算がｍｏｄｕｌｏ２で行われているこ
とを想起しなければならない。

【００３６】上の例について言えば、ａ₀＝１、ａ₁＝
０、ａ₂＝１、ａ₃＝０、ａ₄＝０、⁵ｃ₀＝１、⁵ｃ₀＝
１、⁵ｃ₂＝１、⁵ｃ₃＝０、及び⁵ｃ₄＝０になる。従っ
て、⁶ｃ₀＝⁵ｃ₄ ａ₀＝０、⁶ｃ₁＝⁵ｃ₄ ａ₁ ⁵ｃ₀＝０＋１
*１＝１、等々。

【００３７】上述のように、アドレスＡからメモリ・モ
ジュールＢへのマッピングは、マッピング・マトリクス
中の行番号ｒ＝（Ａｍｏｄｕｌｏｐ）を計算すること
によって行われる。行ｒの最初のｍ列中のビットは、ア
ドレスＡに対応するモジュール番号の２進表現である。
例えば、図２にマッピング・マトリクスとして示す正準
マトリクスをマッピング・マトリクスとしたときのアド
レス１２４８を上の例で考えてみることにする。対応す
る行番号は（１２４８ｍｏｄｕｌｏ３１）＝８であ
る。この行中の先頭の３つの項目は１、０、１である。
従って、アドレス１２４８にはメモリ・モジュール５が
割当られる。

【００３８】アドレスにモジュール番号を割り当てる方
法について解説したが、次にそのモジュール内のロケー
ションをアドレスにマッピングする方法について解説す
る。上述のように、メモリ・モジュール内の高々１つの
ロケーションしか任意の所与のアドレスに対して割り当
てられないという方法でうまく動作する。アドレスＡに
対応するメモリ・モジュール内のロケーションは、その
メモリ・モジュール内のオフセットと呼ばれる。本発明
の望ましい実施例では、オフセットの２進表示はｌ−ｍ
個のビットから構成される。オフセットの上位側のｎ−
ｍビットは、マッピング・マトリクスの対応する行にお
ける残りのｎ−ｍビットから導き出される。これらのビ
ットは、マッピング・マトリクスの（ｍ＋１）番目の列
からｎ番目の列中の項目である。従って、上述の例で
は、メモリ・アドレス１２４８に関するオフセットの最
上位２ビットは１と０である。

【００３９】下位側のビットは、アドレスをｐで割った
ものの整数部から求められる。上の例では、１２４８／
ｐの整数部は４０である。この数を１５ビットの２進表
現、すなわち００００００００００１０１０００に変換
しなければならない。従って、オフセット全体の２進表
現は１００００００００００１０１０００＝６５５７６
になる。すなわち、メモリ・アドレス１２４８がメモリ
・モジュール５のオフセット６５５７６にマッピングさ
れる。

【００４０】留意すべきは、このオフセットの計算方法
によれば、少数の「違法な」メモリ・アドレスが導かれ
るという点である。これらのアドレスはメモリ・モジュ
ールの１つにおいて実現可能なオフセットには割り当て
られない。違法アドレスとはＡ＞２^l−２^l-n−１となる
アドレスである。上の例では、可能性のある１，０４
８，５７６の全アドレス範囲のうち、このようなアドレ
スは３２，７６８個存在する。本発明の望ましい実施例
では、ハッシュ・メモリはわずかにサイズが小さいもの
として取り扱われるだけである。すなわち、上の例では
コンピュータは、１，０４８，５７６のアドレスの代わ
りに１，０１５，８０７のアドレスを持つメモリに接続
されているかのようにプログラムされる。留意すべき
は、このハッシュ方式を使用しないハードウエアから
は、違法アドレスにもアクセスできるということであ
る。例えば、「違法」アドレスは本発明のハッシュ方式
で与えられるマッピングでは未使用のメモリ空間の始端
に再マッピングすることができる。

【００４１】本発明によるアドレスＡをモジュール・ア
ドレス及びオフセットに変換する回路に関するブロック
図を、図３の３０で示す。アドレスＡは、Ａｍｏｄｕ
ｌｏｐの各ビットを計算する回路３２に入力される。こ
れらのビットは、その下位側ｍビット３６がモジュール
・アドレス４０になるｎビット・ワードを生成する、マ
ッピング・マトリクス回路に入力される。残りのビット
は、オフセット４６の上位側ビット４２になる。アドレ
スＡは、Ａ／ｐの整数部を計算する割算回路４３にも入
力される。これらのビットが、オフセット４６の下位側
ビット４４になる。

【００４２】留意すべきは、上述のオフセットを生成す
るためのビットの特定の割当は可能性のある多数のオフ
セット・アドレス生成法のうちの１つにすぎないという
ことである。例えば、上述のオフセット・ビットを生成
した後で１つあるいはもっと多くの交換操作を行うこと
に等価なオフセットの生成規則も、この交換操作が全て
のアドレスについて同じであれば、満足のゆくアドレス
生成が行える。この場合、交換操作は次のように定義さ
れる。Ｏ₁，．．．，Ｏ_s，．．．Ｏ_t，．．．Ｏ_qを最初
のマッピングによって生成されるオフセット・アドレス
のビットとする。次に、最初のマッピングによって生成
されたアドレスのビット、Ｏ_tとＯ_sに相当するオフセッ
ト・アドレスのビットを交換することに等価な規則に従
ってオフセット・アドレスのビットを生成する任意のマ
ッピングも、正しいオフセット・アドレスのマッピング
である。

【００４３】小さい刻み値については、マッピング・マ
トリクスは、メモリ・アドレス・ハードウエアにテーブ
ルとして記憶することができる。従って、アドレスＡに
対応するマッピング項目は単純なテーブル索引によって
得られる。刻み値が大きくなると、マッピング・マトリ
クスの項目は特殊目的のハードウエアによって計算する
のが望ましい。一般に、特殊目的のハードウエアは、大
きい刻み値に合わせて設計されたシステムにおけるルッ
ク・アップ・テーブルに比べると、必要とするシリコン
の面積が小さい。

【００４４】エラー訂正コード技術の熟練者には、正準
マトリクスの生成法は周知のところである（F. J. MacW
illiams and N. J. A. Sloane, The Theory of Error C
orrecting Codes, North-Holland, Amsterdam, 1977 を
参照されたい）。正準マトリクスの行計算を一度に１行
づつ行う回路例を図４に４００で示す。回路４００は、
シフト・レジスタの各セルの間に２進加算器４０３が設
けられた、ｎセル・フィードバック２進シフト・レジス
タ４０２から構成される。各２進加算器に対する入力
は、直前のセルの出力と、最後のセル４０５の出力と上
述の原始多項式の係数ａ_kによって決まる値との和であ
る。各スイッチ４０４について、問題となる値は、ａ_k
が１ならば最後のセル４０５の出力に等しく、ａ_kが０
ならばそれとは異なる値となる。この加算はモジュロ２
で行われる。シフト・レジスタ４０２の各セルは同期し
て刻時される。これらのセルに、当初、値１，
０，．．．０がロードしておけば、ｊ番目のクロック・
サイクル後には、シフト・レジスタ４０２には正準マト
リクスの（ｊ＋１）番目の行が入っている。従って、回
路４００が（ｐ−１）回刻時されると、正準マトリクス
全体が生成される。この回路は正準マトリクスの計算手
段としては有用であるが、必要とするクロック・サイク
ルが多すぎるので、ハッシュ方式には有用でない。

【００４５】マトリクス項目計算回路の実施例の１つ
を、図５に５０で示す。マッピング回路５０はｎ段から
構成される。マッピング回路５０で生成されるマッピン
グ項目はアドレスのｍｏｄｕｌｏｐ演算の結果のビッ
トによって決まる。これらのビットをＡ（０）．．．Ａ
（ｎ−１）で表す。アドレスをｍｏｄｕｌｏｐ演算し
た結果を以下の説明においては簡約化アドレス（reduce
d address）と呼ぶことにする。初段には２入力マルチ
プレクサ５２及びｎビット記憶レジスタ５４が設けられ
ている。マルチプレクサ５２に対する入力はｎビットの
数である。マルチプレクサ５２への２つの入力は、１
と、マッピング・マトリクスの第２行の内容Ｃ（１）で
ある。どちらの入力を選択するかの選択は、簡約化アド
レスＡの最下位ビットによって決まる。このビットが１
であればＣ（１）が選択され、そうでなければ１が選択
されて、レジスタ５４に送られる。

【００４６】マッピング回路５０の残りの段の各々は、
その出力がｎビットの記憶レジスタに記憶される２入力
マルチプレクサを有している。このマルチプレクサへの
入力は、前段の記憶レジスタの内容と、前段の記憶レジ
スタの内容にマッピング・マトリクスの行から選択され
た行の内容を乗算した値である。ここで、乗算は有限体
ＧＦ（２ⁿ）における乗算を意味している。マッピング
・マトリクスが正準マトリクスであれば、これは上述の
２進多項式モジュロｆ（ｘ）の乗算と等価である。

【００４７】これらの段には、問題となる段におけるマ
ルチプレクサの制御に用いられる簡約化アドレスのビッ
トによって番号をつけることができる。ｋ番目の段に用
いられる乗算器６２はマッピング・マトリクスの行２^k
の内容である。いずれのメモリ設計においても、各段で
のこの乗算は定数による乗算である。従って、乗算回路
６２は複数のＸＯＲゲートから構成することができる。
必要なゲート数はｎ²未満である。最終段６８の出力
は、メモリ・モジュール及びオフセットの上位側ビット
を指定するマッピング・マトリクス項目である。

【００４８】マッピング回路５０によって行われる計算
はパイプライン式に実行される。計算は上から下へ進め
られ、完了までｎクロック・サイクルを要する。しか
し、各段は各アドレス計算では１クロック・サイクルの
間だけしか使用されない。従って、このパイプラインは
所与のクロック・サイクルにおいてｎ個の異なる演算を
処理することができる。これを実現するため、マッピン
グ回路５０を修正して、これらのアドレス・ビットのた
めの記憶レジスタを用意しなければならない。

【００４９】図６には、このようなレジスタを有するマ
ッピング回路１００が示されている。マッピング回路１
００は、複数の段から構成されているという点でマッピ
ング回路５０と似ている。初段を除く各段には、マルチ
プレクサ、乗算回路及び記憶レジスタが含まれている。
回路１００のｋ番目の段には、その入力が、前段の記憶
レジスタの出力、及びこの出力にマッピング・マトリク
スの行２^kの内容をかけた値であるマルチプレクサ１６
４が含まれている。マルチプレクサ１６４の出力はレジ
スタ１６６に記憶される。初段はマルチプレクサ１５２
及び記憶レジスタ１５４を含んでいるが、他の段には設
けられている乗算回路を欠いている。

【００５０】各段のマルチプレクサは、簡約化アドレス
からのアドレス・ビットによって制御を受ける。各段は
クロック信号に応答して動作する。図面を簡略化するた
め、各要素に関するクロック及び接続は図面から省略し
ている。しかし、各回路要素がクロック信号の受信に応
答してその機能を果たすことを理解しなければならな
い。各クロック・サイクルの間、マッピング回路１００
には１つの簡約化アドレスが与えられる。このアドレス
の最初のビットは直ちに乗算器１５２の制御に使用され
る。このアドレスの第２のビットは次のクロック・サイ
クルで乗算器１５５の制御に使用される。一般に、簡約
化アドレスのｋ番目のビットは、最初のビットが初段の
乗算器によって使用されたｋクロック・サイクル後に、
ｋ番目の段のマルチプレクサの制御に使用される。アド
レス・ビットをこのようにずらして与えるため、初段以
外の各段にはその段のマルチプレクサの制御に使用され
るアドレス・ビットを受信するシフト・レジスタが含ま
れている。シフト・レジスタのセル数は段数に等しい。
従って、シフト・レジスタ１６９には１つのセルが含ま
れ、シフト・レジスタ１７０にはｋ個のセルが含まれ、
シフト・レジスタ１７２には（ｎ−１）ｋ個のセルが含
まれている。各シフト・レジスタの出力は対応するマル
チプレクサの制御線に印加される。

【００５１】マッピング回路１００は遅延時間がｎクロ
ック・サイクルである。この遅延は、各段毎にアドレス
のＱ個のビットを処理することによって短縮することが
できる。各段毎に２ビットの処理を行うマッピング回路
２００の実施例を図７に示す。マッピング回路２００は
４ビットの簡約化アドレス、すなわちｎ＝４，を処理す
る。マッピング回路は、４入力マルチプレクサ２０２及
び記憶レジスタ２０４を設けた初段を含んでいる。マル
チプレクサ２０２へのこれらの入力は１及びマッピング
・マトリクスからの最初の３項目である。選択される特
定の入力は簡約化アドレスの最初の２ビットによって指
定される。マッピング回路２００の第２段はマルチプレ
クサ２０８及びレジスタ２０９から構成される。マルチ
プレクサ２０８への入力は、初段のレジスタの出力とこ
の出力に２０５〜２０７で示すマッピング・マトリクス
の適切な項目を乗算した値である。レジスタ２０９に記
憶されるマルチプレクサ２０８に対する入力の選択は、
簡約化アドレスの２番目の２ビットによって決定され
る。第２段は、これらのアドレス・ビットの演算を、初
段で最初の２つのアドレス・ビットについて演算を行っ
た後のクロック・サイクルで行わなければならないの
で、１セル・シフト・レジスタ２１０及び２１２を使用
して、２番目の２ビットの到着を１クロック・サイクル
だけ遅延させる。

【００５２】本発明のハッシュ方法には、Ａ'＝Ａｍｏ
ｄｕｌｏｐ及びＡ／ｐの整数部の計算も必要になる。
特別な形態の素数ｐ＝２n−１を使用するため、この計
算は一般の整数除算よりはるかに簡単である。ｌ≦２ｎ
の場合について考えてみることにする。Ａ［０］がＡの
ｎの最下位ビットを表し、Ａ［１］が上位のｌ−ｎビッ
トを表すものとする。すると、Ａｍｏｄｐ＝（Ａ［０］＋Ａ［１］）ｍｏｄｐ（８）

【００５３】

【数６】

【００５４】ここで、上述の操作は通常の整数演算を使
用している。式（８）の右側におけるモジュロ換算は、
ｎ＋１ビットの結果の最上位ビットが１の場合、または
下位ｎビットが全て１の場合に限って起こる。同じ条件
によって、式（９）の右側の第２の被加数も１に等しく
なる。上記公式はｌ＞２ｎの場合に対して簡単に一般化
することができる。

【００５５】上述の観察を用いてＡｍｏｄｕｌｏｐ及
びＥの計算を行う回路を図８に３００で示す。アドレス
Ａはレジスタ３０２及び３０４に記憶されるが、ここで
その上位ｌ−ｎビットがレジスタ３０２に記憶され、下
位ｎビットがレジスタ３０４に記憶される。レジスタ３
０２及び３０４の内容が全加算器３０６で加算されてｎ
＋１ビットの出力が生じ、レジスタ３０８及び３０９に
記憶される。ここで、全加算器の出力の最上位ビットが
レジスタ３０９に記憶される。上述のように、Ｅの２進
表現はアドレスの上位ｌ−ｎビットあるいはこの数＋１
である。同様に、Ａｍｏｄｕｌｏｐは全加算器３０６
によって計算された合計から導き出される。Ａｍｏｄ
ｕｌｏｐは、レジスタ３０８の全てのビットが１の場
合、またはレジスタ３０９に１が入っている場合を除け
ば、レジスタ３０８の内容に等しい。前者の場合はＡＮ
Ｄ回路３０９によって検知され、後者の場合はレジスタ
３０９の内容によって検知される。加算器３１２によっ
て、アドレスの上位ｌ−ｎビットに１が加えられる。同
様に、加算器３１４によって（Ａ［１］＋Ａ［０］）の
下位ｎビットに１が加算され、実効的にｍｏｄｕｌｏ
ｐの換算が行われる。

【００５６】本発明は、適切なマッピング・マトリクス
項目の下位ｍビットを用いてモジュール・アドレスを生
成する実施例に関連して説明してきたが、当業者には明
らかなように、マッピング・マトリクスの同じｍ列が全
てのアドレスについて使用されるならば、マッピング・
マトリクス項目のどのｍビットを用いることもできる。
上述のように、正準マトリクスにｎ×ｎの非特異マトリ
クスを右側から乗算することによって得られるマトリク
スは、有効なマッピング・マトリクスである。マッピン
グ・マトリクスの列の再配置は、このようなマトリクス
乗算によって行うことができる。従って、別のｍ列の選
択を使用してモジュール・アドレスのビットを得るハッ
シュ方式は、別のマッピング・マトリクスの下位ｍビッ
トを使用するハッシュ方式と等価なものであり、新しい
マッピング・マトリクスは、このようなマトリクス乗算
によって元のマッピング・マトリクスと関連づけられ
る。

【００５７】インターリーブ・メモリの各種モジュール
にメモリ・アドレスを割り当てるための新規な方法及び
装置について解説を行った。当業者であれば、以上の説
明及び添付の図面から、本発明に対するさまざまな修正
が明らかになるであろう。従って、本発明を制限するの
は特許請求の範囲だけである。

【００５８】

【効果】以上詳細に説明したように、本発明によれば、
一定のアドレス刻み毎のメモリ・アクセスを行っても病
的事態が起こらないようにすることができる。

【図面の簡単な説明】

【図１】ＣＰＵからのメモリ要求を処理するためのハッ
シュ回路を用いたメモリのブロック図。

【図２】本発明の方法を適用することによって得られる
正準マトリクスの例を表す図。

【図３】本発明に従ってアドレスＡをモジュール・アド
レス及びオフセットに変換する回路のブロック図。

【図４】正準マトリクスの行を計算する回路のブロック
図。

【図５】本発明に従ってマトリクス項目を計算する回路
の第１の実施例のブロック図。

【図６】本発明に従ってマトリクス項目を計算する回路
の第２の実施例のブロック図。

【図７】本発明に従ってマトリクス項目を計算する回路
の第３の実施例のブロック図。

【図８】本発明の一実施例に従って、簡約化アドレス及
びオフセットの上位側ビットを計算する回路のブロック
図。

【符号の説明】

１２：メモリ１４：ＣＰＵ１６：メモリ・モジュール１８：ハッシュ回路２０：バス２２：アドレス・バス４０：モジュール・アドレス４２：上位側ビット４３：割算回路４４：下位側ビット４６：オフセット４０２：２進シフト・レジスタ４０３：２進加算器４０４：スイッチ５０：マッピング回路５２：マルチプレクサ５４：レジスタ６２：乗算器１００：マッピング回路１５２、１５５、１６４：マルチプレクサ１５４、１６６：レジスタ１６９、１７０、１７２：シフトレジスタ２００：マッピング回路２０２、２０８：マルチプレクサ２０４、２０９：レジスタ３０２、３０４、３０８、３０９：レジスタ３０６：全加算器

Claims

【特許請求の範囲】

【請求項１】インターリーブされたメモリ中の２^m個の
メモリ・モジュールのうちの１つのメモリ・モジュール
Ｍにメモリ・アドレスＡを割り当てる装置であって、前記メモリ・アドレスＡのｌビットの２進表現を受信す
る手段と、ｐ＝２ⁿ−１（ｎはｍ≦ｎ≦ｌである正の整数）とする
とき、（Ａｍｏｄｐ）に等しい簡約化アドレス値ｒを
計算する手段と、ｐ行ｎ列からなる２進マッピング・マトリクスの項目を
生成する手段と、前記２進マッピング・マトリクスのｒ番目の行のｍ個の
予め定められたビットを含むＭの２進表現を生成する手
段とを設けたことを特徴とするメモリ・インターリーブ
装置。
【請求項２】インターリーブされたメモリ中の２^m個の
メモリ・モジュールのうちの１つのメモリ・モジュール
Ｍにメモリ・アドレスＡを割り当てる方法であって、前記メモリ・アドレスＡのｌビットの２進表現を受信
し、ｐ＝２ⁿ−１（ｎはｍ≦ｎ≦ｌである正の整数）とする
とき、（Ａｍｏｄｐ）に等しい簡約化アドレス値ｒを
計算し、ｐ行ｎ列からなる２進マッピング・マトリクスの項目を
生成し、前記２進マッピング・マトリクスのｒ番目の行のｍ個の
予め定められたビットを含むＭの２進表現を生成するこ
とを特徴とするメモリ・インターリーブ方法。