JPH05204869A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【構成】バス２１０が使用不能となった場合は、キャッ
シュメモリ４１１は当該情報処理装置から論理的に切り
離される。この間、プロセッサユニット１１０はキャッ
シュメモリ４１２によって動作を継続する。バス２１０
が再度使用可能となった場合は、主記憶のデータのコピ
ー終了後、キャッシュメモリ４１２においてキャッシュ
メモリのみ書き替えて主記憶を書き替えていないデータ
を全て主記憶に格納し、キャッシュメモリ４１２の動作
を禁止して無効化し、キャッシュメモリ４１１の切り離
し状態を解除し、キャッシュメモリの動作禁止を解除
し、通常動作を継続する。 【効果】多重化されたバスの片系に障害が発生してか
ら、障害から回復するまでのキャッシュメモリを有する
プロセッサユニットの動作継続を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを備
えた情報処理装置にかかり、特に障害発生時に運転継続
できることは勿論、その後の復旧策について工夫された
キャッシュメモリを有する情報処理装置に関する。

【０００２】

【従来の技術】情報処理装置の利用分野の拡大に伴い、
情報処理装置の高性能化と、高信頼化に対する要求は、
常に向上している。

【０００３】情報処理装置の高性能化の方法としては、
その一つに、キャッシュメモリを使用することがある。
キャッシュメモリの代表的な方式としては、当該キャッ
シュメモリに記憶されたデータに対する書き換えが生じ
た場合に、即座に主記憶を書き換えるライトスルー方式
と、コピーバック方式の二種類がある。

【０００４】コピーバック方式は、ライトスルー方式に
比較して、キャッシュメモリから主記憶への書き込み回
数が少ないので、プロセッサユニットと主記憶を接続す
るバスの負荷が小さいという長所があり、特に後述の主
記憶共有型マルチプロセッサ構成に適している。

【０００５】また、情報処理装置の高性能化の他の方法
一つとして、マルチプロセッサ構成とする方法がある。
マルチプロセッサ構成の代表的な方式には、プロセッサ
ユニット間をメモリバスで結合する主記憶共有型（密結
合型）と、ネットワークや通信回線などで接続する粗結
合型の二種がある。プロセッサユニット相互間の通信の
オーバーヘッドは主記憶共有型の方が、ネットワークあ
るいは通信回線の伝送時間が含まれないため、粗結合型
よりも短くて済むという利点がある。

【０００６】キャッシュメモリと主記憶共有型マルチプ
ロセッサ構成を組み合わせて使用するためには、複数の
プロセッサユニットで共有されるデータの、各プロセッ
サ内のキャッシュメモリにおける一致化制御を必要とす
る。即ち、主記憶上のデータが複数のプロセッサユニッ
ト内のキャッシュメモリに格納されうるため、あるプロ
セッサユニットが当該データを書き替えた場合、他のプ
ロセッサユニット内のデータを無効化するか、書き換え
後のデータに更新する必要がある。通常この一致化制御
は、バス・スヌープという機能により実施する。

【０００７】バス・スヌープ機能とはキャッシュメモリ
にスヌーパというバスの情報を監視する手段により実現
する。スヌーパには、当該キャッシュメモリに主記憶の
どのアドレスのデータが格納されているかという情報
と、キャッシュメモリ内のデータの状態（当該プロセッ
サユニットにより書き替えられているかなど）を記憶す
る手段（ディレクトリ）がある。スヌーパは、バス上の
アクセスを常時監視しており、バス上のアドレスとディ
レクトリに記憶されているアドレスが一致したとき、即
ちキャッシュメモリに格納されているデータに対するア
クセスがバス上で行われているのを検出したときに、当
該アクセスによりキャッシュメモリの内容が不一致とな
りうるアクセスが発生した場合には、前記の一致化制御
を実施する。

【０００８】バス・スヌープ機能の制御方式の詳細につ
いては、日経ＢＰ社「日経エレクトロニクス Ｎｏ．４
７８（１９８９年７月２４日発行）」の１７３ページか
ら１７９ページに記載の「３２ビットＭＰＵ，マルチプ
ロセッサ向きにバス・スヌープ機能を内蔵（横田英史、
浅見直樹著）」に詳しく説明されている。

【０００９】また、情報処理装置の高信頼化の方法とし
てはその一つに、ＵＳＰ４９３９６４３号に記載されて
いるように、プロセッサユニット、バス、主記憶などの
主要構成要素を多重化し、一構成要素の障害が発生した
場合でも、運転継続できるようにする方法がある。

【００１０】

【発明が解決しようとする課題】前記キャッシュメモリ
に関する従来例を、前記の多重化されたシステムに、そ
のまま適用する場合、キャッシュメモリも多重化した方
が、より高信頼化を図ることができる。キャッシュメモ
リ、バス、主記憶を二重化し、更に性能向上のため主記
憶共用型マルチプロセッサ構成としたシステム構成にお
いては、いずれかのキャッシュメモリ、バス、主記憶の
いずれか一つが故障した場合であっても、他の系を利用
して運転継続が可能である。

【００１１】しかし、多重化されたバスのうちあるバス
または当該バスに接続された主記憶のいずれかが故障し
て、動作不能となった場合、当該バスに接続されたキャ
ッシュメモリは、当該バス上の正常なデータ転送が保証
できないので、正常なバス・スヌープが実行できなくな
る。したがって、その後当該バスが再度動作可能となっ
て両系運転を再開する前に、両系のキャッシュメモリの
スヌーパのディレクトリを一致化させる必要がある。ス
ヌーパのディレクトリにはキャッシュメモリの中のデー
タの主記憶のアドレスの他、当該データが当該プロセッ
サユニットにより書き替えられているかといった情報を
含む。従って、スヌーパのディレクトリを両系で一致さ
せるのに単にスヌーパのディレクトリを無効化するだけ
では、キャッシュメモリ内に当該プロセッサユニットに
より書き替えられているデータが格納されていると、ス
ヌーパのディレクトリ内の情報と一致しなくなる。

【００１２】前記キャッシュメモリに関する従来例で
は、このように多重化された場合の、片系障害からの回
復時のスヌーパのディレクトリの一致化について考慮さ
れておらず、多重化システムに適用できないという問題
があった。

【００１３】本発明の目的は、バス・スヌープ機能を有
するキャッシュメモリを多重化されたシステムに適用で
きるようにすることにある。

【００１４】

【課題を解決するための手段】本発明は上記目的を達成
するためになされたものであって、その一態様として
は、多重化された複数のバスから成る多重化バスと、多
重化された複数の主記憶からなり、各々の主記憶は、上
記バスのいずれかを介してアクセス可能な多重化主記憶
と、キャッシュメモリとプロセッサとの組を複数組有
し、各組が異なるバスに接続されたプロセッサユニット
とを含んで構成される情報処理装置において、ある主記
憶に不調が生じた場合、該不調な主記憶と接続されたキ
ャッシュメモリを当該バスから論理的に切り離す切り離
し手段と、ある主記憶の内容を、該主記憶と多重化され
た他の主記憶に複写する複写手段とを有し、上記プロセ
ッサユニットは、上記不調な主記憶が使用可能となった
場合、使用可能となった主記憶へのデ−タの複写を上記
複写手段に行わせ、その後、キャッシュメモリに格納さ
れているデータを主記憶に書き込み、さらに、キャッシ
ュメモリの動作の禁止および内容の無効化を行い、ま
た、上記切り離されたキャッシュメモリを初期化し、そ
の後、すべてのキャッシュメモリの動作禁止を解除し、
上記不調であった主記憶と接続されたプロセッサをも用
いて動作を継続する機能を有することを特徴とする情報
処理装置が提供される。

【００１５】この場合、ある主記憶に接続されたキャッ
シュメモリと、他の主記憶に接続されたキャッシュメモ
リと、の間でアドレスおよびデ−タを受渡しするバッフ
ァ手段を有し、上記プロセッサは、ある主記憶に不調が
生じた場合、該不調な主記憶が復旧するまでの間、上記
バッファ手段を介して他のバス上のアドレスおよびデー
タを受け取り、該情報を用いて、動作を継続する機能を
有するものであってもよい。

【００１６】本発明の他の態様としては、多重化された
複数のバスから成る多重化バスと、多重化された複数の
主記憶からなり、各々の主記憶は、上記バスのいずれか
を介してアクセス可能な多重化主記憶と、キャッシュメ
モリとプロセッサとの組を複数組有し、各組が異なるバ
スに接続されたプロセッサユニットと、を含んで構成さ
れる情報処理装置において、ある主記憶に不調が生じた
場合、該不調な主記憶に接続されたキャッシュメモリを
当該バスから論理的に切り離す切り離し手段と、ある主
記憶に接続されたキャッシュメモリと、他の主記憶に接
続されたキャッシュメモリと、の間でアドレスおよびデ
−タを受渡しするバッファ手段とを有し、上記プロセッ
サは、ある主記憶に不調が生じた場合、上記バッファ手
段を介して上記他のバスのアドレスおよびデータを受け
取り、該情報を用いて動作を継続する機能を有すること
を特徴とする情報処理装置が提供される。

【００１７】なお、以上説明してきた情報処理装置にお
いては、上記主記憶の動作状態を監視する監視手段を有
し、上記切り離し手段は、該監視手段を介して上記手記
憶の不調を検知し、上記プロセッサユニットは、上記監
視手段を介して上記主記憶の不調および／または該不調
な主記憶が使用可能となったことを検知するものであっ
てもよい。

【００１８】本発明の他の態様としては、主記憶装置の
同一の記憶領域に対して重複して割り当てられているキ
ャッシュメモリ内の記憶領域の重複セット数の２倍の回
数だけ、異なるアドレスを用いてデ−タの読み出しを行
うことを特徴とするキャッシュメモリの更新方法が提供
される。

【００１９】

【作用】監視手段は、バス、主記憶が正常に動作してい
るか否かを監視している。該監視手段があるバスの使用
不能状態を検知すると、切り離し手段は、該バスに接続
されたキャッシュメモリを当該プロセッサから論理的に
切り離す。

【００２０】この場合、キャッシュメモリと切り離され
ていないプロセッサについては、そのまま処理をつつけ
る。一方、キャッシュメモリから切り離されたプロセッ
サは、バッファ手段を介して、他のバスのアドレスおよ
びデータを受け取り、該情報を用いて、動作を継続す
る。

【００２１】主記憶を取り替えるなどすることにより、
使用不能なバスが再度使用可能となったことを上記監視
手段が検知すると、複写手段は、使用可能になった主記
憶に、該主記憶と多重化されている他の主記憶の内容を
複写手段に複写する。該複写が完了すると、つづいて、
すべてのキャッシュメモリについて、キャッシュメモリ
のみ書き換えて主記憶を書き換えていないデータを全て
当該主記憶に書き込む。さらに、その動作の禁止および
その内容の無効化を行い、また、上記切り離されたキャ
ッシュメモリを初期化する。その後、すべてのキャッシ
ュメモリの動作禁止を解除し、上記使用不能であったバ
スと接続されたプロセッサをも用いて動作を再開する。

【００２２】なお、キャッシュメモリの無効化は、以下
の手法により行ってもよい。

【００２３】主記憶装置の同一の記憶領域に対して重複
して割り当てられているキャッシュメモリ内の記憶領域
の重複セット数の２倍の回数だけ、異なるアドレスを用
いてデ−タの読み出しを行う。すると、該アドレスにキ
ャッシュメモリ内に既に格納されているアドレスが全て
（重複セット数種類）含まれていたとしても、最低、重
複セット数と同じ回数だけのキャッシュミスが発生す
る。キャッシュミスが発生すると、キャッシュメモリに
今まで格納されていたデ−タを主記憶に格納等する。つ
まり、重複セット数と同じ回数のキャッシュミスを発生
させることにより、キャッシュメモリ内の全てのデ−タ
の更新を行うことができる。

【００２４】

【実施例】本発明の実施例を図面を用いて説明する。但
し、本願発明はこれ限定されるものではない。

【００２５】図１は本発明の一実施例を示す図である。

【００２６】情報処理装置１０００は、プロセッサユニ
ット１１０と、プロセッサユニット１２０と、多重化バ
ス２００と、多重化主記憶３００とにより構成される。
該多重化バス２００は、二重化されており、互いに独立
したバス２１０とバス２２０とを有している。また同様
に、多重化主記憶３００も、二重化されており、互いに
独立した主記憶３１０と主記憶３２０とを有している。

【００２７】プロセッサユニット１１０と１２０は各々
内部が冗長化されており、内部に故障が発生しても、プ
ロセッサユニットは動作が継続可能となっている。な
お、プロセッサユニットを二つ（プロセッサユニット１
１０と１２０）設けているのは、処理の能力向上のみな
らず、信頼性向上のためである。例えば、プロセッサユ
ニット１１０の内部に故障が発生した場合は、プロセッ
サユニットは動作を継続し、プロセッサユニット１１０
を良品であるプロセッサユニット１１０’と交換すると
きは、プロセッサユニット１２０がプロセッサユニット
１１０の処理を引き継いで実行し、プロセッサユニット
１１０をプロセッサユニット１１０’と交換し終わった
ら、プロセッサユニット１１０’が処理を再開し、故障
発生から故障部位を含むユニットの交換が終了するま
で、連続して動作が可能であるようになっている。

【００２８】プロセッサユニットの内部についてプロセ
ッサユニット１１０を例に取って説明する。プロセッサ
ユニット１１０には、上述したとおり信頼性向上のた
め、内部が冗長化されており、全く同一の動作を行うプ
ロセッサを二つ有している。また、処理速度を向上する
ため、おのおののプロセッサにはキャッシュメモリ４１
１とキャッシュメモリ４１２が設けられている。キャッ
シュメモリも、高信頼化のため、二重化されており、二
重化されたバスの各々に接続される。すなわち、キャッ
シュメモリ４１１はバス２１０に、キャッシュメモリ４
１２はバス２２０に接続される。

【００２９】本実施例の情報処理装置は、主記憶共有型
マルチプロセッサ構成となっているため、キャッシュメ
モリ４１１および４１２は、従来の技術の項で引用され
ているものとほぼ同等のバス・スヌープ機能を有してい
る。バス・スヌープ機能は、キャッシュメモリ４１１お
よび４１２に内蔵されたスヌ−パ１４１１および１４１
２により実現され、キャッシュメモリ４１１のスヌ−パ
１４１１はバス２１０、キャッシュメモリ４１２のスヌ
−パ１４１２はバス２２０を監視して、当該プロセッサ
ユニット１１０内のキャッシュメモリおよびプロセッサ
ユニット１２０内のキャッシュメモリの一致化制御を行
なう。図５にキャッシュメモリの状態遷移マトリクスを
示すが、バス・スヌープ機能の詳細については、本発明
の本旨ではないので説明を省略する。

【００３０】この他にもプロセッサユニットは、コピ−
コントロ−ラ６１０、チェック機構５１０等を有してい
る。コピ−コントロ−ラ６１０は、主記憶３１０と主記
憶３２０との間でのデ−タのコピ−を行う機能を有す
る。その詳細は、後述する動作説明を併せて行う。チェ
ック機構５１０は、キャッシュメモリなどの動作を監視
することにより、主記憶やバスが正常に作動しているか
否かを監視するものである。但し、以上検出の具体的な
手法はこれに限定されるものではなく、直接、主記憶や
バスの動作状態を監視するものでも構わない。

【００３１】主記憶は、ハ−ドディスク、半導体メモリ
などにより実現されるものである。但し、これに限定さ
れるものではない。

【００３２】以下、多重化バス２００のうちバス２１０
が主記憶３１０の故障により動作不能となってから、主
記憶３１０が良品である主記憶３１０’と交換されて、
バス２１０が再度動作可能となるまでの、キャッシュメ
モリの制御について図３のフローチャートに従って、説
明する。

【００３３】主記憶３１０に故障すると、バス２１０は
動作不能となる。なお、ここでいう「主記憶の故障」と
は、単に主記憶３１０のみに限定されるものではなく、
バス２１０の故障までをも含む概念である。

【００３４】バス２１０が動作不能となると（ステップ
３１）、キャッシュメモリ４１１のスヌ−パ１４１１と
キャッシュメモリ４１２のスヌ−パ１４１２の動作が一
致しなくなり、チェック機構５１０によりキャッシュメ
モリ４１１に異常が検出される。すると、バスインタフ
ェ−ス８１１は、キャッシュメモリ４１１を、バス２１
０から切り離す（ステップ３２）。

【００３５】主記憶３１０が良品の主記憶３１０’に交
換されるまでの間は、障害が検出されなかったバス２２
０のみがオンライン系として、動作を継続する。つま
り、プロセッサユニット１１０は、キャッシュメモリ４
１２のみを用いて、処理を継続する。なお、これと並行
して、プロセッサユニット１１０は、バス２１０の障害
要因が除去されたか否かを監視しつづけている（ステッ
プ３３） 主記憶３１０が良品の主記憶３１０’に交換されると、
コピーコントローラ６１０が、オンライン系の主記憶３
２０から、主記憶３１０’にデータをコピーする（ステ
ップ３４）。コピーコントローラは、本実施例では、プ
ロセッサユニット１１０に内蔵されているが、多重化バ
ス２００の両系に接続されるユニットの中であれば、プ
ロセッサユニット１１０以外の場所に配置されていても
良い。

【００３６】コピ−は、見かけ上、該情報処理装置の処
理と並行して実行される。すなわち、コピーコントロー
ラ６１０は、バス２００が使用されていない時に、一定
の語数のデ−タを主記憶３２０から主記憶３１０’にコ
ピ−する。この間は、バス２００を他のバスマスタが使
用出来ぬように占有（リザーブ）しておく。コピ−コン
トロ−ラ６１０は、データの読み出しについてはオンラ
イン系の主記憶３２０から行う。一方、デ−タの書き込
みは、主記憶３２０および３１０’の両系に対して行
う。なお、コピ−コントロ−ラ６１０によるコピー中の
主記憶の読み出し・書き込みは、通常のバスマスタによ
る主記憶の読み出し・書き込みとは異なるコマンドを用
いて実施される。これは、スヌ−パによるキャッシュメ
モリの一致化制御を必要としないからである。

【００３７】この間、プロセッサユニット１１０および
１２０は、読み出し・書き込みは主記憶３２０および３
１０’の両系に対して実施するが、読み出したデータの
うちオンライン系の主記憶３２０から読み出した方だけ
を使用して処理を行なう。これは、障害回復中の主記憶
と、オンライン系の主記憶の内容が一部一致していない
状態にあるからである。

【００３８】コピーが終了すると、プロセッサ１１０お
よび１２０は、当該プロセッサユニット内キャッシュメ
モリのみ更新され、主記憶の更新が終了していないデー
タを全て主記憶に書き込む（ステップ３５）。

【００３９】本実施例では、ソフトウェアを用いて、全
てのキャッシュメモリアドレスに対して、キャッシュメ
モリのセット数の二倍の種類の主記憶アドレスに対する
読み出しを実施し、故意にキャッシュメモリのミスを発
生させ、全てのキャッシュメモリアドレスおよびセット
で置き換え（リプレース）を起こすことにより、これを
実現している。

【００４０】以下、本実施例では、キャッシュメモリ４
１１および４１２が、２ウェイセットアソシアティブ方
式のキャッシュメモリであると仮定して、キャッシュメ
モリのセット数の二倍の種類の主記憶アドレスに対する
読み出しを行う理由を説明する。

【００４１】２ウェイセットアソシアティブ方式のキャ
ッシュメモリでは、主記憶アドレスのうち、キャッシュ
メモリアクセスに使用するビットが同一であるアドレス
のデ−タが、キャッシュメモリに二つ存在する。例え
ば、主記憶アドレスが１６進数で３桁の情報処理装置
で、キャッシュメモリアクセスに使用するアドレスが、
主記憶アドレスの１６進数で下２桁であるとする。キャ
ッシュメモリの００番地には主記憶アドレスの１６進数
で下２桁が００であるデ−タが二つ格納可能である。

【００４２】ここで、キャッシュメモリの００番地に主
記憶アドレス１００番地と、主記憶アドレス２００番地
のデ−タが格納されているとする。これらの両方がプロ
セッサユニットにより書換えられており、主記憶の書換
えが行われていない場合には、１００番地でも２００番
地でもなく且つ１６進数で下２桁が００である、二つの
主記憶アドレス、例えば３００番地と４００番地、にア
クセスしないと、キャッシュメモリの置き換えが発生せ
ず、主記憶を書換えていないデ−タを、両方とも主記憶
に書き込むことはできない。

【００４３】一方、キャッシュメモリに格納されている
デ−タの主記憶アドレスは、通常プロセッサユニットか
らわからないようになっており、プロセッサユニット
は、どの二つの主記憶アドレスにアクセスすれば、主記
憶を書換えていないデ−タを両方とも主記憶に書き込め
るかがわからない。もし、キャッシュメモリに格納され
ているデ−タの主記憶アドレスがプロセッサユニットか
らわかるようにしたとしても、プロセッサユニットがキ
ャッシュメモリに格納されたデ−タの主記憶アドレスを
調べ、アクセスする主記憶アドレスを決定してからキャ
ッシュメモリにアクセスを行ったのでは、処理時間が長
くなってしまう。

【００４４】そこで、本実施例では、あるキャッシュメ
モリアドレスに対し、４種類の主記憶アドレスで読み出
しを行なえば、このうち二つの主記憶アドレスがキャッ
シュメモリ格納されたデ−タの主記憶アドレスと一致し
たとしても、最低残りの２回はキャッシュメモリのミス
が発生することに着目している。つまり、キャッシュミ
スが発生すると、当該キャッシュメモリ内のデータは、
主記憶内のデータと置き換えられる。またこれと同時
に、キャッシュメモリのみ書き換えて主記憶を書き換え
ていないデータは、主記憶に格納される。これを、全て
のキャッシュメモリアドレスに対して実行することによ
り、キャッシュメモリ内の主記憶未書き換えデータを、
全て主記憶に格納できる。

【００４５】キャッシュメモリ４１２内の主記憶未書き
換えデータの主記憶への書き込みが終了したら、プロセ
ッサユニット１１０はキャッシュメモリ４１２の動作を
禁止し（ステップ３５）、キャッシュメモリ４１２とス
ヌ−パ１４１２のタグを全て無効化する（ステップ３
６）。さらに、プロセッサユニット１１０は、キャッシ
ュメモリ４１１のスヌ−パ１４１２のエラー状態をクリ
アし（ステップ３８）、キャッシュメモリ４１１および
４１２の動作禁止を解除する（ステップ３９）。これ以
後、キャッシュメモリ４１１および４１２は正常動作を
再開する。この時点では、キャッシュメモリ内に当該プ
ロセッサにより書き替えられたデータは存在しないの
で、スヌーパのディレクトリが初期状態となっても、キ
ャッシュメモリとの不一致はない。

【００４６】本実施例では、これら一連の制御を行うソ
フトウェアプログラムは、プロセッサユニット１１０に
設けられた、読みだし専用メモリ（図示せず）格納され
る。これは、主記憶上にこれらのプログラムを格納した
場合、プログラム実行中に主記憶へのアクセスが必要と
なり、制御が煩雑となるのを防止するためである。

【００４７】このようにして、多重化バス２００のう
ち、片系のバス、例えばバス２１０が動作不能となって
も、プロセッサユニット１１０は動作を継続できる。ま
た、バス２１０が動作不能となった要因が取り除かれて
再度動作可能となった場合には、キャッシュメモリの一
致化が保証される。

【００４８】他の実施例を説明する。

【００４９】本実施例の情報処理装置は、上記実施例と
較べてプロセッサユニット１１０の内部構成が異なって
いる。なお、装置全体での基本構成は同じである。

【００５０】図２に本実施例のプロセッサユニット１１
０の内部構成を示す。本実施例では、キャッシュメモリ
４１１とキャッシュメモリ４１２との間でバスインタフ
ェースの情報を受渡しができるように、バスバッファ７
１０が設けられている。即ち、バスバッファ７１０は通
常ハイインピーダンス状態となっているが、バス２１０
が使用不能となったときは、バスバッファ７１０はバス
２２０とキャッシュメモリ４１１が論理的に接続される
ようにし、バス２２０が使用不能となったときは、バス
バッファ７１０はバス２１０とキャッシュメモリ４１２
が論理的に接続されるように機能する。

【００５１】以下、多重化バス２００のうちバス２１０
が主記憶３１０の故障により動作不能となってから、主
記憶３１０が良品である主記憶３１０’と交換されて、
バス２１０が再度動作可能となるまでの、キャッシュメ
モリの制御について図４のフローチャートに従って、説
明する。

【００５２】主記憶３１０に故障が検出されると、バス
２１０は動作不能となる（ステップ４１）。バス２１０
が動作不能となると、バスインタフェ−ス８１１は、キ
ャッシュメモリ４１１をバス２１０より理論的に切り離
す。一方、バスバッファ７１０はバス２２０をキャッシ
ュメモリ４１１に論理的に接続する。この間、キャッシ
ュメモリ４１１はバス２２０上の情報に基づき動作を継
続する（ステップ４２）。これと並行して、プロセッサ
ユニットは、バス２１０の障害要因が除去されたか否か
を監視しつづける（ステップ４３）。

【００５３】主記憶３１０が良品である主記憶３１０’
に交換されること等により、バス２１０の障害要因が除
去された場合には、コピーコントローラ６１０により主
記憶３２０のデータを主記憶３１０’にコピーする。デ
ータのコピーが終了すると、バスバッファ７１０は再度
ハイインピーダンス状態となり、キャッシュメモリ４１
１はバス２２０から切り離された後、バス２１０に論理
的に接続され、バス２１０上の情報に基づき処理を継続
する（ステップ４４）。

【００５４】このようにして、多重化バス２００のう
ち、片系のバス２１０が動作不能となっても、プロセッ
サユニット１１０は動作を継続でき、また、バス２１０
が動作不能となった要因が取り除かれて再度動作可能と
なっても、キャッシュメモリの一致化が保証される。

【００５５】

【発明の効果】本発明は、主要構成要素が多重化された
情報処理装置において、キャッシュメモリを利用でき、
かつ主記憶共有型マルチプロセッサ構成とすることがで
きる、という効果がある。この場合、障害が発生した場
合でも、動作を継続できると共に、障害からの復帰時
に、キャッシュメモリ内に存在したデ−タが損失するこ
と等を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す構成図である。

【図２】本発明の第二の実施例を示す構成図である。

【図３】第一の実施例における、主記憶３１０の故障発
生から主記憶３１０’に交換されて再度通常動作に戻る
までの処理を示すフローチャートである。

【図４】本発明の第二の実施例における、主記憶３１０
の故障発生から主記憶３１０’に交換されて再度通常動
作に戻るまでの処理を示すフローチャートである。

【図５】本発明の一実施例におけるキャッシュメモリの
状態遷移を示す図。

【符号の説明】

１１０・・プロセッサユニット、１２０・・プロセッサ
ユニット、２００・・多重化バス、２１０・・バス、２
２０・・バス、３００・・多重化主記憶、３１０・・主
記憶、３２０・・主記憶、４１１・・キャッシュメモ
リ、４１２・・キャッシュメモリ、５１０・・チェック
機構、６１０・・コピーコントローラ、７１０・・バス
バッファ、８１１・・バスインタフェ−ス、８１２・・
バスインタフェ−ス、１０００・・情報処理装置、１４
１１・・スヌーパ、１４１２・・スヌーパ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高谷 壮一 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 金川 信康 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 渡辺 弘 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 松本 敏雄 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 横山 和治 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (5)

【特許請求の範囲】
1. 【請求項１】多重化された複数のバスから成る多重化バ
   スと、 多重化された複数の主記憶からなり、各々の主記憶は、
   上記バスのいずれかを介してアクセス可能な多重化主記
   憶と、 キャッシュメモリとプロセッサとの組を複数組有し、各
   組が異なるバスに接続されたプロセッサユニットと、 を含んで構成される情報処理装置において、 ある主記憶に不調が生じた場合、該不調な主記憶と接続
   されたキャッシュメモリを当該バスから論理的に切り離
   す切り離し手段と、 ある主記憶の内容を、該主記憶と多重化された他の主記
   憶に複写する複写手段と、 を有し、 上記プロセッサユニットは、 上記不調な主記憶が使用可能となった場合、使用可能と
   なった主記憶へのデ−タの複写を上記複写手段に行わ
   せ、 その後、キャッシュメモリに格納されているデータを主
   記憶に書き込み、さらに、キャッシュメモリの動作の禁
   止および内容の無効化を行い、また、上記切り離された
   キャッシュメモリを初期化し、 その後、すべてのキャッシュメモリの動作禁止を解除
   し、上記不調であった主記憶と接続されたプロセッサを
   も用いて動作を継続する機能を有すること、 を特徴とする情報処理装置。
2. 【請求項２】ある主記憶に接続されたキャッシュメモリ
   と、他の主記憶に接続されたキャッシュメモリと、の間
   でアドレスおよびデ−タを受渡しするバッファ手段を有
   し、 上記プロセッサは、当該主記憶に不調が生じた場合、該
   不調な主記憶が復旧するまでの間、上記バッファ手段を
   介して他のバス上のアドレスおよびデータを受け取り、
   該情報を用いて、動作を継続する機能を有すること、 を特徴とする請求項１記載の情報処理装置。
3. 【請求項３】多重化された複数のバスから成る多重化バ
   スと、 多重化された複数の主記憶からなり、各々の主記憶は、
   上記バスのいずれかを介してアクセス可能な多重化主記
   憶と、 キャッシュメモリとプロセッサとの組を複数組有し、各
   組が異なるバスに接続されたプロセッサユニットと、 を含んで構成される情報処理装置において、 ある主記憶に不調が生じた場合、該不調な主記憶に接続
   されたキャッシュメモリを当該バスから論理的に切り離
   す切り離し手段と、 ある主記憶に接続されたキャッシュメモリと、他の主記
   憶に接続されたキャッシュメモリと、の間でアドレスお
   よびデ−タを受渡しするバッファ手段とを有し、 上記プロセッサは、当該主記憶に不調が生じた場合、上
   記バッファ手段を介して上記他のバスのアドレスおよび
   データを受け取り、該情報を用いて動作を継続する機能
   を有すること、 を特徴とする情報処理装置。
4. 【請求項４】上記主記憶の動作状態を監視する監視手段
   を有し、 上記切り離し手段は、該監視手段を介して上記手記憶の
   不調を検知し、 上記プロセッサは、上記監視手段を介
   して上記主記憶の不調および／または該不調な主記憶が
   使用可能となったことを検知すること、 を特徴とする請求項１，２または３記載の情報処理装
   置。
5. 【請求項５】主記憶装置の同一の記憶領域に対して重複
   して割り当てられているキャッシュメモリ内の記憶領域
   の重複セット数の２倍の回数だけ、異なるアドレスを用
   いてデ−タの読み出しを行うこと、 を特徴とするキャッシュメモリの更新方法。