JPH05204849A - Synchronous serial bus system - Google Patents
Synchronous serial bus systemInfo
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- JPH05204849A JPH05204849A JP4034296A JP3429692A JPH05204849A JP H05204849 A JPH05204849 A JP H05204849A JP 4034296 A JP4034296 A JP 4034296A JP 3429692 A JP3429692 A JP 3429692A JP H05204849 A JPH05204849 A JP H05204849A
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【産業上の利用分野】本発明は、1つまたは複数のマス
タ局から1つまたは複数のスレーブ局にシリアルデータ
を送出し、受信したスレーブ局から受信確認が出力され
る同期式シリアルバス方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous serial bus system in which serial data is transmitted from one or a plurality of master stations to one or a plurality of slave stations and reception confirmation is output from the received slave stations. ..
【0002】[0002]
【従来の技術】同期式シリアルバス方式として、2線式
のI2Cバス方式(フィリップス社)、3線式のIMバ
ス方式(ITT/Inter Metalic社)、4
線式のMバス方式(モトローラ社)、或いは5線式のD
MPバス方式(SONY)などが知られている。 2. Description of the Related Art As a synchronous serial bus system, a two-wire I 2 C bus system (Philips), a three-line IM bus system (ITT / Inter Metallic), 4
Wire M bus system (Motorola) or 5 wire D
The MP bus system (SONY) and the like are known.
【0003】前記I2Cバス方式は、クロック(CL
K)とデータ(DATA)とを双方向に伝送する2本の
ケーブルを用いてデータ伝送を行う。The I 2 C bus system uses a clock (CL
K) and data (DATA) are bidirectionally transmitted by using two cables.
【0004】また前記IMバス方式は、クロックとデー
タの他にマスタ局からスレーブ局に送出される複数バイ
トの命令コードのうち、先頭のデバイスアドレスを検出
するために制御信号(CTRL)を伝送するラインを追
加したものである。このIMバス方式は、複数バイトで
構成される命令に対して制御信号ラインに「END」コ
ードを乗せることで、命令毎の区切りを明確にし、誤動
作の発生を防止している。Further, in the IM bus system, a control signal (CTRL) is transmitted in order to detect a device address at the head of a command code of a plurality of bytes sent from a master station to a slave station, in addition to a clock and data. The line is added. In this IM bus system, by putting an "END" code on a control signal line for an instruction composed of a plurality of bytes, a delimiter for each instruction is clarified and a malfunction is prevented.
【0005】さらに前記Mバス方式は、4本のケーブル
すなわちクロック用のライン、送受信用の2本のデータ
ライン、およびスレーブセレクト用のケーブルを用いて
いる。Mバス方式に接続されるスレーブ局はマスタ局か
らのスレーブセレクト信号によってアクセスされる(ス
レーブとなる)デバイスが決定されるため、前記I2C
バス方式およびIMバス方式と異なり、デバイスアドレ
スを割り当てる必要がない。Further, the M bus system uses four cables, that is, a clock line, two transmission / reception data lines, and a slave select cable. M slave station connected to the bus system is accessed by the slave select signal from the master station (the slave) because the device is determined, the I 2 C
Unlike the bus system and the IM bus system, it is not necessary to assign a device address.
【0006】さらにまた前記DMPバス方式は、クロッ
ク用のライン、送受信用の2本のデータライン、コント
ロールライン、およびマルチマスタ制御ラインを用い、
複数のマスタ局と複数のスレーブ局とのデータ伝送を可
能としている。Furthermore, the DMP bus system uses a clock line, two data lines for transmission / reception, a control line, and a multi-master control line,
It enables data transmission between multiple master stations and multiple slave stations.
【0007】[0007]
【発明が解決しようとする課題】ところで前記したI2
Cバス方式は2線式であるから、ハードウエア構成は簡
単であるものの、このI2Cバス方式に接続されるすべ
てのスレーブ局には、それぞれ識別番号が割り当てら
れ、その識別番号を識別するために特殊なデコーダが必
要となるという問題点が存在する。また1本のデータラ
インで送受信を行うため、プロトコル(通信手順)が複
雑な上、マルチマスタモードにおいて、ハングアップ
(複数のCPUがすべてスレーブ状態で待機し続ける状
態)を起こす危険がある。By the way, the above-mentioned I 2
Since the C bus system is a two-wire system, the hardware configuration is simple, but an identification number is assigned to each slave station connected to this I 2 C bus system, and the identification number is identified. Therefore, there is a problem that a special decoder is required. In addition, since data is transmitted and received by one data line, the protocol (communication procedure) is complicated, and there is a risk of causing a hangup (a state in which a plurality of CPUs continue to stand by in a slave state) in the multi-master mode.
【0008】またIMバス方式は、上述したように誤動
作の確率は低下するが、トーカ(マスタ局)の命令がリ
スナ(スレーブ局)に正しく解釈されているか否かの確
認が出来ず、マルチマスタ構成を形成することができな
いという問題点がある。In the IM bus system, the probability of malfunction is reduced as described above, but it is not possible to confirm whether the talker (master station) commands are correctly interpreted by the listener (slave station), and the multi-master system is not available. There is a problem that the structure cannot be formed.
【0009】さらにMバス方式は、マルチマスタ構成を
採ることができるが、マスタ局の数に比例してスレーブ
セレクトの本数が増加し、結線が複雑になるという問題
点がある。Further, although the M bus system can adopt a multi-master configuration, there is a problem in that the number of slave selects increases in proportion to the number of master stations and the wiring becomes complicated.
【0010】さらにまたDMPバス方式は、バスと周辺
ディバイスを結ぶインタフェースの構成が複雑になり、
また各スレーブ局からの戻りデータは全ての周辺装置の
診断にとって充分なものとなっておらず、さらに使用で
きるデバイスのビット数に制限がある等の問題点があ
る。Furthermore, in the DMP bus system, the configuration of the interface connecting the bus and the peripheral device becomes complicated,
Further, the return data from each slave station is not sufficient for diagnosis of all peripheral devices, and there is a problem that the number of bits of the usable device is limited.
【0011】本発明は、この様な点に鑑みて成されたも
のであり、簡単なプロトコルで各種伝送モード、特に診
断モードが実現でき、またバスインタフェースが大幅に
簡素化される同期式シリアルバス方式を提供することを
課題としている。The present invention has been made in view of the above points, and various types of transmission modes, particularly a diagnostic mode, can be realized by a simple protocol, and a synchronous serial bus whose bus interface is greatly simplified. The challenge is to provide a method.
【0012】[0012]
【課題を解決するための手段】前記課題を達成するため
に成された本発明の同期式シリアルバス方式は、4線回
線によって相互に接続された複数の局を有し、4線回線
が複数局のうちの1個のマスタ局と複数個のスレーブ局
との間で、クロックを伝送するクロック伝送ライン、マ
スタ局からスレーブ局へのデータを伝送する第1のデー
タ伝送ライン、スレーブ局からマスタ局へのデータを伝
送する第2の伝送ラインおよび制御信号を伝送する制御
信号伝送ラインを介して接続される同期式シリアルバス
方式において、各スレーブ局にはそれぞれデバイスアド
レスが設定され、マスタ局は、制御信号を制御信号伝送
ラインに出力し、クロックをクロック伝送ラインに出力
すると共に、第1のデータ伝送ラインにシリアルデータ
を送信すべきスレーブ局のデバイスアドレスとシリアル
データを送出し、スレーブ局はマスタ局より送出された
制御信号およびクロックに応答してシリアルデータを受
信し、デバイスアドレスが一致したスレーブ局が受信し
たデータを第2の伝送ラインを介してマスタ局に受信デ
ータを送出するものであって、第1のデータ伝送ライン
が、少なくともデバイスアドレスを示すデータの転送中
においては、制御信号伝送ラインのレベルがハイレベル
に成され、また第1のデータ伝送ラインが、少なくとも
マスタ局からスレーブ局へのシリアルデータの転送中、
および第2のデータ伝送ラインが、スレーブ局からマス
タ局へのリターンデータの転送中においては、制御信号
伝送ラインのレベルがローレベルに成される点に特徴を
有する。SUMMARY OF THE INVENTION The synchronous serial bus system of the present invention, which has been made to achieve the above object, has a plurality of stations connected to each other by a 4-wire line and a plurality of 4-wire lines. A clock transmission line that transmits a clock between one master station and a plurality of slave stations, a first data transmission line that transmits data from the master station to the slave stations, and a slave station to the master. In the synchronous serial bus system connected via a second transmission line for transmitting data to the station and a control signal transmission line for transmitting a control signal, each slave station is set with a device address and the master station is , A control signal is output to the control signal transmission line, a clock is output to the clock transmission line, and serial data is transmitted to the first data transmission line. Device address and serial data of the slave station, the slave station receives the serial data in response to the control signal and the clock sent from the master station, and the slave station whose device address matches the second data Receiving data is transmitted to the master station via the transmission line, and the level of the control signal transmission line is set to a high level while the first data transmission line is at least transferring the data indicating the device address. , And the first data transmission line is at least transferring serial data from the master station to the slave station,
The second data transmission line is characterized in that the level of the control signal transmission line is set to the low level during the transfer of the return data from the slave station to the master station.
【0013】[0013]
【作用】上記構成の同期式シリアルバス方式において
は、1個のマスタ局と複数個のスレーブ局との間を、ク
ロックを伝送するクロック伝送ライン、マスタ局からス
レーブ局へのデータを伝送する第1のデータ伝送ライ
ン、スレーブ局からマスタ局へのデータを伝送する第2
の伝送ラインおよび制御信号を伝送する制御信号伝送ラ
インの4線回線が接続され、前記第1のデータ伝送ライ
ンおよび第2の伝送ラインによって、マスタ局と複数個
のスレーブ局との間で相互にデータが伝送される。In the synchronous serial bus system of the above construction, a clock transmission line for transmitting a clock between one master station and a plurality of slave stations, and a first line for transmitting data from the master station to the slave stations. 1 data transmission line, 2nd for transmitting data from slave station to master station
And a four-line control signal transmission line for transmitting control signals are connected to each other, and the first data transmission line and the second transmission line mutually connect between a master station and a plurality of slave stations. Data is transmitted.
【0014】この時、前記第1のデータ伝送ラインが、
少なくともデバイスアドレスを示すデータの転送中にお
いては、前記制御信号伝送ラインのレベルがハイレベル
に成され、また前記第1のデータ伝送ラインが、少なく
ともマスタ局からスレーブ局へのシリアルデータの転送
中、および前記第2のデータ伝送ラインが、スレーブ局
からマスタ局へのリターンデータの転送中においては、
前記制御信号伝送ラインのレベルがローレベルに成され
る。At this time, the first data transmission line is
At least during the transfer of data indicating the device address, the level of the control signal transmission line is set to a high level, and the first data transmission line is at least during the transfer of serial data from the master station to the slave station, And while the second data transmission line is transferring the return data from the slave station to the master station,
The level of the control signal transmission line is set to low level.
【0015】従って、制御信号伝送ラインのレベルによ
ってアクセスおよびデータ伝送モードが設定され、簡潔
なプロトコルによってマスタ局と複数個のスレーブ局と
の間のデータ伝送が達成できるシングルマスタ方式の同
期式シリアルバス方式が提供できる。Therefore, the access and data transmission modes are set according to the level of the control signal transmission line, and the data transmission between the master station and a plurality of slave stations can be achieved by a simple protocol. A method can be provided.
【0016】[0016]
【実施例】以下、本発明の実施例について、図面を参照
して説明する。図1に本発明の第1の実施例であるシン
グルマスタ方式による同期式シリアルバス方式の構成を
示す。この同期式シリアルバス方式は、マスタ局1と第
1乃至第Nのスレーブ局2(1)……2(n)が4本の伝送ラ
イン(ケーブル)3A乃至3Dで接続されている。前記
第1乃至第Nのスレーブ局2(1)……2(n)はそれぞれバ
スインターフェース4(1)……4(n)を介してそれぞれ複
数の周辺装置5(1)……5(n)に接続される構成がとられ
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration of a synchronous serial bus system by a single master system which is a first embodiment of the present invention. In this synchronous serial bus system, a master station 1 and first to Nth slave stations 2 (1) ... 2 (n) are connected by four transmission lines (cables) 3A to 3D. The first to Nth slave stations 2 (1) ... 2 (n) are respectively connected to a plurality of peripheral devices 5 (1) .. 5 (n) via bus interfaces 4 (1) .. 4 (n). ) Is adopted.
【0017】前記4本のケーブルは、クロック(CL
K)を伝送するクロック伝送ライン3A、マスタ局から
スレーブ局へのデータ(MOSI)を伝送する第1のデ
ータ伝送ライン3B、スレーブ局からマスタ局へのデー
タ(MISO)を伝送する第2の伝送ライン3C、およ
び制御信号(CTRL)を伝送する制御信号伝送ライン
3Dより構成している。The four cables are clock (CL
Clock transmission line 3A for transmitting K), first data transmission line 3B for transmitting data (MOSI) from the master station to the slave station, second transmission for transmitting data (MISO) from the slave station to the master station It is composed of a line 3C and a control signal transmission line 3D for transmitting a control signal (CTRL).
【0018】図2は、前記複数のスレーブ局2(1)……
2(n)のうちの1つのスレーブ局2の一例を示してお
り、他のスレーブ局も図2に示す例と同一の構成に成さ
れる。すなわち図2において、破線で囲まれた4はイン
ターフェースを示しており、このインターフェース4に
は、前記したとおり4本のケーブル3A乃至3Dが接続
されている。FIG. 2 shows the plurality of slave stations 2 (1) ...
2 (n) shows an example of one slave station 2, and other slave stations have the same configuration as the example shown in FIG. That is, in FIG. 2, reference numeral 4 surrounded by a broken line indicates an interface, and the four cables 3A to 3D are connected to the interface 4 as described above.
【0019】前記4本のケーブルのうち、クロック伝送
ライン3A、第1のデータ伝送ライン3B、制御信号伝
送ライン3Dの3本のケーブルが接続されているタイミ
ング信号生成部10は、書き込み信号W0乃至W15(図
示例はW0乃至W7を使用)、読み出し信号RD、バッフ
ァ制御信号G0乃至G15(図示例はG0乃至G7を使用)
を生成し、それぞれ同符号で示す出力端子より出力す
る。Of the four cables, the timing signal generating section 10 to which the three cables of the clock transmission line 3A, the first data transmission line 3B, and the control signal transmission line 3D are connected, write signals W0 to W0. W15 (illustrated example uses W0 to W7), read signal RD, buffer control signals G0 to G15 (illustrated example uses G0 to G7)
Are generated and output from the output terminals indicated by the same symbols.
【0020】前記書き込み信号W0乃至W15は、出力装
置、すなわち書き込み用ディバイスとして機能するパラ
レルイン・シリアルアウトのシフトレジスタ11のLD
端子に供給される。なお、図示例では書き込み用ディバ
イスとして、書き込み信号W0が供給されるシフトレジ
スタ11のみが示され、他は省略されている。そして書
き込み信号W0乃至W15はいずれか1つのみがアクティ
ブの状態に成される。このシフトレジスタ11のシリア
ル入力端子SIには、第1のデータ伝送ライン3Bよ
り、データ(MOSI)が供給される。またシフトレジ
スタ11のクロック入力端子CLKには、クロック伝送
ライン3Aよりクロック(CLK)が供給される。The write signals W0 to W15 are output to the output device, that is, the LD of the parallel-in / serial-out shift register 11 functioning as a writing device.
Supplied to the terminal. In the illustrated example, as the write device, only the shift register 11 to which the write signal W0 is supplied is shown, and the others are omitted. Then, only one of the write signals W0 to W15 is made active. Data (MOSI) is supplied to the serial input terminal SI of the shift register 11 from the first data transmission line 3B. The clock (CLK) is supplied to the clock input terminal CLK of the shift register 11 from the clock transmission line 3A.
【0021】また、前記読み出し信号RDは、入力装
置、すなわち読み込み用ディバイスとして機能するパラ
レルイン・シリアルアウトのシフトレジスタ12および
13のそれぞれLD端子に供給される。なお、図示例で
は読み込み用ディバイスとして、シフトレジスタ12お
よび13のみが記載されているが、他にも存在する。こ
のシフトレジスタ12および13のシリアル入力端子S
Iには、第1のデータ伝送ライン3Bより、データ(M
OSI)が供給される。またシフトレジスタ12および
13のクロック入力端子CLKには、クロック伝送ライ
ン3Aよりクロック(CLK)が供給される。The read signal RD is supplied to the LD terminals of the input device, that is, the parallel-in / serial-out shift registers 12 and 13 functioning as a read device. Although only the shift registers 12 and 13 are described as the reading device in the illustrated example, there are other devices. Serial input terminals S of the shift registers 12 and 13
For I, the data (M
OSI) is supplied. A clock (CLK) is supplied to the clock input terminals CLK of the shift registers 12 and 13 from the clock transmission line 3A.
【0022】前記シフトレジスタ11,12,13のそ
れぞれのシリアル出力端子SOは、戻りデータ出力端子
として機能し、D型フリップフロップ14,15,16
のD端子に供給される。このD型フリップフロップ1
4,15,16のそれぞれのクロック入力端子CKに
は、クロック伝送ライン3Aよりクロック(CLK)が
供給され、そのQ端子からの出力はそれぞれMISOバ
ッファ17,18,19の入力端子に供給される。The serial output terminals SO of the shift registers 11, 12, and 13 function as return data output terminals, and D-type flip-flops 14, 15, and 16 are provided.
Is supplied to the D terminal. This D-type flip-flop 1
Clocks (CLK) are supplied from the clock transmission line 3A to the clock input terminals CK of 4, 15, 16 respectively, and the outputs from the Q terminals thereof are supplied to the input terminals of the MISO buffers 17, 18, 19 respectively. ..
【0023】前記タイミング信号生成部10におけるバ
ッファ制御信号G0乃至G15は、そのいずれか1つがア
クティブとなり、戻りデータを順次MISOデータとし
て伝送ライン3Cに送出する。Any one of the buffer control signals G0 to G15 in the timing signal generator 10 becomes active, and the return data is sequentially sent to the transmission line 3C as MISO data.
【0024】図3は、前記図2の破線で囲まれたインタ
ーフェース4部分の詳細を示したものである。すなわ
ち、伝送ライン3Bを介して得られるMOSIデータ
は、第1の8ビットシフトレジスタ30のシリアル入力
端子SIに印加され、さらにシリアル出力端子SOを介
して第2の8ビットシフトレジスタ31のシリアル入力
端子SIに印加される。FIG. 3 shows details of the interface 4 portion surrounded by the broken line in FIG. That is, the MOSI data obtained via the transmission line 3B is applied to the serial input terminal SI of the first 8-bit shift register 30 and further serially input to the second 8-bit shift register 31 via the serial output terminal SO. It is applied to the terminal SI.
【0025】前記第1と第2のシフトレジスタ30,3
1のクロック入力端子CKには、クロック伝送スイッチ
SWを介してクロック伝送ライン3Aよりクロック(C
LK)が印加される。クロック伝送スイッチSWは制御
信号伝送ライン3Dからの制御信号(CTRL)により
オン・オフ制御され、制御信号(CTRL)がハイレベ
ル“H”の時にオンされ、クロック(CLK)を双方の
シフトレジスタ31,32に供給する。The first and second shift registers 30, 3
1 to the clock input terminal CK from the clock transmission line 3A via the clock transmission switch SW.
LK) is applied. The clock transmission switch SW is on / off controlled by a control signal (CTRL) from the control signal transmission line 3D, and is turned on when the control signal (CTRL) is at a high level "H", so that the clock (CLK) is supplied to both shift registers 31. , 32.
【0026】第1及び第2のシフトレジスタ30,31
は、クロック(CLK)によって合計16ビットのデー
タがロードされた状態で制御信号(CTRL)がローレ
ベルとなり、従ってクロック伝送スイッチSWはオフに
成される。一方、クロック伝送スイッチSWを介してカ
ウンタ32にもクロック(CLK)が供給されており、
カウンタ32は制御信号(CTRL)によって到来クロ
ック(CLK)数をカウントする。その出力は第1及び
第2のカウント検出回路33,34に印加される。第1
のカウント検出回路33は、カウント値“8”または
“16”を検出するものであり、これは後述する連続モ
ードまたは基本モードに応じて切り換えられる。また、
第2のカウント検出回路34はカウント値“16”を検
出するものである。First and second shift registers 30, 31
, The control signal (CTRL) becomes low level in the state that a total of 16 bits of data are loaded by the clock (CLK), and therefore the clock transmission switch SW is turned off. On the other hand, the clock (CLK) is also supplied to the counter 32 via the clock transmission switch SW,
The counter 32 counts the number of incoming clocks (CLK) according to the control signal (CTRL). The output is applied to the first and second count detection circuits 33 and 34. First
The count detection circuit 33 detects the count value "8" or "16", which can be switched according to a continuous mode or a basic mode described later. Also,
The second count detection circuit 34 detects the count value "16".
【0027】前記第1のシフトレジスタ30にロードさ
れた上位4ビットは4ビットラッチ回路35において、
第1のカウント検出回路33からの出力によってラッチ
される。そのラッチ回路35の出力は、4/16デコー
ダ36に加えられ、この4/16デコーダ36によって
デコードされた16ビット信号は、それぞれ第1および
第2のゲート制御回路37,38に供給される。The upper 4 bits loaded in the first shift register 30 are stored in the 4-bit latch circuit 35 as follows.
It is latched by the output from the first count detection circuit 33. The output of the latch circuit 35 is applied to the 4/16 decoder 36, and the 16-bit signal decoded by the 4/16 decoder 36 is supplied to the first and second gate control circuits 37 and 38, respectively.
【0028】一方、前記第2のシフトレジスタ31にロ
ードされた8ビットデータのうち、MSBはラッチ回路
39において、前記第2のカウント検出回路34からの
信号によってラッチされる。またシフトレジスタ31に
ロードされた8ビットデータのうち、下位7ビットは比
較回路40の一方に加えられる。比較回路40の他方に
はバスインターフェースに割り当てられた7ビットのア
ドレスA0〜6が加えられ、両者が一致した時に発生する
比較回路40の出力が前記第2のカウント検出回路34
からの信号によってラッチされる。On the other hand, of the 8-bit data loaded in the second shift register 31, the MSB is latched in the latch circuit 39 by the signal from the second count detection circuit 34. Also, of the 8-bit data loaded in the shift register 31, the lower 7 bits are added to one of the comparison circuits 40. A 7-bit address A0 to 6 assigned to the bus interface is added to the other side of the comparison circuit 40, and the output of the comparison circuit 40 generated when the two coincide with each other is the second count detection circuit 34.
Latched by the signal from.
【0029】前記ラッチ回路39及び41の出力は、タ
イミングパルス発生回路42に供給される。このタイミ
ングパルス発生回路42には、クロック伝送ライン3A
よりクロック(CLK)が印加されており、加えて制御
信号伝送ライン3Dからの制御信号(CTRL)も印加
されている。そしてタイミングパルス発生回路42から
は、書き込み制御パルスWx、バッファ制御パルスGx、
および読み出し制御パルスRDが出力される。The outputs of the latch circuits 39 and 41 are supplied to the timing pulse generating circuit 42. The timing pulse generation circuit 42 includes a clock transmission line 3A.
Further, the clock (CLK) is applied, and in addition, the control signal (CTRL) from the control signal transmission line 3D is also applied. Then, from the timing pulse generation circuit 42, a write control pulse Wx, a buffer control pulse Gx,
And the read control pulse RD is output.
【0030】前記書き込み制御パルスWxは第1のゲー
ト制御回路37に供給され、ゲート制御回路37から出
力される書き込み信号伝送ラインW0乃至W15のいずれ
か1つを順にアクテイブに制御する。またバッファ制御
パルスGxは第2のゲート制御回路38に供給され、ゲ
ート制御回路37から出力されるバッファ制御信号伝送
ラインG0乃至G15のいずれか1つを順にアクテイブに
制御する。さらに読み出し制御パルスRDは図2におい
て説明したとおり、周辺ディバイスの入力装置、すなわ
ち読み込み用ディバイスとして機能するシフトレジスタ
12および13のそれぞれLD端子に供給される。The write control pulse Wx is supplied to the first gate control circuit 37, and actively controls any one of the write signal transmission lines W0 to W15 output from the gate control circuit 37 in order. Further, the buffer control pulse Gx is supplied to the second gate control circuit 38, and sequentially controls any one of the buffer control signal transmission lines G0 to G15 output from the gate control circuit 37 to be active. Further, the read control pulse RD is supplied to the input terminals of the peripheral devices, that is, the LD terminals of the shift registers 12 and 13 functioning as read devices, respectively, as described in FIG.
【0031】以下、図4以降に示すタイミングチャート
を参照して、それぞれの動作モードに応じ、その作用を
説明する。まず図4および図5は、本発明の同期式シリ
アルバス方式における基本モードタイミングを示してお
り、図4はライト動作を、図5はリード動作を示す。図
4においてCLKは、クロック伝送ライン3Aにおける
クロックを示し、8クロックを単位として間欠的に伝送
される。またCTRLは、制御信号伝送ライン3Dに伝
送される制御信号を示しており、ハイレベル“H”また
はローレベル“L”の2値が採られ、後述するMOSI
がアドレスを示すものかデータを示すものかを識別す
る。The operation of each operation mode will be described below with reference to the timing charts shown in FIG. First, FIGS. 4 and 5 show basic mode timing in the synchronous serial bus system of the present invention. FIG. 4 shows a write operation and FIG. 5 shows a read operation. In FIG. 4, CLK indicates a clock in the clock transmission line 3A, and is intermittently transmitted in units of 8 clocks. Further, CTRL represents a control signal transmitted to the control signal transmission line 3D, and takes a binary value of a high level "H" or a low level "L", which will be described later.
Identifies whether it indicates an address or data.
【0032】さらにMOSIは、第1のデータ伝送ライ
ン3Bに伝送されるデータを示し、8ビットのファンク
ションデータFと、これに続く8ビットのデバイスアド
レスAと、さらにこれに続く8ビットのシリアルデータ
Dがサイクリックに発生する。前記ファンクションデー
タFは、MSBの1ビットがリード動作またはライト動
作を示すR/Wビットであり、これが“1”のときライ
トW,“0”のときリードRとしている。また、ファン
クションデータFの下位7ビットは機能アドレスであ
り、4(1)乃至4(n)のうち、どのバスインターフェース
を使用するかを決定するものである。また前記デバイス
アドレスAの上位4ビットは周辺ディバイスであるシフ
トレジスタ11乃至13等のうち、どのディバイスを使
用するかを決定するものである。さらにデバイスアドレ
スAの下位4ビットはチャンネルセレクト情報であり、
DAC等の使用チャンネルの選択に利用される。そして
MISOは、第2のデータ伝送ライン3Cに伝送される
データを示している。Further, MOSI indicates the data transmitted to the first data transmission line 3B, which is the 8-bit function data F, the 8-bit device address A following the function data F, and the 8-bit serial data following it. D occurs cyclically. In the function data F, one bit of the MSB is an R / W bit indicating a read operation or a write operation, and when it is "1", it is a write W and when it is "0", it is a read R. The lower 7 bits of the function data F are a functional address and determine which of the 4 (1) to 4 (n) bus interface is to be used. The upper 4 bits of the device address A determine which of the shift registers 11 to 13 which are peripheral devices is to be used. Further, the lower 4 bits of the device address A are channel select information,
It is used to select a channel to be used by DAC or the like. And MISO indicates the data transmitted to the second data transmission line 3C.
【0033】ここで、CTRLがハイレベルとなった場
合には、図3においてクロック伝送スイッチSWはオン
に成され、クロックCLKによってMOSIの8ビット
のファンクションデータFが、前記第2のシフトレジス
タ31にロードされる。またこれに続く8ビットのデバ
イスアドレスAが前記第1のシフトレジスタ30にロー
ドされる。Here, when CTRL is at a high level, the clock transmission switch SW is turned on in FIG. 3, and the 8-bit function data F of MOSI is converted into the second shift register 31 by the clock CLK. Loaded in. Further, the subsequent 8-bit device address A is loaded into the first shift register 30.
【0034】前記第2のシフトレジスタ31にロードさ
れた7ビットの機能アドレスFは、比較回路40の一方
に印加され、比較回路40の他方に印加されるバスイン
ターフェース4(i)のアドレスA0〜6と比較される。す
なわち、4(1)乃至4(n)のうち、マスタ局1より呼び出
されたバスインターフエースである場合に限り、比較回
路40より出力が発生し、その出力はラッチ回路41に
送られる。ラッチ回路41には、第2のカウント検出回
路34より16個のクロックCLKをカウントアップし
たタイミングでラッチ指令が送られる。このためラッチ
回路41からは、タイミングパルス発生回路42に対し
てマッチング出力が印加される。The 7-bit functional address F loaded in the second shift register 31 is applied to one side of the comparison circuit 40, and is applied to the other side of the comparison circuit 40. Compared to 6. That is, among the 4 (1) to 4 (n), only when the bus interface is called by the master station 1, an output is generated from the comparison circuit 40, and the output is sent to the latch circuit 41. The latch command is sent to the latch circuit 41 from the second count detection circuit 34 at the timing when the 16 clocks CLK are counted up. Therefore, the matching output is applied from the latch circuit 41 to the timing pulse generation circuit 42.
【0035】一方、前記第2のシフトレジスタ31にロ
ードされた8ビットデータのMSBは、ラッチ回路39
によってラッチされる。このとき前述したとおりMSB
が“1”であるならばライト動作であり、MSBが
“0”であるならばリード動作である。その識別出力で
あるR/Wパルスはタイミングパルス発生回路42に対
して印加される。On the other hand, the MSB of the 8-bit data loaded in the second shift register 31 is the latch circuit 39.
Latched by. At this time, as described above, MSB
Is a write operation, and the MSB is a "0", a read operation. The R / W pulse that is the identification output is applied to the timing pulse generation circuit 42.
【0036】一方、デバイスアドレスAの上位4ビット
は、ラッチ回路35によってラッチされ、4/16デコ
ーダ36によって4ビット信号から16ビット信号にデ
コードされて、第1のゲート制御回路37および第2の
ゲート制御回路38に印加される。On the other hand, the upper 4 bits of the device address A are latched by the latch circuit 35 and decoded from the 4 bit signal to the 16 bit signal by the 4/16 decoder 36, and the first gate control circuit 37 and the second gate control circuit 37. It is applied to the gate control circuit 38.
【0037】ここでCTRLはローレベルとなり、MO
SIにおける8ビットのシリアルデータDはシフトレジ
スタ11乃至13に対して供給される。これと同時にタ
イミングパルス発生回路42よりGxパルスが図4に示
すように出力され、第2のゲート制御回路38はディバ
イスアドレスAで指定された周辺ディバイスに対応する
バッファ制御信号伝送ラインG0〜15のいずれか1つを
アクティブにする。Here, CTRL becomes low level, and MO
8-bit serial data D in SI is supplied to the shift registers 11 to 13. At the same time, a Gx pulse is output from the timing pulse generating circuit 42 as shown in FIG. 4, and the second gate control circuit 38 outputs the buffer control signal transmission lines G0 to 15 corresponding to the peripheral device designated by the device address A. Activate one of them.
【0038】この結果、バッファ回路17乃至19のい
ずれかがアクティブとなり、D型フリップフロップ14
乃至16のいずれかを介してMISOに対してリターン
データを送出する。MOSIにおける8ビットのシリア
ルデータDが、シフトレジスタ11乃至13にロードさ
れると、前記タイミングパルス発生回路42より、図4
に示すタイミング(シフトレジスタ11に8ビットのデ
ータが取り込まれたタイミング)でWxパルスが発生す
る。As a result, one of the buffer circuits 17 to 19 becomes active and the D-type flip-flop 14
The return data is sent to MISO via any one of 16 to 16. When the 8-bit serial data D in MOSI is loaded into the shift registers 11 to 13, the timing pulse generating circuit 42 causes the timing pulse generating circuit 42 shown in FIG.
The Wx pulse is generated at the timing shown in (the timing when the 8-bit data is taken into the shift register 11).
【0039】これにより、ゲート制御回路37から発生
される書き込み信号伝送ラインW0乃至W15のいずれか
1つ(実施例の場合、W0)がアクテイブ状態となり、
例えば書き込み用ディバイスとしてのシフトレジスタ1
1(図2では代表して1つのみ示している)より、他の
装置に対してシリアルデータDに対応したパラレル出力
(書き込み)を行う。As a result, one of the write signal transmission lines W0 to W15 (W0 in the case of the embodiment) generated from the gate control circuit 37 becomes active,
For example, a shift register 1 as a writing device
From 1 (only one is shown as a representative in FIG. 2), parallel output (writing) corresponding to the serial data D is performed to another device.
【0040】なお、図4に示されたライト動作において
は、特に後述するような診断モードでなくてもリターン
データがMISOに返されるという特徴がある。Note that the write operation shown in FIG. 4 is characterized in that the return data is returned to MISO even if it is not in the diagnostic mode as will be described later.
【0041】図5は、リード動作を示している。すなわ
ちMOSIにおけるファンクションコードFのMSBが
“0”すなわちリードであることによって、図3におけ
るラッチ回路39からのR/Wパルスにより、バスイン
ターフェースはリード動作に成される。この場合には、
図5に示すようにCTRLがローレベルにシフトしたと
ころで、タイミングパルス発生回路42よりRDパル
ス、すなわち読み込み信号が発生する。FIG. 5 shows a read operation. That is, since the MSB of the function code F in MOSI is "0", that is, read, the bus interface is read by the R / W pulse from the latch circuit 39 in FIG. In this case,
As shown in FIG. 5, when CTRL is shifted to the low level, the timing pulse generating circuit 42 generates an RD pulse, that is, a read signal.
【0042】従って、図2における読み込み用ディバイ
スであるシフトレジスタ12および13に対して読み込
み信号RDが加わり、全ての読み込み用シフトレジスタ
12および13は一斉に、例えば8ビットのパラレルデ
ータの読み込み動作を行う。ここでGxパルスが発生
し、第2のゲート制御回路38はディバイスアドレスA
で指定された周辺ディバイスに対応するバッファ制御信
号伝送ラインG0〜15のいずれか1つをアクティブにす
る。Therefore, the read signal RD is added to the shift registers 12 and 13 which are the read devices in FIG. 2, and all the read shift registers 12 and 13 perform a read operation of, for example, 8-bit parallel data at the same time. To do. Here, a Gx pulse is generated and the second gate control circuit 38 causes the device address A
Any one of the buffer control signal transmission lines G0 to 15 corresponding to the peripheral device designated by 1 is activated.
【0043】この結果、バッファ回路17乃至19のい
ずれかがアクティブとなり、D型フリップフロップ15
または16を介してMISOに対してディバイスアドレ
スAに該当するシフトレジスタ12または13からのリ
ードデータを送出する。As a result, one of the buffer circuits 17 to 19 becomes active, and the D-type flip-flop 15
Alternatively, the read data from the shift register 12 or 13 corresponding to the device address A is transmitted to the MISO via 16 or 16.
【0044】図6および図7は、本発明の同期式シリア
ルバス方式における診断モードタイミングを示してお
り、図6はライトディバイス診断動作を、図7はリード
ディバイス診断動作を示す。すなわち、図6においてM
OSIのファンクションデータFのMSBは“0”に成
されており、一方図7における該当部分は“1”に成さ
れている。6 and 7 show diagnostic mode timing in the synchronous serial bus system of the present invention. FIG. 6 shows a write device diagnostic operation and FIG. 7 shows a read device diagnostic operation. That is, in FIG.
The MSB of the OSI function data F is made "0", while the corresponding portion in FIG. 7 is made "1".
【0045】まず、図6に示すライトディバイス診断に
おいては、ラッチ回路39におけるR/Wパルスが
“0”を示すものとなり、タイミングパルス発生回路4
2からは、Wxパルスが発生しない状態で、Gxパルスが
発生する。このために、ゲート制御回路38から出され
るバッファ制御信号伝送ラインG0〜15のいずれか(デ
ィバイスアドレスAで決定されるいずれか)1つがアク
ティブとなり、MISOには、対応する書き込み用ディ
バイスであるシフトレジスタ(図2においては、符号1
1で示す1つのみ)を経てきたMOSIデータが現れ
る。すなわち、機能アドレスやディバイスアドレスに特
別なビットを設けずに診断モードを実現している。First, in the write device diagnosis shown in FIG. 6, the R / W pulse in the latch circuit 39 becomes "0", and the timing pulse generating circuit 4
From No. 2, Gx pulse is generated without Wx pulse being generated. For this reason, one of the buffer control signal transmission lines G0 to 15 (which is determined by the device address A) output from the gate control circuit 38 becomes active, and the MISO shift corresponding to the writing device is shifted. Register (reference numeral 1 in FIG. 2)
MOSI data that has gone through (only one shown by 1) appears. That is, the diagnostic mode is realized without providing a special bit in the functional address or device address.
【0046】次に、図7に示すリードディバイス診断に
おいては、ラッチ回路39におけるR/Wパルスが
“1”を示すものとなり、タイミングパルス発生回路4
2からは、RDパルスが発生しない状態で、Gxパルスが
発生する。このために、ゲート制御回路38から導出さ
れるバッファ制御信号伝送ラインG0〜15のいずれか
(ディバイスアドレスAで決定されるいずれか)1つが
アクティブとなり、MISOには、対応する読み込み用
ディバイスであるシフトレジスタ12または13を経て
きたMOSIデータが現れる。Next, in the read device diagnosis shown in FIG. 7, the R / W pulse in the latch circuit 39 becomes "1", and the timing pulse generating circuit 4
From 2, the Gx pulse is generated without the RD pulse. For this reason, one of the buffer control signal transmission lines G0 to 15 (one determined by the device address A) derived from the gate control circuit 38 becomes active, and the MISO is a corresponding read device. MOSI data that has passed through the shift register 12 or 13 appears.
【0047】次に図8は、本発明の同期式シリアルバス
方式における連続多バイトモードのタイミングを示して
いる。これは最初の16ビットに対応する間、CTRL
がハイレベルとなり、このときMOSIに8ビットのフ
ァンクションデータF、並びに8ビットのディバイスア
ドレスAを送出する。従ってこの時の図3に示すバスイ
ンターフェースの作用は、前記した基本モード動作と同
一である。その後CTRLは8ビットに対応する間隔で
ローレベルおよびハイレベルを順次繰り返す。Next, FIG. 8 shows the timing of the continuous multi-byte mode in the synchronous serial bus system of the present invention. This corresponds to the first 16 bits while CTRL
Becomes high level, and at this time, 8-bit function data F and 8-bit device address A are sent to MOSI. Therefore, the operation of the bus interface shown in FIG. 3 at this time is the same as the basic mode operation described above. Thereafter, CTRL sequentially repeats low level and high level at intervals corresponding to 8 bits.
【0048】CTRLのローレベルにおいては、シリア
ルデータDがディバイスアドレスAで決められる読み込
み用ディバイスとしてのシフトレジスタ12または13
にロードされる。そして同時にいずれかのバッファ回路
17乃至19よりMISOに対してリターンデータを発
生する。At the low level of CTRL, the shift register 12 or 13 as the read device in which the serial data D is determined by the device address A is selected.
Loaded in. At the same time, one of the buffer circuits 17 to 19 generates return data for MISO.
【0049】以降は、CTRLのハイレベル区間に、同
一のバスインターフェースに対してディバイスアドレス
Aが送出され、次のCTRLのローレベル区間で前記と
同様にディバイスアドレスAで決められる読み込み用デ
ィバイスとしてのシフトレジスタ12または13にシリ
アルデータDがロードされ、そして同時にいずれかのバ
ッファ回路17乃至19よりMISOに対してリターン
データを発生するという繰り返しとなる。After that, the device address A is sent to the same bus interface in the high level section of the CTRL, and in the next low level section of the CTRL, the device is a read device determined by the device address A as described above. The serial data D is loaded into the shift register 12 or 13, and at the same time, the return data is generated from any of the buffer circuits 17 to 19 to the MISO.
【0050】また図9は、変則モードのタイミングを示
している。図8に示した連続多バイトモードと異なる点
は、CTRLが最初の16ビットに相当する区間のハイ
レベルの経過後は、この実施例の場合、24ビットに相
当する区間、ローレベルに成される。このとき、ディバ
イスアドレスAで決められる読み込み用ディバイスとし
てのシフトレジスタ12または13に、2度にわたって
シリアルデータDがロードされ、そして同時にディバイ
スアドレスAに対応するバッファ回路17乃至19よ
り、MISOに対してリターンデータが発生される。FIG. 9 shows the timing of the irregular mode. The difference from the continuous multi-byte mode shown in FIG. 8 is that, in the case of this embodiment, after the high level in the section corresponding to the first 16 bits of CTRL, the section corresponding to 24 bits is set to the low level. It At this time, the serial data D is loaded twice into the shift register 12 or 13 serving as a read device determined by the device address A, and at the same time, the buffer circuits 17 to 19 corresponding to the device address A respond to the MISO. Return data is generated.
【0051】図10に、本発明の第2の実施例であるマ
ルチマスタ方式による同期式シリアルバス方式の構成を
示す。この同期式シリアルバス方式は、図1に示した本
発明の第1の実施例に対して複数のマスタ局1(1)乃至
1(n)が存在し、しかもバスインヒビット信号ライン
(BusInh)3Eが追加されている。もしバスイン
ヒビット信号ライン3Eのレベルがローレベルの場合、
送信を希望するマスタ局1(1)乃至1(n)は、バスインヒ
ビット信号(BUSINH)を信号ライン3Eに出力し
て、ケーブル3Eをハイレベルにし、自己の送信権(バ
ス権)を獲得する。これにより、その直後他のマスタ装
置が送信を希望してもケーブル3Eがローレベルとなる
まで、送信権を獲得できない。バス送信権を獲得した1
つのマスタ局の送信動作、その送信データ、スレーブ局
側の応答動作などは、前記した第1実施例の同期式シリ
アルバス方式における動作および送信データと同様にな
る。FIG. 10 shows the configuration of the synchronous serial bus system by the multi-master system which is the second embodiment of the present invention. This synchronous serial bus system has a plurality of master stations 1 (1) to 1 (n) as compared with the first embodiment of the present invention shown in FIG. 1, and furthermore, a bus inhibit signal line (BusInh) 3E. Has been added. If the level of the bus inhibit signal line 3E is low level,
The master stations 1 (1) to 1 (n) desiring to transmit output a bus inhibit signal (BUSINH) to the signal line 3E to bring the cable 3E to a high level and acquire its own transmission right (bus right). .. As a result, even if another master device desires transmission immediately after that, the transmission right cannot be acquired until the cable 3E becomes low level. 1 who got the bus transmission right
The transmission operation of one master station, its transmission data, the response operation of the slave station side, etc. are the same as the operations and transmission data in the synchronous serial bus system of the first embodiment described above.
【0052】前記自己の送信権を獲得したマスタ局は、
希望する通信が完了した場合、バスインヒビット信号ラ
イン3Eをローレベルにしてケーブル3Eのインヒビッ
ト状態を解放する。従ってその後、第2のマスタ局が通
信を行うことができる。The master station that has acquired its own transmission right is
When the desired communication is completed, the bus inhibit signal line 3E is set to low level to release the inhibit state of the cable 3E. Therefore, after that, the second master station can communicate.
【0053】[0053]
【発明の効果】以上の説明で明らかなように、本発明の
同期式シリアルバス方式によれば、1個のマスタ局と複
数個のスレーブ局との間を、クロック伝送ライン、マス
タ局からスレーブ局へのデータを伝送する第1のデータ
伝送ライン、スレーブ局からマスタ局へのデータを伝送
する第2の伝送ラインおよび制御信号を伝送する制御信
号伝送ラインの4線回線によって接続し、前記第1のデ
ータ伝送ラインおよび第2の伝送ラインによって、マス
タ局と複数個のスレーブ局との間で相互にデータが伝送
される。As is apparent from the above description, according to the synchronous serial bus system of the present invention, a clock transmission line is provided between one master station and a plurality of slave stations, and the master station is connected to the slave station. A first data transmission line for transmitting data to the station, a second transmission line for transmitting data from the slave station to the master station, and a control signal transmission line for transmitting control signals. Data is mutually transmitted between the master station and the plurality of slave stations by the first data transmission line and the second transmission line.
【0054】この時、前記第1のデータ伝送ラインが、
少なくともデバイスアドレスを示すデータの転送中にお
いては、前記制御信号伝送ラインのレベルがハイレベル
に成され、また前記第1のデータ伝送ラインが、少なく
ともマスタ局からスレーブ局へのシリアルデータの転送
中、および前記第2のデータ伝送ラインが、スレーブ局
からマスタ局へのリターンデータの転送中においては、
前記制御信号伝送ラインのレベルがローレベルに成され
る。At this time, the first data transmission line is
At least during the transfer of data indicating the device address, the level of the control signal transmission line is set to a high level, and the first data transmission line is at least during the transfer of serial data from the master station to the slave station, And while the second data transmission line is transferring the return data from the slave station to the master station,
The level of the control signal transmission line is set to low level.
【0055】従って、制御信号伝送ラインのレベルによ
ってアクセスおよびデータ伝送モードが設定され、簡潔
なプロトコルによってマスタ局と複数個のスレーブ局と
の間のデータ伝送が達成でき、またバスインターフェー
スも比較的単純な構成で実現できる。そして基本モー
ド、連続モード、変則モードに加え、ライトディバイス
およびリードディバイスの診断モードを設定することが
可能であり、信頼性の高い同期式データ通信を行うこと
ができる。Therefore, the access and data transmission modes are set by the level of the control signal transmission line, data transmission between the master station and a plurality of slave stations can be achieved by a simple protocol, and the bus interface is relatively simple. Can be realized with a simple configuration. In addition to the basic mode, continuous mode, and irregular mode, it is possible to set the write device and read device diagnostic modes, and highly reliable synchronous data communication can be performed.
【図1】本発明の同期式シリアルバス方式の第1の実施
例の構成を示したブロック図である。FIG. 1 is a block diagram showing a configuration of a first embodiment of a synchronous serial bus system of the present invention.
【図2】図1の実施例におけるスレーブ局の構成を示し
た結線図である。FIG. 2 is a connection diagram showing a configuration of a slave station in the embodiment of FIG.
【図3】図2において破線で囲まれたバスインターフェ
ース部分の構成を示した結線図である。FIG. 3 is a connection diagram showing a configuration of a bus interface portion surrounded by a broken line in FIG.
【図4】本発明の同期式シリアルバス方式の基本モード
におけるライト動作を示したタイミング図である。FIG. 4 is a timing diagram showing a write operation in a basic mode of the synchronous serial bus system of the present invention.
【図5】同じく基本モードにおけるリード動作を示した
タイミング図である。FIG. 5 is a timing chart showing a read operation in the same basic mode.
【図6】同じくライトディバイスの診断モードを示した
タイミング図である。FIG. 6 is a timing diagram showing a write device diagnostic mode.
【図7】同じくリードディバイスの診断モードを示した
タイミング図である。FIG. 7 is a timing diagram showing a read device diagnostic mode.
【図8】同じく連続多バイトモードを示したタイミング
図である。FIG. 8 is a timing diagram showing a continuous multi-byte mode.
【図9】同じく変則モードを示したタイミング図であ
る。FIG. 9 is a timing diagram showing an irregular mode of the same.
【図10】本発明の同期式シリアルバス方式の第2の実
施例の構成を示したブロック図である。FIG. 10 is a block diagram showing the configuration of a second embodiment of the synchronous serial bus system of the present invention.
1,1(1)〜1(n) マスタ局 2,2(1)〜2(n) スレーブ局 3A クロック伝送ライン 3B 第1のデータ伝送ライン 3C 第2のデータ伝送ライン 3D 制御信号伝送ライン 3E インヒビット信号ライン 4,4(1)〜4(n) インターフェース 1, 1 (1) to 1 (n) Master station 2, 2 (1) to 2 (n) Slave station 3A Clock transmission line 3B First data transmission line 3C Second data transmission line 3D Control signal transmission line 3E Inhibit signal line 4, 4 (1) to 4 (n) interface
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年3月17日[Submission date] March 17, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0003[Name of item to be corrected] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0003】 前記I2Cバス方式は、クロック(SC
L)とデータ(SDA)とを双方向 に伝送する2本の
ケーブルを用いてデータ伝送を行う。The I 2 C bus system uses a clock (SC
L) and data (SDA) are bidirectionally transmitted by using two cables.
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0004[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0004】 また前記IMバス方式は、クロックとデ
ータの他にマスタ局からスレーブ局に送出される複数バ
イトの命令コードのうち、先頭のデバイスアドレスを検
出するために制御信号(Ident)を伝送するライン
を追加したものである。このIMバス方式は、複数バイ
トで構成される命令に対して制御信号ラインに「EN
D」コードを乗せることで、命令毎の区切りを明確に
し、誤動作の発生を防止している。In the IM bus system, a control signal (Ident) is transmitted in addition to the clock and data to detect the device address at the head of the instruction code of a plurality of bytes sent from the master station to the slave station. The line is added. In this IM bus system, the control signal line is "EN
By placing the "D" code, the delimiter for each instruction is clarified and the occurrence of malfunction is prevented.
【手続補正3】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0020[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0020】 前記書き込み信号W0乃至W15は、出力
装置、すなわち書き込み用ディバイス として機能する
シリアルイン・パラレルアウトのシフトレジスタ11の
LD端子に供給される。なお、図示例では書き込み用デ
ィバイスとして、書き込み信号W0が供給されるシフト
レジスタ11のみが示され、他は省略されている。そし
て 書き込み信号W0乃至W15はいずれか1つのみがアク
ティブの状態に成される。 このシフトレジスタ11の
シリアル入力端子SIには、第1のデータ伝送ライン3
Bより、データ(MOSI)が供給される。またシフト
レジスタ11のクロック入力端子CLKには、クロック
伝送ライン3Aよりクロック(CLK)が供給される。The write signals W0 to W15 function as an output device, that is, a write device.
It is supplied to the LD terminal of the serial-in / parallel-out shift register 11. In the illustrated example, as the write device, only the shift register 11 to which the write signal W0 is supplied is shown, and the others are omitted. Then, only one of the write signals W0 to W15 is made active. The serial input terminal SI of the shift register 11 has a first data transmission line 3
Data (MOSI) is supplied from B. The clock (CLK) is supplied to the clock input terminal CLK of the shift register 11 from the clock transmission line 3A.
【手続補正4】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0032[Name of item to be corrected] 0032
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0032】 さらにMOSIは、第1のデータ伝送ラ
イン3Bに伝送されるデータを示し、8ビットのファン
クションアドレスFと、これに続く8ビットのデバイス
アドレスAと、さらにこれに続く8ビットのシリアルデ
ータDがサイクリックに発生する。前記ファンクション
アドレスFは、MSBの1ビットがリード動作またはラ
イト動作を示すR/Wビットであり、これが“1”のと
きライトW,“0”のときリードRとしている。また、
ファンクションアドレスFの下位7ビットは機能アドレ
スであり、4(1)乃至4(n)のうち、どのバスインターフ
ェースを使用するかを決定するものである。また前記デ
バイスアドレスAの上位4ビットは周辺ディバイスであ
るシフトレジスタ11乃至13等のうち、どのディバイ
スを使用するかを決定するものである。さらにデバイス
アドレスAの下位4ビットはチャンネルセレクト情報で
あり、DAC等の使用チャンネルの選択に利用される。
そしてMISOは、第2のデータ伝送ライン3Cに伝送
されるデータを示している。Further, MOSI represents data transmitted to the first data transmission line 3B, and is an 8-bit fan.
Function address F, the subsequent 8-bit device address A, and the subsequent 8-bit serial data D are cyclically generated. The function
The address F is an R / W bit in which one bit of the MSB indicates a read operation or a write operation. When the address F is "1", it is a write W and when it is "0", it is a read R. Also,
The lower 7 bits of the function address F are a functional address and determine which bus interface is used among 4 (1) to 4 (n). The upper 4 bits of the device address A determine which of the shift registers 11 to 13 which are peripheral devices is to be used. Further, the lower 4 bits of the device address A is channel select information, which is used for selecting a used channel such as DAC.
And MISO indicates the data transmitted to the second data transmission line 3C.
【手続補正5】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0050[Correction target item name] 0050
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0050】 また図9は、変則モードのタイミングを
示している。図8に示した連続多バイトモードと異なる
点は、CTRLが最初の16ビットに相当する区間のハ
イレベルの経過後は、この実施例の場合、24ビットに
相当する区間、ローレベルに成される。このとき、ディ
バイスアドレスAで決められる読み込み用ディバイスと
してのシフトレジスタ12または13に、16ビットの
シリアルデータDがロードされ、そして同時にディバイ
スアドレスAに対応するバッファ回路17乃至19よ
り、MISOに対してリターンデータが発生される。FIG. 9 shows the timing of the irregular mode. The difference from the continuous multi-byte mode shown in FIG. 8 is that, in the case of this embodiment, after the high level in the section corresponding to the first 16 bits of CTRL, the section corresponding to 24 bits is set to the low level. It At this time, 16-bit serial data D is loaded into the shift register 12 or 13 as a read device determined by the device address A, and at the same time, the buffer circuits 17 to 19 corresponding to the device address A Return data is generated for MISO.
【手続補正6】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0051[Correction target item name] 0051
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0051】 図10に、本発明の第2の実施例である
マルチマスタ方式による同期式シリアルバス方式の構成
を示す。この同期式シリアルバス方式は、図1に示した
本発明の第1の実施例に対して複数のマスタ局1(1)乃
至1(n)が存在し、しかもバスインヒビット信号ライン
(BusInh)3Eが追加されている。もしバスイン
ヒビット信号ライン3Eのレベルがハイレベルの場合、
送信を希望するマスタ局1(1)乃至1(n)は、バスインヒ
ビット信号(BUSINH)を信号ライン3Eに出力し
て、ケーブル3Eをローレベルにし、自己の送信権(バ
ス権)を獲得する。これにより、その直後他のマスタ装
置が送信を希望してもケーブル3Eがハイレベルとなる
まで、送信権を獲得できない。バス送信権を獲得した1
つのマスタ局の送信動作、その送信データ、スレーブ局
側の応答動作などは、前記した第1実施例の同期式シリ
アルバス方式における動作および送信データと同様にな
る。FIG. 10 shows the configuration of a synchronous serial bus system based on the multi-master system which is a second embodiment of the present invention. This synchronous serial bus system has a plurality of master stations 1 (1) to 1 (n) as compared with the first embodiment of the present invention shown in FIG. 1, and furthermore, a bus inhibit signal line (BusInh) 3E. Has been added. If the level of the bus inhibit signal line 3E is high level ,
The master stations 1 (1) to 1 (n) desiring to transmit output a bus inhibit signal (BUSINH) to the signal line 3E to set the cable 3E to a low level and acquire their own transmission right (bus right). .. As a result, even if another master device desires transmission immediately after that, the transmission right cannot be acquired until the cable 3E becomes high level . 1 who got the bus transmission right
The transmission operation of one master station, its transmission data, the response operation of the slave station side, etc. are the same as the operations and transmission data in the synchronous serial bus system of the first embodiment described above.
【手続補正7】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0052[Correction target item name] 0052
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0052】 前記自己の送信権を獲得したマスタ局
は、希望する通信が完了した場合、バスインヒビット信
号ライン3Eをハイレベルにしてケーブル3Eのインヒ
ビット状態を解放する。従ってその後、第2のマスタ局
が通信を行うことができる。When the desired communication is completed, the master station which has acquired the transmission right of itself sets the bus inhibit signal line 3E to the high level to release the inhibit state of the cable 3E. Therefore, after that, the second master station can communicate.
Claims (1)
の局を有し、前記4線回線が前記複数局のうちの1個の
マスタ局と複数個のスレーブ局との間で、クロックを伝
送するクロック伝送ライン、マスタ局からスレーブ局へ
のデータを伝送する第1のデータ伝送ライン、スレーブ
局からマスタ局へのデータを伝送する第2の伝送ライン
および制御信号を伝送する制御信号伝送ラインを介して
接続される同期式シリアルバス方式において、 前記各スレーブ局にはそれぞれデバイスアドレスが設定
され、 前記マスタ局は、制御信号を制御信号伝送ラインに出力
し、クロックをクロック伝送ラインに出力すると共に、
前記第1のデータ伝送ラインにシリアルデータを送信す
べきスレーブ局のデバイスアドレスとシリアルデータを
送出し、 前記スレーブ局は前記マスタ局より送出された制御信号
およびクロックに応答してシリアルデータを受信し、デ
バイスアドレスが一致したスレーブ局が受信したデータ
を前記第2の伝送ラインを介してマスタ局に受信データ
を送出するものであって、 前記第1のデータ伝送ラインが、少なくともデバイスア
ドレスを示すデータの転送中においては、前記制御信号
伝送ラインのレベルがハイレベルとローレベルの一方の
レベルに成され、 また前記第1のデータ伝送ラインが、少なくともマスタ
局からスレーブ局へのシリアルデータの転送中、および
前記第2のデータ伝送ラインが、スレーブ局からマスタ
局へのリターンデータの転送中においては、前記制御信
号伝送ラインのレベルが他方のレベルに成されることを
特徴とする同期式シリアルバス方式。 【0001】1. A plurality of stations connected to each other by a four-wire circuit, wherein the four-wire circuit supplies a clock between one master station and a plurality of slave stations of the plurality of stations. A clock transmission line for transmission, a first data transmission line for transmitting data from the master station to the slave station, a second transmission line for transmitting data from the slave station to the master station, and a control signal transmission line for transmitting control signals. In the synchronous serial bus system connected via, a device address is set for each slave station, and the master station outputs a control signal to a control signal transmission line and a clock to a clock transmission line. With
The device address of the slave station to which the serial data is to be transmitted and the serial data are transmitted to the first data transmission line, and the slave station receives the serial data in response to the control signal and the clock transmitted from the master station. A data received by a slave station having a matching device address is transmitted to the master station via the second transmission line, wherein the first data transmission line indicates at least a device address. Of the control signal transmission line is set to one of a high level and a low level, and the first data transmission line is transmitting at least serial data from the master station to the slave station. , And the second data transmission line is a return signal from the slave station to the master station. During data transfer, the synchronous serial bus system, characterized in that the level of the control signal transmission line is made to the other level. [0001]
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4034296A JPH05204849A (en) | 1992-01-24 | 1992-01-24 | Synchronous serial bus system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4034296A JPH05204849A (en) | 1992-01-24 | 1992-01-24 | Synchronous serial bus system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05204849A true JPH05204849A (en) | 1993-08-13 |
Family
ID=12410199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4034296A Withdrawn JPH05204849A (en) | 1992-01-24 | 1992-01-24 | Synchronous serial bus system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05204849A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0924899A1 (en) * | 1997-12-16 | 1999-06-23 | LITEF GmbH | Circuit arrangement for a synchronized interchange of data between different locally dedicated signal sources |
JP2013125315A (en) * | 2011-12-13 | 2013-06-24 | Nec Infrontia Corp | Bus system and information processor |
JP2016110390A (en) * | 2014-12-05 | 2016-06-20 | 日本無線株式会社 | Parallel communication apparatus and parallel communication method |
-
1992
- 1992-01-24 JP JP4034296A patent/JPH05204849A/en not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0924899A1 (en) * | 1997-12-16 | 1999-06-23 | LITEF GmbH | Circuit arrangement for a synchronized interchange of data between different locally dedicated signal sources |
US6088810A (en) * | 1997-12-16 | 2000-07-11 | Litton Systems, Inc. | Apparatus for synchronized data interchange between locally dedicated sources |
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JP2016110390A (en) * | 2014-12-05 | 2016-06-20 | 日本無線株式会社 | Parallel communication apparatus and parallel communication method |
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