JP2016110390A - Parallel communication apparatus and parallel communication method - Google Patents
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Abstract
Description
本発明は、マスタデバイスとスレーブデバイスとの間で、バスを介して信号を伝送するパラレル通信機器およびパラレル通信方法に関する。 The present invention relates to a parallel communication device and a parallel communication method for transmitting a signal between a master device and a slave device via a bus.
一般に、シリアル通信は、信号数や長距離伝送においてパラレル通信に比べて優位性を有し、ハードウエアとしての部品点数が少なく安価に構成できる、という利点を有する。その一方で、ソフトウエア処理が必要なため、高信頼性が要求される装置などにおいて、ソフトウエア処理を介さない制御信号のバス通信には適用することができない、という欠点を有する。 In general, the serial communication has an advantage over the parallel communication in the number of signals and long-distance transmission, and has an advantage that the number of parts as hardware can be reduced and the configuration can be made inexpensively. On the other hand, since software processing is required, it has a drawback that it cannot be applied to bus communication of control signals not via software processing in devices that require high reliability.
また、CPUなどのマスタデバイスと、記憶回路や入出力回路などのスレーブデバイスとの間で、バスを介してデータやアドレスなどを授受する通信方式として、IEEE488規格やGPIB規格、またはSCSI規格によるパラレル通信が知られている(例えば、特許文献1)。 In addition, as a communication method for exchanging data and addresses between a master device such as a CPU and a slave device such as a storage circuit and an input / output circuit, a parallel method based on the IEEE488 standard, the GPIB standard, or the SCSI standard is used. Communication is known (for example, Patent Document 1).
これらのパラレル通信方式は、確実なデータ伝送・転送を保証する規格であるが、例えば、SCSI規格での通信距離が最大25mで、しかも、規格化された高価なケーブルを要する、という欠点を有する。また、コマンド体系が複雑で汎用性・万能性が低く、高速通信や複雑な制御を必要としない機器には不向きであった。 These parallel communication systems are standards that guarantee reliable data transmission / transfer, but have a drawback that, for example, the communication distance in the SCSI standard is 25 m at the maximum, and a standardized expensive cable is required. . In addition, the command system is complex, low versatility and versatility, and is not suitable for devices that do not require high-speed communication or complicated control.
そこで本発明は、簡易な構成で確実なデータ伝送を可能にするパラレル通信機器およびパラレル通信方法を提供することを目的とする。 Accordingly, an object of the present invention is to provide a parallel communication device and a parallel communication method that enable reliable data transmission with a simple configuration.
上記課題を解決するために、請求項1に記載の発明は、マスタデバイスと複数のスレーブデバイスとの間で信号を伝送するパラレル通信機器であって、
前記マスタデバイス側に、タイミング信号を周期的に生成して前記各スレーブデバイスに送信するとともに、アクセスする送信メモリまたは受信メモリのアドレスと、リードかライトかを識別するモード情報と、送受信先のスレーブデバイスを識別するブロック情報と、を含む送受信情報を設定し、前記タイミング信号に基づいてデータ回線を制御するバス信号制御手段を備え、
前記各スレーブデバイスは、前記タイミング信号に基づいて前記送受信情報を受信し、該送受信情報中のブロック情報に該当するスレーブデバイスは、前記タイミング信号に基づいて、前記モード情報がリードの場合に前記送信メモリの前記アドレスから前記データ回線を介してデータを読み取り、前記モード情報がライトの場合に前記受信メモリの前記アドレスに前記データ回線を介して前記読み取ったデータを書き込み、
前記バス信号制御手段は、前記送信メモリおよび前記受信メモリに対する前記各スレーブデバイスからのアクセスがない、前記タイミング信号間において前記データ回線を遮断する、ことを特徴とする。
In order to solve the above-described problem, the invention according to
On the master device side, a timing signal is periodically generated and transmitted to each slave device, the address of a transmission memory or reception memory to be accessed, mode information for identifying read or write, and a slave at a transmission / reception destination Block information for identifying a device, and transmission / reception information including the bus signal control means for controlling the data line based on the timing signal,
Each slave device receives the transmission / reception information based on the timing signal, and the slave device corresponding to the block information in the transmission / reception information transmits the transmission when the mode information is read based on the timing signal. Reading data from the address of the memory via the data line, and writing the read data via the data line to the address of the receiving memory when the mode information is a write,
The bus signal control means cuts off the data line between the timing signals when there is no access from the slave devices to the transmission memory and the reception memory.
この発明によれば、マスタデバイス側のバス信号制御手段によって、タイミング信号が周期的に生成されて各スレーブデバイスに送信されるとともに、送受信情報が設定され、各スレーブデバイスによって、タイミング信号に基づいて送受信情報が受信される。そして、送受信情報中のブロック情報に該当するスレーブデバイスが、タイミング信号に基づいて、モード情報がリードの場合には、送信メモリの所定アドレスからデータを読み取り、モード情報がライトの場合には、受信メモリの所定アドレスに先に読み取ったデータを書き込む。 According to the present invention, the timing signal is periodically generated and transmitted to each slave device by the bus signal control means on the master device side, and transmission / reception information is set, and each slave device is based on the timing signal. Transmission / reception information is received. Based on the timing signal, the slave device corresponding to the block information in the transmission / reception information reads data from the predetermined address of the transmission memory when the mode information is read, and receives when the mode information is write. The previously read data is written to a predetermined address in the memory.
請求項2に記載の発明は、請求項1に記載のパラレル通信機器において、前記各スレーブデバイスは、前記マスタデバイス側から受信した信号をパリティチェックし、パリティエラーが発生した場合に前記マスタデバイス側にエラー信号を送信する、ことを特徴とする。 According to a second aspect of the present invention, in the parallel communication device according to the first aspect, each slave device performs a parity check on a signal received from the master device side, and when a parity error occurs, the master device side An error signal is transmitted.
請求項3に記載の発明は、マスタデバイスと複数のスレーブデバイスとの間で信号を伝送するパラレル通信方法であって、
前記マスタデバイス側で、タイミング信号を周期的に生成して前記各スレーブデバイスに送信するとともに、アクセスする送信メモリまたは受信メモリのアドレスと、リードかライトかを識別するモード情報と、送受信先のスレーブデバイスを識別するブロック情報と、を含む送受信情報を設定し、
前記各スレーブデバイスは、前記タイミング信号に基づいて前記送受信情報を受信し、該送受信情報中のブロック情報に該当するスレーブデバイスは、前記タイミング信号に基づいて、前記モード情報がリードの場合に前記送信メモリの前記アドレスからデータ回線を介してデータを読み取り、前記モード情報がライトの場合に前記受信メモリの前記アドレスに前記データ回線を介して前記読み取ったデータを書き込み、
前記マスタデバイス側は、前記送信メモリおよび前記受信メモリに対する前記各スレーブデバイスからのアクセスがない、前記タイミング信号間において前記データ回線を遮断する、ことを特徴とする。
The invention according to
On the master device side, a timing signal is periodically generated and transmitted to each slave device, the address of the transmission memory or reception memory to be accessed, mode information for identifying whether it is read or write, and the slave at the transmission / reception destination Set transmission / reception information including block information that identifies the device,
Each slave device receives the transmission / reception information based on the timing signal, and the slave device corresponding to the block information in the transmission / reception information transmits the transmission when the mode information is read based on the timing signal. Reading data from the address of the memory via the data line, and writing the read data via the data line to the address of the reception memory when the mode information is a write,
The master device side is characterized in that the data line is cut off between the timing signals when there is no access from the slave devices to the transmission memory and the reception memory.
請求項4に記載の発明は、請求項3に記載のパラレル通信方法において、前記各スレーブデバイスは、前記マスタデバイス側から受信した信号をパリティチェックし、パリティエラーが発生した場合に前記マスタデバイス側にエラー信号を送信する、ことを特徴とする。 According to a fourth aspect of the present invention, in the parallel communication method according to the third aspect, each of the slave devices performs a parity check on the signal received from the master device side, and when a parity error occurs, the master device side An error signal is transmitted.
請求項1および請求項3の発明によれば、各スレーブデバイスで、送信メモリからデータを読み取り、この読み取ったデータを受信メモリに書き込むため、マスタデバイス側においてデータが確実に伝送されたか否かを確認することが可能となり、この結果、確実なデータ伝送が可能となる。しかも、送信メモリおよび受信メモリに対する各スレーブデバイスからの読み書きがない期間(タイミング信号間)においては、データ回線が遮断されるため、データ衝突が回避されて、より確実なデータ伝送が可能となる。 According to the first and third aspects of the present invention, each slave device reads data from the transmission memory and writes the read data to the reception memory. Therefore, whether or not the data is reliably transmitted on the master device side is determined. As a result, it is possible to ensure data transmission. In addition, in the period (between timing signals) where there is no read / write from each slave device to the transmission memory and the reception memory, the data line is cut off, so data collision is avoided and more reliable data transmission is possible.
また、マスタデバイス側においてタイミング信号を生成したり送受信情報を設定したりする、ハードロジックのみで構成することが可能で、ソフトウエア処理を不要にすることが可能となる。この結果、簡易な構成とすることが可能となり、かつ、信頼性が高まりより確実なデータ伝送が可能となる。 Further, it can be configured only by hardware logic that generates a timing signal and sets transmission / reception information on the master device side, and software processing becomes unnecessary. As a result, a simple configuration can be achieved, and reliability can be improved and more reliable data transmission can be achieved.
請求項2および請求項4の発明によれば、マスタデバイス側から受信した信号を各スレーブデバイスでパリティチェックするため、信頼性がより高い確実なデータ伝送が可能となる。しかも、パリティエラーが発生した場合には、マスタデバイス側にエラー信号が送信されるため、マスタデバイス側において適正なエラー処理を行うことが可能となる。 According to the second and fourth aspects of the invention, since the parity check is performed on each slave device for the signal received from the master device side, reliable data transmission with higher reliability is possible. In addition, when a parity error occurs, an error signal is transmitted to the master device side, so that appropriate error processing can be performed on the master device side.
以下、この発明を図示の実施の形態に基づいて説明する。 The present invention will be described below based on the illustrated embodiments.
図1〜図4は、この発明の実施の形態を示し、図1は、この実施の形態に係るパラレル通信機器1を示す概略構成ブロック図である。このパラレル通信機器1は、マスタデバイス2と複数のスレーブデバイス31〜34との間で信号・データを伝送・転送する機器であり、マスタデバイス2側に、バス信号制御回路(バス信号制御手段)4と、送信メモリ5と、受信メモリ6とを備え、各スレーブデバイス31〜34はメモリを備えている。ここで、この実施の形態では、スレーブデバイス3が4つの場合について説明するが、4つの以外の数であってもよいことは勿論である。
1 to 4 show an embodiment of the present invention, and FIG. 1 is a schematic block diagram showing a
まず、各信号の構成について説明すると、8ビットのデータ構成で、1つのスレーブデバイス31〜34当たりのビット数が512ビット、全スレーブデバイス31〜34で2048ビットであり、次のような信号(ビット)内容となっている。
First, the configuration of each signal will be described. In the 8-bit data configuration, the number of bits per
ADR5〜ADR0:データのアドレス(アクセスする送信メモリ5または受信メモリ6のアドレス)
MOD2〜MOD0:リードライト信号(リードかライトかを識別するモード情報)、スレーブ基準で送信モードまたは受信モードを設定し、例えば、MOD0のみが「1」の場合にリードモード(送信モード)、MOD2のみが「1」の場合にライトモード(受信モード)
BLK1〜BLK0:データを送受信するスレーブデバイスのブロック番号(送受信先のスレーブデバイス31〜34を識別するブロック情報)、例えば、2進数で「00」の場合にはスレーブデバイス31を通信先に選択し、「01」の場合にはスレーブデバイス32を通信先に選択する、などとする。
PRTY:ADR5〜ADR0とMOD2〜MOD0とのパリティ信号、
以上のADR5〜ADR0と、MOD2〜MOD0と、BLK1〜BLK0と、PRTYと、を送受信情報とする。
DAT6〜DAT0:データ
DATP:データパリティ(DAT6〜DAT0のパリティ信号)
STB1、STB2:データ送受信制御(タイミング信号)、デューティー50%のクロックを2つに分配して、一方のクロックを遅延させて、それぞれの立下りおよび立上がりエッジ(タイミング信号)を用いて、バス通信を制御する。
ERR:PRTYとDATPのパリティ信号に対するパリティチェックで、パリティエラーが発生した場合にスレーブデバイス31〜34からマスタデバイス2に送信するエラー信号
ADR5 to ADR0: address of data (address of
MOD2 to MOD0: read / write signal (mode information for identifying whether read or write), the transmission mode or the reception mode is set based on the slave. For example, when only MOD0 is “1”, the read mode (transmission mode), MOD2 Write mode (reception mode) when only 1 is “1”
BLK1~BLK0: (block information identifying the
PRTY: Parity signals of ADR5 to ADR0 and MOD2 to MOD0,
The above ADR5 to ADR0, MOD2 to MOD0, BLK1 to BLK0, and PRTY are used as transmission / reception information.
DAT6 to DAT0: Data DATP: Data parity (parity signal of DAT6 to DAT0)
STB1, STB2: Data transmission / reception control (timing signal), 50% duty clock is distributed to two, one clock is delayed and each falling and rising edge (timing signal) is used for bus communication To control.
ERR: Parity checking on PRTY and DATP parity signal, an error signal to be transmitted when a parity error occurs from the
これらの信号の方向性は、マスタデバイス2を基準とし、DAT6〜DAT0とDATPとERRとを除く信号は、マスタデバイス2からスレーブデバイス31〜34への一方向である。また、DAT6〜DAT0とDATPは、マスタデバイス2とスレーブデバイス31〜34との間で双方向であり、双方向信号を用いる。一方、ERRは、スレーブデバイス31〜34からマスタデバイス2への一方向であり、専用線を介して送信される。また、これらの信号の信号線(データ回線を含む)は、ディファレンシャル信号となっている。
Direction of these signals, the
バス信号制御回路4は、STB1、STB2(タイミング信号)を周期的に生成して各スレーブデバイス31〜34に送信するとともに、ADR5〜ADR0とMOD2〜MOD0とBLK1〜BLK0とPRTY(送受信情報)を設定し、STB1、STB2に基づいてデータ回線を制御するものである。
Bus
そして、各スレーブデバイス31〜34は、STB1、STB2に基づいて送受信情報を受信し、この送受信情報中のBLK1〜BLK0(ブロック情報)に該当するスレーブデバイス31〜34は、STB1、STB2に基づいて、MOD2〜MOD0(モード情報)がリードの場合に送信メモリ5のADR5〜ADR0(所定アドレス)からデータ回線を介してデータを読み取り、MOD2〜MOD0がライトの場合に受信メモリ6のADR5〜ADR0にデータ回線を介して先に読み取ったデータを書き込む。また、バス信号制御回路4は、送信メモリ5および受信メモリ6に対する各スレーブデバイス31〜34からのアクセスがない、STB1、STB2間(タイミング信号)間においてデータ回線を遮断する。一方、各スレーブデバイス31〜34は、マスタデバイス2側から受信した信号をパリティチェックし、つまり、PRTYとDATPのパリティ信号に対してパリティチェックし、パリティエラーが発生した場合にマスタデバイス2にERR(エラー信号)を送信するものである。
Each
次に、このようなパラレル通信機器1の作用およびパラレル通信機器1によるパラレル通信方法について、図2〜図4に従って具体的に説明する。
Next, the operation of the
図2、図3に示すように、マスタデバイス2において、STB1、STB2を周期的に生成して各スレーブデバイス31〜34に送信する。この状態で、マスタデバイス2から各スレーブデバイス31〜34への送信の場合、まず、マスタデバイス2において所定のタイミングで、ADR5〜ADR0とMOD2〜MOD0とBLK1〜BLK0とPRTYを設定する(ステップS1)。ここで、MOD2〜MOD0はリードモードに設定されている。次に、STB1の立下りタイミングで、マスタデバイス2において、DAT6〜DAT0およびDATPのデータ回線を送信方向に設定する(ステップS2)。これと同時に、各スレーブデバイス31〜34において、ADR5〜ADR0とMOD2〜MOD0とBLK1〜BLK0とPRTYを確定、受信する(ステップS3)。
As shown in FIGS. 2 and 3, the
続いて、STB2の立下りタイミングにおいて、BLK1〜BLK0に該当するスレーブデバイス31〜34が、DAT6〜DAT0とDATPを確定、受信する(ステップS4)。さらに、STB1の立上がりタイミングにおいて、当該スレーブデバイス31〜34が、送信メモリ5のADR5〜ADR0からデータ回線を介してデータを読み取って、自己のメモリに書き込み記憶する(ステップS5)。これと同時に、該スレーブデバイス31〜34において、PRTYとDATPのパリティ信号に対してパリティチェックし、パリティエラーが発生した場合には、マスタデバイス2にERR(エラー信号)を送信する。
Subsequently, at the falling timing of STB2,
そして、STB2の立上がりタイミング、つまり、送信メモリ5に対する各スレーブデバイス31〜34からの読み取りがないタイミングにおいて、データ回線を遮断・開放する(ステップS6)ものである。
The rising timing of the
一方、各スレーブデバイス31〜34からマスタデバイス2への送信の場合(マスタデバイス2が各スレーブデバイス31〜34から受信する場合)、まず、図3に示すように、マスタデバイス2において所定のタイミングで、ADR5〜ADR0とMOD2〜MOD0とBLK1〜BLK0とPRTYを設定する(ステップS11)。ここで、MOD2〜MOD0はライトモードに設定されている。次に、STB1の立下りタイミングで、マスタデバイス2において、DAT6〜DAT0およびDATPのデータ回線を受信方向に設定する(ステップS12)。これと同時に、各スレーブデバイス31〜34において、ADR5〜ADR0とMOD2〜MOD0とBLK1〜BLK0とPRTYを確定、受信する(ステップS13)。
On the other hand, in the case of transmission from each
続いて、STB2の立下りタイミングにおいて、BLK1〜BLK0に該当するスレーブデバイス31〜34が、自己のメモリに記憶されているデータ(ステップS5で読み取ったデータ)を、データ回線を介して受信メモリ6のADR5〜ADR0に書き込む(ステップS14)。さらに、当該スレーブデバイス31〜34において、PRTYのパリティ信号に対してパリティチェックし、パリティエラーが発生した場合には、マスタデバイス2にERR(エラー信号)を送信する(ステップS14)。
Subsequently, at the falling timing of STB2,
これと同時に、STB2の立下りタイミングでマスタデバイス2において、受信したDAT6〜DAT0およびDATPを確定する(ステップS15)。続いて、STB2の立上がりタイミング、つまり、受信メモリ6に対する各スレーブデバイス31〜34からの書き込みがないタイミングにおいて、データ回線を遮断・開放する(ステップS16)ものである。
At the same time, the
このような読み取り、書き込みを、マスタデバイス2と各スレーブデバイス31〜34との間で順次行う。すなわち、図4に示すように、まず、第1のスレーブデバイス31による、送信メモリ5からのデータの読み取りと受信メモリ6へのデータの書き込みとを行う(ステップS21)。同様にして、順次、第2のスレーブデバイス32、第3のスレーブデバイス33および第4のスレーブデバイス34による、送信メモリ5からのデータの読み取りと受信メモリ6へのデータの書き込みとを行う(ステップS22〜S24)。続いて、ステップS21に戻り、同様の送受信を繰り返し行うものである。
Such reading and writing are sequentially performed between the
以上のように、このパラレル通信機器1およびパラレル通信方法によれば、各スレーブデバイス31〜34で、送信メモリ5からデータを読み取り、この読み取ったデータを受信メモリ6に書き込むため、マスタデバイス2側においてデータが確実に伝送されたか否かを確認することが可能となり、この結果、確実なデータ伝送が可能となる。しかも、送信メモリ5および受信メモリ6に対する各スレーブデバイス31〜34からの読み書きがない期間(STB2の立上がりタイミングからSTB1の立下りタイミングまでの間)においては、データ回線が遮断・開放されるため、データ衝突が回避されて、より確実なデータ伝送が可能となる。
As described above, according to the
また、バス通信の制御は、マスタデバイス2側(バス信号制御回路4)ですべて行い、各スレーブデバイス31〜34では行わない。しかも、マスタデバイス2側においてSTB1、STB2を生成したり、ADR5〜ADR0やMOD2〜MOD0などの送受信情報を設定したりする、ハードロジックのみで構成することが可能で、ソフトウエア処理を不要にすることが可能となる。そして、単純なロジック構成でソフトウエアを介さないため、コマンド制御が不要となる。これらの結果、簡易、安価な構成とすることが可能となり、かつ、信頼性が高まりより確実なデータ伝送が可能となる。一方、信号線がディファレンシャル信号であるため、ノイズに強く、パラレル通信に比べて長距離通信が可能となる。
Further, control of the bus communication is carried out every
また、マスタデバイス2から受信した信号、つまり、ADR5〜ADR0とMOD2〜MOD0およびDAT6〜DAT0を、各スレーブデバイス31〜34でパリティチェックするため、信頼性がより高い確実なデータ伝送が可能となる。しかも、パリティエラーが発生した場合には、マスタデバイス2にERRが送信されるため、マスタデバイス2において適正なエラー処理を行うことが可能となる。
The signal received from the
このようにして簡易、安価な構成で確実なデータ伝送が可能になるため、規格化されたシリアル通信やパラレル通信で制御する程ではないが、ディスクリート信号やセンサ信号などの入出力信号を少ない電線・通信線で通信したい器材(カメラ制御や温度センサの遠隔操作等)を、安価に実現することが可能となる。また、確実な制御、監視を複数の器材に対して行いたい器材に適用できるように、バス通信をハード的に停止させることができるERRを備えているため、信頼性が高いデータ通信と合わせて危険を伴う器材に用いることが可能となる。 In this way, reliable data transmission is possible with a simple and inexpensive configuration, so it is not enough to control with standardized serial communication or parallel communication, but there are few wires for input / output signals such as discrete signals and sensor signals.・ Equipment (such as camera control and remote operation of a temperature sensor) that is desired to communicate via a communication line can be realized at low cost. In addition, it has an ERR that can stop the bus communication in hardware so that it can be applied to equipment that wants to perform reliable control and monitoring for multiple equipment. It can be used for dangerous equipment.
以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。例えば、上記の実施の形態では、1つのスレーブデバイス31〜34による、送信メモリ5からのデータの読み取りと受信メモリ6へのデータの書き込みとを行った後に、次のスレーブデバイス31〜34による同処理を行っているが、すべてのスレーブデバイス31〜34による送信メモリ5からのデータの読み取りを行った後に、すべてのスレーブデバイス31〜34による受信メモリ6へのデータの書き込みを行ってもよい。
Although the embodiment of the present invention has been described above, the specific configuration is not limited to the above embodiment, and even if there is a design change or the like without departing from the gist of the present invention, Included in the invention. For example, in the above embodiment, after reading data from the
1 パラレル通信機器
2 マスタデバイス
31〜34 スレーブデバイス
4 バス信号制御回路(バス信号制御手段)
5 送信メモリ
6 受信メモリ
1
5 Transmission memory 6 Reception memory
Claims (4)
前記マスタデバイス側に、タイミング信号を周期的に生成して前記各スレーブデバイスに送信するとともに、アクセスする送信メモリまたは受信メモリのアドレスと、リードかライトかを識別するモード情報と、送受信先のスレーブデバイスを識別するブロック情報と、を含む送受信情報を設定し、前記タイミング信号に基づいてデータ回線を制御するバス信号制御手段を備え、
前記各スレーブデバイスは、前記タイミング信号に基づいて前記送受信情報を受信し、該送受信情報中のブロック情報に該当するスレーブデバイスは、前記タイミング信号に基づいて、前記モード情報がリードの場合に前記送信メモリの前記アドレスから前記データ回線を介してデータを読み取り、前記モード情報がライトの場合に前記受信メモリの前記アドレスに前記データ回線を介して前記読み取ったデータを書き込み、
前記バス信号制御手段は、前記送信メモリおよび前記受信メモリに対する前記各スレーブデバイスからのアクセスがない、前記タイミング信号間において前記データ回線を遮断する、
ことを特徴とするパラレル通信機器。 A parallel communication device that transmits signals between a master device and a plurality of slave devices,
On the master device side, a timing signal is periodically generated and transmitted to each slave device, the address of a transmission memory or reception memory to be accessed, mode information for identifying read or write, and a slave at a transmission / reception destination Block information for identifying a device, and transmission / reception information including the bus signal control means for controlling the data line based on the timing signal,
Each slave device receives the transmission / reception information based on the timing signal, and the slave device corresponding to the block information in the transmission / reception information transmits the transmission when the mode information is read based on the timing signal. Reading data from the address of the memory via the data line, and writing the read data via the data line to the address of the receiving memory when the mode information is a write,
The bus signal control means shuts off the data line between the timing signals without access from the slave devices to the transmission memory and the reception memory.
A parallel communication device characterized by that.
ことを特徴とする請求項1に記載のパラレル通信機器。 Each slave device performs a parity check on the signal received from the master device side, and when a parity error occurs, transmits an error signal to the master device side.
The parallel communication device according to claim 1.
前記マスタデバイス側で、タイミング信号を周期的に生成して前記各スレーブデバイスに送信するとともに、アクセスする送信メモリまたは受信メモリのアドレスと、リードかライトかを識別するモード情報と、送受信先のスレーブデバイスを識別するブロック情報と、を含む送受信情報を設定し、
前記各スレーブデバイスは、前記タイミング信号に基づいて前記送受信情報を受信し、該送受信情報中のブロック情報に該当するスレーブデバイスは、前記タイミング信号に基づいて、前記モード情報がリードの場合に前記送信メモリの前記アドレスからデータ回線を介してデータを読み取り、前記モード情報がライトの場合に前記受信メモリの前記アドレスに前記データ回線を介して前記読み取ったデータを書き込み、
前記マスタデバイス側は、前記送信メモリおよび前記受信メモリに対する前記各スレーブデバイスからのアクセスがない、前記タイミング信号間において前記データ回線を遮断する、
ことを特徴とするパラレル通信方法。 A parallel communication method for transmitting a signal between a master device and a plurality of slave devices,
On the master device side, a timing signal is periodically generated and transmitted to each slave device, the address of the transmission memory or reception memory to be accessed, mode information for identifying whether it is read or write, and the slave at the transmission / reception destination Set transmission / reception information including block information that identifies the device,
Each slave device receives the transmission / reception information based on the timing signal, and the slave device corresponding to the block information in the transmission / reception information transmits the transmission when the mode information is read based on the timing signal. Reading data from the address of the memory via the data line, and writing the read data via the data line to the address of the reception memory when the mode information is a write,
On the master device side, there is no access from the slave devices to the transmission memory and the reception memory, and the data line is cut off between the timing signals.
A parallel communication method characterized by the above.
ことを特徴とする請求項3に記載のパラレル通信方法。
Each slave device performs a parity check on the signal received from the master device side, and when a parity error occurs, transmits an error signal to the master device side.
The parallel communication method according to claim 3.
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- 2014-12-05 JP JP2014247291A patent/JP6440475B2/en active Active
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