JPH05204643A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 レジスタ干渉を起こしている複数の命令を同
時に実行することができる情報処理装置を提供する。 【構成】 命令キューＣ，Ｄに格納されている次に実行
すべき２つの命令は、先読みデコーダ３８及び３９によ
って予め読み出されて先行演算処理装置５４，５５で実
行され、その結果が記憶手段６２ね６３に記憶される。
次にこれらの命令は命令キューＡ及びＢを介してデコー
ダ３によって読み出されね第１及び第２の演算処理装置
５，６で実行される。第１及び第２の比較器６６，６７
において２つの命令の間にレジスタ干渉が生じているこ
とが検出されると、記憶手段６２，６３に記憶されてい
る処理結果がレジスタ干渉を起こしている命令の一方の
ソースデータとして用いられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の演算処理装置を備
え、各命令を一定の長さのパイプラインを用いて少なく
とも２命令を１マシンサイクルで同時に実行することが
できる情報処理装置に関し、特に、複数の命令のディス
ティネーションレジスタとソースレジスタが干渉してい
る場合にも、これらの命令を１マシンサイクルで実行し
得る情報処理装置に関する。

【０００２】

【従来の技術】近年、複数の演算処理装置を備え、１マ
シンサイクルに複数の命令を並列に実行できる情報処理
装置が用いられるようになってきている。図３は、２つ
の演算処理装置を備え、２つの命令を並列処理する情報
処理装置の一例のブロック構成を示している。同図に示
す情報処理装置は、命令キャッシュメモリ１と、４つの
命令キューＡ，Ｂ，Ｃ，Ｄからなる命令キュー群２と、
命令キューＡ，Ｂから同時に発行された２命令をデコー
ドするデコーダ３と、アドレス計算、算術演算及び論理
演算を行なう第１及び第２の演算処理装置５，６と、第
１及び第２の演算処理装置５，６のソースレジスタ及び
ディスティネーションレジスタとして機能する多数のレ
ジスタを有するレジスタ群４と、データキャッシュメモ
リ７とを有している。

【０００３】命令キュー群２の４つの命令バッファＡ，
Ｂ，Ｃ，Ｄはそれぞれ１つの命令を格納しており、１マ
シンサイクルで命令キューＡ，Ｂに存在する２命令を同
時にデコーダ３に出力する。命令キューＡ，Ｂの命令を
出力した後には、命令キューＣ，Ｄに格納されている命
令がそれぞれ命令キューＡ，Ｂに移送され、命令キュー
Ｃ，Ｄには新たな命令が命令キャッシュメモリ１から供
給される。

【０００４】この情報処理装置では各命令は４フィール
ドからなり、第１フィールドは命令のオペコード、第２
及び第３フィールドは、第１フィールドのオペコードで
示される命令の処理の対象となる第１及び第２のソース
データを格納するソースレジスタを指定するオペランド
であり、第４フィールドは命令の処理結果を格納すべき
ディスティネーションレジスタを指定するオペランドで
ある。

【０００５】デコーダ３は命令キューＡ，Ｂから同時に
入力された２つの命令から、２つの命令のオペランドに
よって指示されるソースレジスタに格納されているソー
スデータを読み出すための制御信号を生成してレジスタ
群４に出力する。

【０００６】このような構成を有する情報処理装置は、
以下のようにパイプライン処理を行う。パイプライン処
理は、ロードステージ、実行ステージ、メモリアクセス
ステージ及びストアステージからなる。なお、説明を簡
単にするために、この情報処理装置の命令キュー群２は
１マシンサイクル毎に２つの命令を発行すると共に２つ
の命令の供給を受けるものとし、異なるステージ間での
各種バイパスは考慮に入れない。

【０００７】最初に、命令キューＡ，Ｂから発行される
命令が、ＡＬＵ命令、即ち、算術演算命令又は論理演算
命令である場合のパイプライン処理動作について説明す
る。図４はこの情報処理装置におけるＡＬＵ命令のパイ
プライン処理動作を示している。

【０００８】まず、ロードステージにおいて、命令キュ
ーＡ，Ｂから２つの命令が発行される。命令キューＡ，
Ｂから発行された命令はデコーダ３でデコードされ、デ
コーダ３は発行された第１及び第２の命令のソースデー
タを読み出す制御信号を生成する。この制御信号によ
り、レジスタ群４のソースレジスタから第１及び第２の
命令のソースデータが読み出される。

【０００９】実行ステージでは、第１及び第２の演算処
理装置５，６はロードステージで読み出した第１及び第
２の命令のソースデータを用いて、それぞれの命令のオ
ペコードに応じたＡＬＵ命令演算を行なう。

【００１０】メモリアクセスステージはＡＬＵ命令演算
を実行する場合にはダミーステージとなる。

【００１１】ストアステージでは実行ステージで求めた
ＡＬＵ命令の演算結果がレジスタ群におけるそれぞれの
命令のディスティネーションレジスタに書き込まれる。

【００１２】次に、命令キューＡ，Ｂから発行される命
令がメモリアクセス命令である場合のパイプライン処理
動作について説明する。図５はメモリアクセス命令のパ
イプライン処理動作を示している。ここでは、メモリセ
ルアクセス命令の一例としてロード命令について説明す
る。

【００１３】ロードステージでは命令キューＡ，Ｂから
発行された命令がデコーダ３でデコードされ、デコーダ
３は発行された第１及び第２の命令のソースデータを読
み出す制御信号を生成する。この制御信号により、レジ
スタ群４のソースレジスタから第１及び第２のソースデ
ータが読み出される。

【００１４】実行ステージでは、第１及び第２の演算処
理装置５，６はロードステージで読み出した第１及び第
２の命令のソースデータを用いて、アドレス計算を行な
う。

【００１５】メモリアクセスステージでは、実行ステー
ジで求めたアドレスに格納されているデータがデータキ
ャッシュメモリから読み出される。

【００１６】ストアステージでは、メモリアクセスステ
ージでデータキャッシュメモリから読み出されたキャッ
シュデータがそれぞれの命令のディスティネーションレ
ジスタに書き込まれる。

【００１７】次に、命令キューＣ，Ｄに次の命令が格納
されている場合におけるこの情報処理装置の動作につい
て説明する。

【００１８】 命令キューＣ：ＳＵＢ ％Ｌ１，％Ｌ２，％Ｌ３ 命令キューＤ：ＡＤＤ ％Ｌ４，％Ｌ５，％Ｌ６ ここで、％Ｌｎは、レジスタ群４におけるレジスタｎを
表しており、例えば、命令キューＣのＳＵＢで表される
オペコードに続く２つのレジスタ％Ｌ１及び％Ｌ２がそ
れぞれ第１及び第２のソースレジスタとなり、最後に記
載されているレジスタ％Ｌ３がディスティネーションレ
ジスタとなることを示している。

【００１９】図６は上述の命令をパイプライン処理する
場合の動作を表した図である。この例では１マシンサイ
クルは４ステージからなるものとする。まず、上述のよ
うに命令キューＡ，Ｂに格納されている命令がデコーダ
３に入力された後に、命令キューＣ及びＤにそれぞれ格
納されているＳＵＢ命令及びＡＤＤ命令が命令キュー
Ａ，Ｂに供給される。次に、命令キューＡ，ＢにあるＳ
ＵＢ、ＡＤＤ命令はデコーダ３に入力され、図６に示す
第１ステージでＳＵＢ命令及びＡＤＤ命令のロードステ
ージが行なわれる。

【００２０】第１ステージでは、命令キューＡ，Ｂから
発行されたＳＵＢ命令及びＡＤＤ命令がデコーダ３によ
ってデコードされ、ＳＵＢ命令の２つのソースレジスタ
％Ｌ１と％Ｌ２とに格納されているソースデータを読み
出す制御信号１４，１５と、ＡＤＤ命令の２つのソース
レジスタ％Ｌ４と％Ｌ５とに格納されているソースデー
タを読み出す制御信号１６，１７とが生成され、ソース
レジスタ％Ｌ１、％Ｌ２とソースレジスタ％Ｌ４、％Ｌ
５とに格納されているソースデータがそれぞれバス２
２、２３とバス２４、２５とに読み出される。

【００２１】第２ステージでは、ＳＵＢ命令及びＡＤＤ
命令の実行ステージが行なわれる。即ち、第１の演算処
理装置５はロードステージでレジスタ％Ｌ１、％Ｌ２か
ら読み出されたソースデータを用いてオペコードＳＵＢ
に応じた減算を行ない、その演算結果をバス２６に出力
する。また、第２の演算処理装置６はロードステージで
ソースレジスタ％Ｌ４、％Ｌ５から読み出されたソース
データを用いてオペコードＡＤＤに応じた加算を行な
い、その演算結果をバス２７に出力する。

【００２２】第３ステージでは、ＳＵＢ命令及びＡＤＤ
命令のメモリアクセスステージが行なわれる。メモリア
クセスステージは、ＡＬＵ命令の演算を実行する場合に
はダミーステージとなる。

【００２３】第４ステージでは、ＳＵＢ命令及びＡＤＤ
命令のストアステージが行なわれる。ストアステージで
は実行ステージで求めたＡＬＵ命令演算結果が、バス２
６、２７を介してそれぞれレジスタ群４のディスティネ
ーションレジスタ％Ｌ３、％Ｌ６に書き込まれる。

【００２４】このように、上述の場合にはＳＵＢ命令の
ディスティネーションレジスタとＡＤＤ命令のソースレ
ジスタとの干渉していないので、１マシンサイクルで２
命令を同時に実行することが可能である。

【００２５】なお、命令キューＣ，Ｄの何れかがメモリ
アクセス命令の場合には、第２ステージである実行ステ
ージにおいてソースデータを用いてアドレスが求めら
れ、このアドレスに基づいてデータキャッシュ７からキ
ャッシュデータが読み出される点のみが異なり、他のス
テージは上述のＡＬＵ命令の場合と同様に行われる。

【００２６】

【発明が解決しようとする課題】上記の構成を有する情
報処理装置では、同時に実行すべき２つの命令のうち、
一方の命令のディスティネーションレジスタと他方の命
令のソースレジスタとが干渉している場合には、一方の
命令の演算実行結果がディスティネーションレジスタに
格納されて初めて他方の命令のソースレジスタの値が確
定するため、この２つの命令は１マシンサイクルで実行
することはできないという問題点を有していた。

【００２７】以下、命令キューＣ，Ｄに次の命令が格納
されている場合のこの情報処理装置におけるパイプライ
ン処理動作について説明する。

【００２８】 命令キューＣ：ＳＵＢ ％Ｌ１，％Ｌ２，％Ｌ３ 命令キューＤ：ＡＤＤ ％Ｌ３，％Ｌ５，％Ｌ６ 命令キューＣに格納されているＳＵＢ命令のディスティ
ネーションレジスタは％Ｌ３であり、命令キューＤに格
納されているＡＤＤ命令のソースレジスタの一方は％Ｌ
３なので、これらの２つの命令の間でレジスタが干渉し
ている。

【００２９】図７は上述のＳＵＢ命令及びＡＤＤ命令を
実行する場合のパイプライン処理動作を示している。こ
の場合には、上述のようにＳＵＢ命令の演算の実行結果
が確定した後でなければＡＤＤ命令を実行することはで
きない。まず、命令キューＡ，Ｂに格納されている命令
がデコーダ３にそれぞれ発行された後に、命令キュー
Ｃ，Ｄに格納されているＳＵＢ命令及びＡＤＤ命令がそ
れぞれ命令キューＡ，Ｂに供給される。その後、命令キ
ューＡ，ＢにあるＳＵＢ命令及びＡＤＤ命令はデコーダ
３に入力され、図７に示す第１ステージではＳＵＢ命令
及びＡＤＤ命令のロードステージが行なわれる。

【００３０】第１ステージでは、命令キューＡ，Ｂから
発行されたＳＵＢ命令及びＡＤＤ命令がデコードされ、
ＳＵＢ命令の２つのソースレジスタ％Ｌ１と％Ｌ２とに
格納されているソースデータを読み出す制御信号１４、
１５と、ＡＤＤ命令の２つのソースレジスタ％Ｌ３と％
Ｌ５とに格納されているソースデータを読み出す制御信
号１６、１７とが生成され、ソースレジスタ％Ｌ１、％
Ｌ２とソースレジスタ％Ｌ３、％Ｌ５に格納されている
ソースデータがそれぞれバス２２、２３とバス２４、２
５とに読み出される。ここで、ＡＤＤ命令の一方のソー
スレジスタ％Ｌ５に格納されているソースデータは一応
読み出されるが、ＳＵＢ命令に実行結果が確定していな
いため、ＡＤＤ命令の他方のソースレジスタ％Ｌ３に格
納されているソースデータを読み出すことはできない。
そのため、図７に示すように、ＡＤＤ命令のロードステ
ージは第１ステージで終了しない。従って、第２ステー
ジでもＡＤＤ命令ではロードステージが引き続いて実行
される。

【００３１】第２ステージでは、ＳＵＢ命令の実行ステ
ージと、上述のようにＡＤＤ命令のロードステージが行
なわれる。即ち、演算処理装置５で第１ステージで読み
出したソースレジスタ％Ｌ１、％Ｌ２から読み出された
ソースデータを用いてオペコードＳＵＢに応じた減算が
行なわれ、その演算結果がバス２６に出力される。この
第２ステージでＳＵＢ命令の実行結果が確定するため、
ＡＤＤ命令のロードステージは第２ステージで終了する
ことが可能となる。

【００３２】第３ステージでは、ＳＵＢ命令のメモリア
クセスステージとＡＤＤ命令の実行ステージが行なわれ
る。ＳＵＢ命令はＡＬＵ命令なので、メモリアクセスス
テージはダミーステージとなる。一方、ＡＤＤ命令で
は、第２ステージで確定したＳＵＢ命令のソースレジス
タ％Ｌ３に格納されているソースデータと、第１ステー
ジで既に読み出されていたソースレジスタ％Ｌ５のソー
スデータとを用いてオペコードＡＤＤに応じた加算が行
なわれ、その演算結果がバス２７に出力される。

【００３３】第４ステージでは、ＳＵＢ命令のストアス
テージとＡＤＤ命令のメモリアクセスステージが行なわ
れる。即ち、第２ステージで求めたＳＵＢ命令の演算結
果がレジスタ群４のディスティネーションレジスタ％Ｌ
３に書き込まれる。一方、ＡＤＤ命令はＡＬＵ命令なの
で、メモリアクセスステージはダミーステージとなる。

【００３４】第５ステージでは、ＡＤＤ命令のストアス
テージが行なわれる。即ち、第３ステージで求めたＳＵ
Ｂ命令の演算結果がディスティネーションレジスタ％Ｌ
６に書き込まれる。

【００３５】このように、上述の場合にはＳＵＢ命令の
ディスティネーションレジスタとＡＤＤ命令のソースレ
ジスタとは干渉しているので、これらの２命令の実行の
完了には５ステージを必要とし、１マシンサイクルで２
命令を同時に実行することはできない。

【００３６】本発明は、上記問題点に鑑み、同時に実行
される複数の命令のディスティネーションレジスタとソ
ースレジスタとが干渉している場合でも、これらの複数
の命令を高速に処理することができる情報処理装置を提
供することを目的とする。

【００３７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、命令キュー群に保持されている第１及び
第２の命令を発行前に読み出し、これらの２つの命令の
実行に用いるデータを先読みして演算結果をあらかじめ
求めておき、命令キュー群に保持されていた第１の命令
のオペランドと命令キュー群から発行された第２の命令
のオペランドとが一致し命令キュー群に保持されていた
第１の命令のソースデータと命令キュー群から発行され
た第２の命令のソースデータとが一致していないことが
検出された場合に、先読みして求めた演算結果を第２の
命令におけるソースデータとして用いるものである。

【００３８】具体的に本発明が講じた解決手段は、第１
の命令と該第１の命令の次に実行すべき第２の命令とを
保持した後に発行する複数の命令キューを有する命令キ
ュー群と、ソースレジスタ及びディスティネーションレ
ジスタとして機能し得る多数のレジスタを有するレジス
タ群と、前記命令キュー群に保持されている前記第１及
び第２の命令のソースデータを前記レジスタ群から読み
出すようそれぞれ制御を行うと共に前記命令キュー群に
保持されている前記第１及び第２の命令のオペランドを
示すデータをそれぞれ出力する第１及び第２の先読みデ
コーダと、前記命令キュー群に保持されている前記第１
及び第２の命令の前記ソースデータを用いてそれぞれ演
算処理及びアドレス計算を行なう第１及び第２の先行演
算処理装置と、該第１及び第２の先行演算処理装置によ
り求められるアドレスに対応するキャッシュデータを出
力するデータキャッシュメモリと、前記第１の先読みデ
コーダから出力される前記第１の命令のオペランドを示
すデータと前記第１の命令の前記ソースデータと前記第
１の先行演算処理装置で得られた処理結果又は前記デー
タキャッシュメモリから出力されるキャッシュデータと
を記憶する記憶手段と、前記命令キュー群から発行され
た第１及び第２の命令のソースデータを前記レジスタ群
から読み出すようそれぞれ制御を行うと共に前記命令キ
ュー群から発行された前記第１及び第２の命令のオペラ
ンドを示すデータを出力するデコーダと、該デコーダに
よってデコードされた第１及び第２の命令の演算処理及
びアドレス計算を並列で実行する演算処理装置と、前記
記憶手段に格納されている前記命令キュー群に保持され
ていた前記第１の命令のオペランドを示すデータと前記
デコーダから出力される前記命令キュー群から発行され
た前記第２の命令のオペランドを示すデータとが一致し
ていることを検出しかつ前記記憶手段に格納されている
前記命令キュー群に保持されていた前記第１の命令の前
記ソースデータと前記レジスタ群における前記命令キュ
ー群から発行された前記第２の命令のソースデータとが
一致していないことを検出する比較器とを備えた情報処
理装置を前提とし、前記比較器において前記命令キュー
群に保持されていた前記第１の命令のオペランドと前記
命令キュー群から発行された前記第２の命令のオペラン
ドとが一致しかつ前記命令キュー群に保持されていた前
記第１の命令のソースデータと前記命令キュー群から発
行された前記第２の命令のソースデータとが一致してい
ないことが検出された場合に、前記記憶手段に格納され
ている前記処理結果又は前記キャッシュデータが前記命
令キュー群から発行された前記第２の命令のソースデー
タとして用いられる構成とするものである。

【００３９】

【作用】本発明の構成により、命令キュー群に保持され
ている第１の命令と第１の命令の次に実行すべき第２の
命令とはそれぞれ第１及び第２の先読みデコーダによっ
て読み出される。第１及び第２の先読みデコーダは命令
キュー群に保持されている第１及び第２の命令のソース
データをレジスタ群から読み出すようそれぞれ制御を行
うと共に、第１及び第２の命令のオペランドを示すデー
タをそれぞれ出力する。また、第１及び第２の先行演算
処理装置は命令キュー群に保持されている第１及び第２
の命令のソースデータを用いてそれぞれ演算処理及びア
ドレス計算を行なう。第１の先読みデコーダから出力さ
れる前記第１の命令のオペランドを示すデータと前記第
１の命令の前記ソースデータと前記第１の先行演算処理
装置で得られた処理結果又は前記データキャッシュメモ
リから出力されるキャッシュデータとは記憶手段によっ
て記憶される。次に、第１及び第２の命令は命令キュー
群からデコーダに発行される。デコーダは命令キュー群
から発行された第１及び第２の命令のソースデータをレ
ジスタ群から読み出すようそれぞれ制御を行うと共に、
命令キュー群から発行された第１及び第２の命令のオペ
ランドを示すデータを出力する。次に、比較器において
命令キュー群に保持されていた第１の命令のオペランド
と命令キュー群から発行された第２の命令のオペランド
とが一致し、かつ命令キュー群に保持されていた第１の
命令のソースデータと命令キュー群から発行された第２
の命令のソースデータとが一致していないことが検出さ
れた場合に、前記記憶手段に格納されている処理結果又
はキャッシュデータが命令キュー群から発行された第２
の命令のソースデータとして用いられる。これにより、
第１の命令のディスティネーションレジスタと第２の命
令のソースレジスタとが干渉している場合でも、１マシ
ンサイクルでこれらの２つの命令を実行することが可能
となる。

【００４０】

【実施例】以下、本発明の一実施例に係る情報処理装置
について、図面を参照しながら説明する。図１は本実施
例の情報処理装置のブロック構成を示しており、本実施
例では演算処理装置を２つ備えた情報処理装置を例とし
て説明する。

【００４１】本実施例の情報処理装置は、命令キャッシ
ュメモリ１と、４つの命令キューＡ，Ｂ，Ｃ，Ｄからな
る命令キュー群２と、命令キューＡ，Ｂから同時に発行
された２つの先行命令をデコードするデコーダ３と、先
行命令におけるアドレス計算、算術演算及び論理演算を
行なう第１及び第２の演算処理装置５，６と、ソースレ
ジスタ及びディスティネーションレジスタとして機能し
得る多数のレジスタを有するレジスタ群４と、データキ
ャッシュメモリ７とを有している。更に、本実施例の情
報処理装置は、命令キューＣ、Ｄに格納されている第１
及び第２の命令のアドレス計算、算術演算及び論理演算
を先行して行なう第１及び第２の先行演算処理装置５
４，５５と、第１及び第２の命令のオペランド、第１及
び第２の先行演算処理装置５４，５５での処理結果等を
格納する第１及び第２の記憶手段６２、６３と、命令の
オペコード等の比較を行う第１及び第２の比較器６４、
６５とを有している。

【００４２】第１及び第２の先読みデコーダ３８，３９
は、命令キューＣ、Ｄに格納されている第１及び第２の
命令のソースレジスタに格納されているソースデータを
読み出す制御信号をそれぞれ生成すると共に、第１及び
第２の命令のオペランドを示すデータをそれぞれ出力す
る。第１及び第２の記憶手段６２、６３は、それぞれ第
１及び第２の先読みデコーダ３８，３９から出力される
第１及び第２の命令のオペランドを示すデータと、レジ
スタ群４から読み出された第１及び第２の命令のソース
データと、第１及び第２の先行演算処理装置５４、５５
の処理結果又はデータキャッシュメモリ７から読み出さ
れたキャッシュデータとを記憶する。また、第１の比較
器６４は、第１の記憶手段６２に格納されている第１の
命令のオペコードと、命令キューＡからデコーダ３を介
して出力された命令のオペコードとを比較すると共に、
第１の記憶手段６２に格納されている第１の命令のソー
スデータと命令キューＡに格納されている命令のソース
データとをそれぞれ比較する。同様に、第２の比較器６
５は、第２の記憶手段６３に格納されている第２の命令
のオペコードと、命令キューＢからデコーダ３を介して
出力された命令のオペコードとをそれぞれ比較すると共
に、第２の記憶手段６３に格納されている第２の命令の
ソースデータと命令キューＢに格納されている命令のソ
ースデータとをそれぞれ比較する。

【００４３】以上のような構成を有するデータ情報処理
装置のパイプライン処理の動作について説明する。ここ
では、命令キューＣ，Ｄには以下に示す命令が格納され
ている場合について説明する。

【００４４】 命令キューＣ：ＳＵＢ ％Ｌ１，％Ｌ２，％Ｌ３ 命令キューＤ：ＡＤＤ ％Ｌ３，％Ｌ５，％Ｌ６ この例では、第１の命令であるＳＵＢ命令におけるディ
スティネーションレジスタ％Ｌ３と、第２の命令である
ＡＤＤ命令における１つのソースレジスタ％Ｌ３とはレ
ジスタ干渉を起こしている。

【００４５】まず、命令キューＣ，Ｄに保持されている
ＳＵＢ命令とＡＤＤ命令は、命令キューＡ，Ｂを介して
デコーダ３に発行される第１ステージに先だって、第１
及び第２の先読みデコーダ３８、３９に供給される。第
１及び第２の先読みデコーダ３８，３９は、命令キュー
Ｃ，Ｄから供給されたＳＵＢ命令及びＡＤＤ命令をデコ
ードし、ＳＵＢ命令の２つのソースレジスタ％Ｌ１と％
Ｌ２とに格納されているソースデータを読み出す制御信
号４０、４１と、ＡＤＤ命令の２つのソースレジスタ％
Ｌ３と％Ｌ５とに格納されているソースデータを読み出
す制御信号４２、４３とを出力し、更にＳＵＢ命令及び
ＡＤＤ命令のオペランド、即ち、ソースレジスタ％Ｌ
１，％Ｌ２、ディスティネーションレジスタ％Ｌ３、及
びソースレジスタ％Ｌ３，％Ｌ５、ディスティネーショ
ンレジスタ％Ｌ６を示すデータをバス４４、４５にそれ
ぞれ出力する。出力されたＳＵＢ命令及びＡＤＤ命令の
オペランドを示すデータは、それぞれ第１及び第２の記
憶手段６２、６３に格納される。

【００４６】次に、命令キューＣから供給されたＳＵＢ
命令のソースレジスタ％Ｌ１、％Ｌ２に格納されている
ソースデータは、それぞれ第１の先行演算処理装置５４
に入力される。同様に、命令キューＤから供給されたＡ
ＤＤ命令のソースレジスタ％Ｌ３、％Ｌ５に格納されて
いるソースデータは、それぞれ第２の先行演算処理装置
５５に入力される。それと同時に、第１及び第２の記憶
手段６２、６３には第１の命令であるＳＵＢ命令のソー
スデータと、第２の命令であるＡＤＤ命令のソースデー
タとが格納される。

【００４７】先行演算処理装置５４、５５では、ＳＵＢ
命令のソースデータとＡＤＤ命令のソースデータとを用
いて、それぞれオペコードＳＵＢ，ＡＤＤに応じた減
算，加算が行われ、それぞれの演算結果がデータキャッ
シュメモリ７と第１及び第２の記憶手段６２、６３に格
納される。

【００４８】このように、本実施例の情報処理装置で
は、第１及び第２の命令であるＳＵＢ命令とＡＤＤ命令
との演算結果は、これらの命令が命令キューＣ，Ｄに格
納されている間に既に実行されてしまっている。即ち、
これらの第１及び第２の命令が命令キューＡ，Ｂを介し
て発行されてソースデータがレジスタ４から読み出され
るときには既に演算結果が得られ、ＳＵＢ命令及びＡＤ
Ｄ命令のオペランドを示すデータ、ソースデータ及び演
算結果は第１及び第２の記憶手段６２、６３にそれぞれ
格納されている。

【００４９】図２は上述のパイプライン処理の動作を表
している。まず、命令キューＡ，Ｂに格納されている先
行命令がデコーダ３に発行された後に、命令キューＣ，
Ｄに格納された第１の命令であるＳＵＢ命令と第２の命
令であるＡＤＤ命令とが命令キューＡ，Ｂに供給され
る。次に、命令キューＡ，Ｂに格納されているＳＵＢ命
令及びＡＤＤ命令はそれぞれバス１２、１３を介してデ
コーダ３に発行される。

【００５０】図２に示す第１ステージでは、ＳＵＢ命令
及びＡＤＤ命令のロードステージが行なわれる。即ち、
命令キューＡ，Ｂから発行されたＳＵＢ命令及びＡＤＤ
命令がデコーダ３によってデコードされ、ＳＵＢ命令の
２つのソースレジスタ％Ｌ１と％Ｌ２とに格納されてい
るソースデータを読み出す制御信号１４、１５と、ＡＤ
Ｄ命令の２つのソースレジスタ％Ｌ４と％Ｌ５とに格納
されているソースデータを読み出す制御信号１６，１７
とが生成される。これにより、ソースレジスタ％Ｌ１、
％Ｌ２に格納されているソースデータがそれぞれバス２
２、２３に読み出され、第１の比較器６４に入力され
る。同様に、ソースレジスタソースレジスタ％Ｌ４、％
Ｌ５に格納されているソースデータがそれぞれバス２
４、２５に読み出され、第２の比較器６５に入力され
る。また、ＳＵＢ命令及びＡＤＤ命令のオペランドを示
すデータ、即ちソースレジスタを示すデータ及びディス
ティネーションレジスタを示すデータがバス３６、３７
を介してそれぞれ第１及び第２の比較器６４，６５に出
力される。

【００５１】第１の比較器６４では、第１ステージで発
行されたＳＵＢ命令のオペランドを示すデータ及びソー
スデータと、第１の命令であるＳＵＢ命令が命令キュー
Ｃに格納されていたときに第１の記憶手段６２に記憶さ
れたオペランドを示すデータ及びソースデータとがそれ
ぞれ比較される。同様に、第２の比較器６５では、第１
ステージで発行されたＡＤＤ命令のオペランドを示すデ
ータ及びソースデータと、第２の命令であるＡＤＤ命令
が命令キューＤに格納されていたときに第２の記憶手段
６３に記憶されたオペランドを示すデータ及びソースデ
ータとがそれぞれ比較される。第１の比較器４２での比
較により、この時点でのＳＵＢ命令のオペランドとソー
スデータは、命令キューＣに格納されていた時点でのオ
ペランドとソースデータとそれぞれ同じであることが検
出される。これにより制御信号６６が出力される。一
方、ＡＤＤ命令のソースデータは直前に実行されるべき
ＳＵＢ命令によってソースレジスタに格納されているソ
ースデータが変更されるため、第２の比較器６５ではＡ
ＤＤ命令のこの時点でのソースデータとＡＤＤ命令が命
令キューＤに格納されていた時点でのソースデータとが
一致しないことが検出される。そのため、制御信号６７
は出力されない。

【００５２】第２ステージではＳＵＢ命令及びＡＤＤ命
令の実行ステージ行なわれる。第１ステージで第２の比
較器６５において行なわれた比較の結果が一致しないの
で、第１の記憶手段６２に既に格納されているＳＵＢ命
令の演算結果がバス６８を介してＡＤＤ命令のソースレ
ジスタ％Ｌ３に書き込まれる。第２の演算処理装置６は
このソースレジスタ％Ｌ３に書き込まれたＳＵＢ命令の
演算結果と、ソースレジスタ％Ｌ５に格納されていたソ
ースデータとを用いてＡＤＤ命令の演算を実行する。そ
の演算結果はバス２７に出力される。また、第１の演算
処理装置５は、ソースレジスタ％Ｌ１、％Ｌ２の第１の
ステージで読み出されたソースデータを用いてオペコー
ドＳＵＢに応じた減算を実行する。その演算結果はバス
２６に出力される。

【００５３】第３ステージではＳＵＢ命令及びＡＤＤ命
令のメモリアクセスステージが行なわれる。ＳＵＢ命令
及びＡＤＤ命令はＡＬＵ命令なので、メモリアクセスス
テージはダミーステージとなる。

【００５４】第４ステージではＳＵＢ命令及びＡＤＤ命
令のストアステージが行なわれる。ストアステージでは
実行ステージで求めた演算結果がバス２６、２７を介し
てそれぞれＳＵＢ命令及びＡＤＤ命令のディスティネー
ションレジスタ％Ｌ３、％Ｌ６に書き込まれる。

【００５５】なお、命令キューＣ，Ｄの何れかがメモリ
アクセス命令の場合には、第２ステージである実行ステ
ージにおいてソースデータを用いてアドレスが求めら
れ、このアドレスに基づいてデータキャッシュ７からキ
ャッシュデータが読み出される点のみが異なり、他のス
テージは上述のＡＬＵ命令の場合と同様に行われる。

【００５６】このように、本実施例では、命令キュー
Ｃ，Ｄに命令が格納されている間に予めＳＵＢ命令とＡ
ＤＤ命令とが第１及び第２の先行演算処理装置５，６で
実行され、その結果が第１及び第２の記憶手段６２，６
３に格納されているので、第１の命令であるＳＵＢ命令
のディスティネーションレジスタと、第２の命令である
ＡＤＤ命令のソースレジスタとが干渉しているような場
合にも、１マシンサイクルでこれらの２つの命令を実行
することが可能となる。

【００５７】

【発明の効果】以上説明したように、本発明の情報処理
装置では、同時に実行すべき第１及び第２の命令が予め
先行演算処理装置において演算結果が求められて記憶手
段に格納されており、第１の命令のオペランドと第２の
命令のオペランドとの一致と、第１の命令のソースデー
タと第２の命令のソースデータとの一致とが比較手段で
検出された場合に、予め求めておいた演算結果が第２の
命令におけるソースデータとして用いられるので、第１
の命令のディスティネーションレジスタと第２の命令の
ソースレジスタとがレジスタ干渉を起こしていても、第
１及び第２の命令を並列して実行することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る情報処理装置のブロッ
ク図である。

【図２】図１の実施例においてレジスタ干渉が生じてい
る場合のパイプライン処理の動作を示す図である。

【図３】従来の情報処理装置のブロック図である。

【図４】従来の情報処理装置におけるＡＬＵ命令のパイ
プライン処理の動作を示す図である。

【図５】従来の情報処理装置におけるメモリアクセス命
令のパイプライン処理の動作を示す図である。

【図６】従来の情報処理装置におけるレジスタ干渉がな
い場合のパイプライン処理の動作を示す図である。

【図７】従来の情報処理装置におけるレジスタ干渉があ
る場合のパイプライン処理の動作を示す図である。

【符号の説明】

１ 命令キャッシュメモリ Ａ 命令キュー Ｂ 命令キュー Ｃ 命令キュー Ｄ 命令キュー ２ 命令キュー群 ３ デコーダ ４ レジスタ ５ 第１の演算処理装置 ６ 第２の演算処理装置 ７ データキャッシュメモリ ５４ 第１の先行演算処理装置 ５５ 第２の先行演算処理装置 ３８ 第１の先読みデコーダ ３９ 第２の先読みデコーダ ６２ 第１の記憶手段（記憶手段） ６３ 第２の記憶手段 ６４ 第１の比較器（比較器） ６５ 第２の比較器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の命令と該第１の命令の次に実行す
   べき第２の命令とを保持し同時に発行する複数の命令キ
   ューを有する命令キュー群と、ソースレジスタ及びディ
   スティネーションレジスタとして機能し得る多数のレジ
   スタを有するレジスタ群と、前記命令キュー群に保持さ
   れている前記第１及び第２の命令のソースデータを前記
   レジスタ群から読み出すようそれぞれ制御を行うと共に
   前記命令キュー群に保持されている前記第１及び第２の
   命令のオペランドを示すデータをそれぞれ出力する第１
   及び第２の先読みデコーダと、前記命令キュー群に保持
   されている前記第１及び第２の命令のソースデータを用
   いてそれぞれ演算処理及びアドレス計算を行なう第１及
   び第２の先行演算処理装置と、該第１及び第２の先行演
   算処理装置により求められるアドレスに対応するキャッ
   シュデータを出力するデータキャッシュメモリと、前記
   第１の先読みデコーダから出力される前記第１の命令の
   オペランドを示すデータと前記第１の命令のソースデー
   タと前記第１の先行演算処理装置で得られた処理結果又
   は前記データキャッシュメモリから出力されるキャッシ
   ュデータとを記憶する記憶手段と、前記命令キュー群か
   ら発行された第１及び第２の命令のソースデータを前記
   レジスタ群から読み出すようそれぞれ制御を行うと共に
   前記命令キュー群から発行された前記第１及び第２の命
   令のオペランドを示すデータを出力するデコーダと、該
   デコーダによってデコードされた第１及び第２の命令の
   演算処理及びアドレス計算を並列で実行する演算処理装
   置と、前記記憶手段に格納されている前記命令キュー群
   に保持されていた前記第１の命令のオペランドを示すデ
   ータと前記デコーダから出力される前記命令キュー群か
   ら発行された前記第２の命令のオペランドを示すデータ
   とが一致していることを検出しかつ前記記憶手段に格納
   されている前記命令キュー群に保持されていた前記第１
   の命令のソースデータと前記レジスタ群における前記命
   令キュー群から発行された前記第２の命令のソースデー
   タとが一致していないことを検出する比較器とを備え、
   前記比較器において前記命令キュー群に保持されていた
   前記第１の命令のオペランドと前記命令キュー群から発
   行された前記第２の命令のオペランドとが一致しかつ前
   記命令キュー群に保持されていた前記第１の命令のソー
   スデータと前記命令キュー群から発行された前記第２の
   命令のソースデータとが一致していないことが検出され
   た場合に、前記記憶手段に格納されている前記処理結果
   又は前記キャッシュデータが前記命令キュー群から発行
   された前記第２の命令のソースデータとして用いられる
   ことを特徴とする情報処理装置。