JPH0519889A - Stand-by device - Google Patents

Stand-by device

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Publication number
JPH0519889A
JPH0519889A JP3169935A JP16993591A JPH0519889A JP H0519889 A JPH0519889 A JP H0519889A JP 3169935 A JP3169935 A JP 3169935A JP 16993591 A JP16993591 A JP 16993591A JP H0519889 A JPH0519889 A JP H0519889A
Authority
JP
Japan
Prior art keywords
circuit
cpu
peripheral circuit
system clock
standby mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3169935A
Other languages
Japanese (ja)
Inventor
Yasuo Sakurai
康雄 桜井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP3169935A priority Critical patent/JPH0519889A/en
Publication of JPH0519889A publication Critical patent/JPH0519889A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To provide an integrated circuit which selects the range of a stand-by function and effectively reduces current consumption. CONSTITUTION:A register 11 indicating a stand-by function level and control circuits 12-14 which are supplied with a system clock are arranged and the supply of the system clock to a CPU 8, a peripheral circuit A9, and a peripheral circuit B10 is selectively stopped to stop the operation of an optional circuit, thereby efficiently reducing the current consumption.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、集積回路におけるスタ
ンバイ機能を効果的に制御する回路に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit which effectively controls a standby function in an integrated circuit.

【0002】[0002]

【従来の技術】電力消費の低減を目的とするスタンバイ
機能が、一般的に集積回路に設けられている。以下図2
を参照しながら説明する。
2. Description of the Related Art A standby function for reducing power consumption is generally provided in an integrated circuit. Figure 2 below
Will be described with reference to.

【0003】一般にスタンバイ機能は、図に示すように
集積回路1のクロックジュネレータ2を除いた他の回路
部分[CPU3と周辺回路4]の動作を停止させる方法
やクロックジュネレータ2と周辺回路4を除いた他の回
路部分[CPU3]の動作を停止させる方法がある。
In general, the standby function is a method of stopping the operation of other circuit parts [CPU 3 and peripheral circuit 4] except the clock generator 2 of the integrated circuit 1 as shown in the figure, and the clock generator 2 and peripheral circuit 4 There is a method of stopping the operation of the other circuit part [CPU 3] except for.

【0004】[0004]

【発明が解決しようとする課題】このような従来のスタ
ンバイ機能では、クロックジュネレータ2からのシステ
ムクロック5がCPU3と周辺回路4とで共通に用いら
れている。このためCPU3と周辺回路4をスタンバイ
モードに入れるとき、システムクロック5を停止させな
くてはならず、スタンバイモード時に周辺回路4の一部
分を動作させることができない。
In such a conventional standby function, the system clock 5 from the clock generator 2 is commonly used by the CPU 3 and the peripheral circuit 4. Therefore, when putting the CPU 3 and the peripheral circuit 4 into the standby mode, the system clock 5 must be stopped, and a part of the peripheral circuit 4 cannot be operated in the standby mode.

【0005】本発明は、上記課題を解決するもので、ス
タンバイ機能の制御回路を提供することを目的としてい
る。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a control circuit for a standby function.

【0006】[0006]

【課題を解決するための手段】本発明は上記目的を達成
するために、CPUと複数の周辺回路を内蔵する集積回
路において、各機能ブロックへのクロックを制御する回
路を備え、命令の実行によりフラグを操作することで必
要な回路のみを動作させ、残りは動作を停止させること
で消費電流の削減を行なうものである。
In order to achieve the above-mentioned object, the present invention provides a circuit for controlling a clock to each functional block in an integrated circuit containing a CPU and a plurality of peripheral circuits, and executes an instruction. By operating the flags, only the necessary circuits are operated, and the rest are stopped to reduce the current consumption.

【0007】[0007]

【作用】本発明は、上記した構成によりCPUや各周辺
回路のスタンバイ機能制御を分離しているので、スタン
バイモード時に周辺回路の部分的な動作ができる。
According to the present invention, since the standby function control of the CPU and each peripheral circuit is separated by the above-mentioned configuration, the peripheral circuit can partially operate in the standby mode.

【0008】[0008]

【実施例】以下、本発明の一実施例について図1を参照
しながら説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG.

【0009】図に示すように、集積回路6には、従来回
路と同様にクロックジェネレータ7とCPU8及び、周
辺回路A9と周辺回路B10とからなり、スタンバイ機
能レベルを示すレジスタ11とクロックジェネレータ7
と各機能ブロックへのシステムクロックを供給する制御
回路12〜14を形成している。
As shown in the figure, the integrated circuit 6 comprises a clock generator 7 and a CPU 8, a peripheral circuit A9 and a peripheral circuit B10 as in the conventional circuit, and a register 11 indicating the standby function level and a clock generator 7.
And control circuits 12 to 14 for supplying a system clock to each functional block.

【0010】上記構成において、CPU8のみのスタン
バイモードへの動作を説明すると、レジスタ11にCP
U8をスタンバイモードにするフラグを設定すること
で、制御回路12によりクロックジェネレータ7からの
システムクロックはCPU8へ供給されず、CPU8の
みスタンバイモードに入れる。この際のスタンバイモー
ドからの復帰は、レジスタ11のCPU8をスタンバイ
モードにするフラグをリセットすることにより実行され
る。
In the above configuration, the operation of only the CPU 8 in the standby mode will be described.
By setting the flag for setting U8 to the standby mode, the system clock from the clock generator 7 is not supplied to the CPU 8 by the control circuit 12, and only the CPU 8 enters the standby mode. The return from the standby mode at this time is executed by resetting a flag for setting the CPU 8 of the register 11 to the standby mode.

【0011】次にCPU8と周辺回路A9のスタンバイ
モードへの動作を説明すると、上記のCPU8のみのス
タンバイモードへの動作に加え、レジスタ11の周辺回
路A9をスタンバイモードにするフラグを設定すること
で制御回路13により、クロックジェネレータ7からの
システムクロックは周辺回路A9へ供給されず、CPU
8と周辺回路A9はスタンバイモードに入る。この際の
スタンバイモードからの復帰は、レジスタ11のCPU
8をスタンバイモードに設定するフラグと周辺回路A9
をスタンバイモードに設定するフラグをリセットするこ
とにより実行される。
Next, the operation of the CPU 8 and the peripheral circuit A9 in the standby mode will be described. In addition to the operation of the CPU 8 alone in the standby mode, a flag for setting the peripheral circuit A9 of the register 11 to the standby mode is set. The system clock from the clock generator 7 is not supplied to the peripheral circuit A9 by the control circuit 13 and the CPU
8 and the peripheral circuit A9 enter the standby mode. At this time, the return from the standby mode is performed by the CPU of the register 11.
Flag for setting 8 to standby mode and peripheral circuit A9
Is set to the standby mode by resetting the flag.

【0012】このように本発明の実施例のスタンバイ機
能を制御する回路によれば、CPU8と周辺回路A9,
周辺回路B10を内蔵する集積回路6において、システ
ムクロックを独立に制御することで、スタンバイ機能の
範囲を選択でき消費電流の削減を効果的に行なうもので
ある。
As described above, according to the circuit for controlling the standby function of the embodiment of the present invention, the CPU 8 and the peripheral circuit A9,
In the integrated circuit 6 including the peripheral circuit B10, by independently controlling the system clock, the range of the standby function can be selected and the consumption current can be effectively reduced.

【0013】[0013]

【発明の効果】以上の実施例から明らかなように、本発
明によればCPUと複数の周辺回路を内蔵する集積回路
において、システムクロックを独立に制御することで、
スタンバイ機能の範囲を選択でき消費電流の削減を効果
的に実施できる。
As is apparent from the above embodiments, according to the present invention, the system clock is independently controlled in an integrated circuit having a CPU and a plurality of peripheral circuits.
The range of the standby function can be selected and the current consumption can be effectively reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例の集積回路の要部ブロック図FIG. 1 is a block diagram of essential parts of an integrated circuit according to an embodiment of the present invention.

【図2】従来のスタンバイ機能を示す集積回路の要部ブ
ロック図
FIG. 2 is a block diagram of a main part of an integrated circuit showing a conventional standby function.

【符号の説明】[Explanation of symbols]

6 集積回路 7 クロックジェネレータ 8 CPU 9 周辺回路A 10 周辺回路B 11 レジスタ 12 CPU8へのシステムクロック制御回路 13 周辺回路A9へのシステムクロック制御回路 14 周辺回路B10へのシステムクロック制御回路 6 integrated circuit 7 clock generator 8 CPU 9 peripheral circuit A 10 peripheral circuit B 11 register 12 system clock control circuit for CPU 8 13 system clock control circuit for peripheral circuit A 9 14 system clock control circuit for peripheral circuit B 10

Claims (1)

【特許請求の範囲】 【請求項1】CPUと複数の周辺回路を内蔵する集積回
路において、前記CPUと複数の周辺回路へのクロック
の供給を独立に制御する回路を備え、命令の実行により
フラグを設定することで、前記CPUと複数の周辺回路
へのクロックの供給を選択的に停止することにより、任
意の回路の動作を停止させることで消費電流の削減を行
なうことを特徴とするスタンバイ装置。
Claim: What is claimed is: 1. An integrated circuit comprising a CPU and a plurality of peripheral circuits, comprising a circuit for independently controlling clock supply to the CPU and a plurality of peripheral circuits, and executing an instruction to flag the flag. Is set to selectively stop the clock supply to the CPU and a plurality of peripheral circuits, thereby stopping the operation of any circuit to reduce the current consumption. ..
JP3169935A 1991-07-10 1991-07-10 Stand-by device Pending JPH0519889A (en)

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