JPH05197549A - Branch instruction control system - Google Patents
Branch instruction control systemInfo
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- JPH05197549A JPH05197549A JP4009975A JP997592A JPH05197549A JP H05197549 A JPH05197549 A JP H05197549A JP 4009975 A JP4009975 A JP 4009975A JP 997592 A JP997592 A JP 997592A JP H05197549 A JPH05197549 A JP H05197549A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、無条件分岐命令及び条
件付分岐命令等の分岐先アドレスの計算時の実行サイク
ル数を可変とするようにした分岐命令制御方式に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a branch instruction control system in which the number of execution cycles when calculating a branch destination address such as an unconditional branch instruction and a conditional branch instruction is variable.
【０００２】[0002]
【従来の技術】データ処理装置では、通常、図４（Ａ）
に示す如く、まず命令をメモリからフェッチ（Ｆ）し
て命令バッファに格納する。次にその命令をデコード
（Ｄ）してその内容に従って、分岐先アドレスの計算を
行い、実行のためのデータがレジスタ・ファイルからレ
ジスタにセットされる。それから前記デコードの結果
に従って命令を実行（Ｅ）する。そしてこの実行の結
果つまり演算結果がレジスタ・ファイルあるいはメモリ
に格納（Ｗ）される。2. Description of the Related Art In a data processing device, normally, FIG.
As shown in, the instruction is first fetched (F) from the memory and stored in the instruction buffer. Next, the instruction is decoded (D), the branch destination address is calculated according to the content, and the data for execution is set in the register from the register file. Then, the instruction is executed (E) according to the result of the decoding. The result of this execution, that is, the operation result is stored (W) in the register file or the memory.
【０００３】このように１つの命令を処理するのに、前
記Ｆ、Ｄ、Ｅ、Ｗの４サイクル必要とするが、実際に命
令は、図４（Ｂ）に示す如く、パイプライン方式でオー
バラップして処理されるため、見かけ上１サイクルで処
理できる。In order to process one instruction in this way, the four cycles of F, D, E and W are required, but in reality, the instruction is over-processed by the pipeline method as shown in FIG. 4 (B). Since they are wrapped and processed, they can be processed in one cycle in appearance.
【０００４】なお図４（Ｂ）において、Ｆ1 〜Ｗ1 が命
令実行サイクルであり、各ステージは１マシンサイクル
で処理される。従ってマシンサイクルは、Ｆ〜Ｗのステ
ージのうち一番遅いステージ手段に依存することがわか
る。In FIG. 4B, F 1 to W 1 are instruction execution cycles, and each stage is processed in one machine cycle. Therefore, it is understood that the machine cycle depends on the slowest stage means among the stages F to W.
【０００５】ところでこのようなデータ処理に際して、
分岐命令は出現率が高く、高速な分岐判定や分岐先アド
レス計算が要求されている。特に分岐判定を必要としな
い無条件分岐命令を含み、分岐するか否かが容易に判定
できる場合は、分岐先アドレスをできるだけ早く、少な
いマシンサイクルで計算することが必要になる。By the way, in such data processing,
Branch instructions have a high appearance rate, and high-speed branch determination and branch destination address calculation are required. In particular, if an unconditional branch instruction that does not require branch determination is included and it is possible to easily determine whether or not to branch, it is necessary to calculate the branch destination address as soon as possible and in a small number of machine cycles.
【０００６】しかも，前記の如く、通常パイプライン型
データ処理装置のマシンサイクルは一番遅いサイクルに
よって決められる。従って分岐先アドレスの計算におい
て、早いマシンサイクルでできることと同時に、無駄な
マシンサイクルがないことが重要な課題となっている。Moreover, as described above, the machine cycle of the pipeline type data processor is usually determined by the slowest cycle. Therefore, in the calculation of the branch destination address, it is an important issue that there is no wasteful machine cycle at the same time that it can be done in a short machine cycle.
【０００７】ところで分岐命令の処理では、一般にデコ
ード段階で分岐先アドレスが計算される。例えば図５に
示す如く、加算部５０とラッチ・レジスタ５１を設け、
現在実行中の命令アドレスｉＡに、分岐命令ＢＲ内の相
対アドレスフィ−ルドに記入される相対アドレスＯＡを
加算することにより求められる。By the way, in the processing of a branch instruction, the branch destination address is generally calculated in the decoding stage. For example, as shown in FIG. 5, an adding section 50 and a latch register 51 are provided,
It is obtained by adding the relative address OA written in the relative address field in the branch instruction BR to the instruction address iA currently being executed.
【０００８】この加算部５０における加算結果は一旦ラ
ッチ・レジスタ５１にセットされ、これにより制御メモ
リ５２が読み出され、分岐先命令が出力されることにな
る。そしてこの相対アドレスＯＡの内容により計算時間
が決められることになる。ビット長が長ければこの演算
時間は長くなる。The result of addition in the adder 50 is temporarily set in the latch register 51, whereby the control memory 52 is read and the branch destination instruction is output. The calculation time is determined by the content of this relative address OA. The longer the bit length, the longer this calculation time.
【０００９】通常この処理が非常に遅いため、従来では
以下の〜の手法がある。マシンサイクルを長くし
て、この処理を長い１マシンサイクル中で行うようにす
る。デコード段階をすべての分岐命令に対して２マシ
ンサイクルかけて処理を行う。オペコードＯＰにより
１マシンサイクルで処理するか又は２マシンサイクルで
処理するのかを選択可能としている。Since this processing is usually very slow, the following methods (1) to (3) have been conventionally used. The machine cycle is lengthened so that this processing is performed in one long machine cycle. The decode stage is processed for all branch instructions in two machine cycles. It is possible to select whether to process in one machine cycle or two machine cycles by the operation code OP.
【００１０】[0010]
【発明が解決しようとする課題】ところで、前記で
は、全体のマシンサイクルが遅くなるので、この加算と
は関係のないステージにおいてもマシンサイクルが長く
なるために、全体として処理速度が遅くなる。By the way, in the above, since the whole machine cycle becomes slow, the machine cycle becomes long even in the stage unrelated to the addition, so that the processing speed becomes slow as a whole.
【００１１】前記では、例え分岐先アドレスが早く計
算出来ても、図６に示す如く、分岐命令Ｆ1 ではデコー
ド段階がいつもＤ1-1 とＤ1-2 のマシンサイクルとなっ
ているために、次の分岐先命令Ｆ′が１マシンサイクル
遅れることになる。In the above description, even if the branch destination address can be calculated early, the decoding stage of the branch instruction F 1 is always the machine cycle of D 1-1 and D 1-2 as shown in FIG. , The next branch destination instruction F'is delayed by one machine cycle.
【００１２】また前記では、分岐相対アドレスの大き
さに応じて命令種類つまりＯＰコードを使い分ける必要
があるため、プログラム作成／コンパイラが複雑とな
る。従って本発明の目的は、早いマシンサイクルで、分
岐命令の同一オペコードにおいて、必要な時にのみ２マ
シンサイクルをかけて分岐実行サイクルのアドレス計算
を行うことにより、全体の処理性能を向上させる分岐命
令制御方式を提供することである。Further, in the above, since it is necessary to properly use the instruction type, that is, the OP code, according to the size of the branch relative address, the program creation / compiler becomes complicated. Therefore, an object of the present invention is to provide a branch instruction control that improves overall processing performance by performing address calculation of a branch execution cycle by performing two machine cycles only when necessary in the same operation code of a branch instruction in a fast machine cycle. It is to provide a method.
【００１３】[0013]
【課題を解決するための手段】前記目的を達成するた
め、本発明では、図１に示す如く、相対アドレス監視部
１を設け、分岐命令ＢＲの相対アドレスフィールドＡＦ
の上位の特定ビットが特定パターンか否かを監視する。
相対アドレスフィールドＡＦが１６ビットであるとき、
例えば上位８ビットを監視して、これがオール「０」あ
るいはオール「１」の如き特定パターンか否かを監視す
る。To achieve the above object, in the present invention, as shown in FIG. 1, a relative address monitoring unit 1 is provided and a relative address field AF of a branch instruction BR is provided.
It is monitored whether or not the upper specific bit of is a specific pattern.
When the relative address field AF is 16 bits,
For example, the upper 8 bits are monitored to see if this is a specific pattern such as all "0" or all "1".
【００１４】特定パターンのとき、加算部２において、
監視実行中の命令アドレスｉＡと、相対アドレスフィー
ルドＡＦの下位８ビットとを１マシンサイクルでアドレ
ス計算を行い、その加算結果をラッチ・レジスタ３にセ
ットする。すなわち相対アドレス監視部１から１サイク
ルのセット・クロックをラッチ・レジスタ３に出力し
て、加算部２の演算出力をセットさせる。In the case of a specific pattern, the adder 2
The address of the instruction address iA being monitored and the lower 8 bits of the relative address field AF is calculated in one machine cycle, and the addition result is set in the latch register 3. That is, the relative address monitoring unit 1 outputs a one-cycle set clock to the latch register 3 to set the operation output of the adder unit 2.
【００１５】しかし、特定パターンでなければ、相対ア
ドレス監視部１は２マシンサイクルのセット・クロック
をラッチ・レジスタ３に出力するので、これにより加算
部２において２マシンサイクルで演算された結果がラッ
チ・レジスタ３にセットされる。いずれの場合も、この
ラッチ・レジスタ３にセットされた分岐実行サイクルア
ドレスにより次のタイミングで、バッファ・メモリ４に
格納されている制御命令から前記分岐先アドレスによる
分岐命令がフェッチされる。However, if it is not a specific pattern, the relative address monitoring unit 1 outputs a set clock of 2 machine cycles to the latch register 3, so that the result calculated by the adder unit 2 in 2 machine cycles is latched. -Set in register 3. In any case, the branch instruction at the branch destination address is fetched from the control instruction stored in the buffer memory 4 at the next timing by the branch execution cycle address set in the latch register 3.
【００１６】[0016]
【作用】本発明では、相対アドレスフィールドＡＦに記
入された相対アドレスの値がある一定値を越えるかどう
かをこの相対アドレス監視部１が監視し、越える場合は
２マシンサイクルかけて分岐先のアドレス計算を行う。In the present invention, the relative address monitoring unit 1 monitors whether or not the value of the relative address entered in the relative address field AF exceeds a certain value, and if it exceeds, it takes two machine cycles to branch to the address of the branch destination. Calculate.
【００１７】このようにすることにより、１マシンサイ
クルで計算できるものは１マシンサイクルで計算される
ので、全体のマシンサイクルを増やさずに処理できる。
したがって前記よりマシンサイクルが短く、１マシン
サイクルで演算可能なものは前記よりも、１サイクル
速くなり、前記のように複雑なプログラム作成／コン
パイラも必要としていない。By doing so, since what can be calculated in one machine cycle is calculated in one machine cycle, processing can be performed without increasing the total machine cycle.
Therefore, a machine cycle that is shorter than the above and that can be calculated in one machine cycle is one cycle faster than the above, and the complicated program creation / compiler as described above is not required.
【００１８】[0018]
【実施例】本発明の一実施例を図２及び図３に基づき説
明する。図２は本発明の一実施例構成図、図３は本発明
の動作説明図である。図中他と同符号部分は同一部分を
示し、２−１，２−２はいずれも加算部、５は＋１を行
う加算部、６，７はそれぞれインバータ、Ｇ1 〜Ｇ4 は
ゲート、ＯＲ１、ＯＲ２はオアゲートである。説明の簡
略化のために相対アドレスフィールドＡＦにおける相対
アドレスのビット数を１６とし、現在実行中のアドレス
ｉＡを３２ビットの例で説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to FIGS. FIG. 2 is a configuration diagram of an embodiment of the present invention, and FIG. 3 is an operation explanatory diagram of the present invention. In the figure, the same parts as the other parts indicate the same parts. 2-1 and 2-2 are addition parts, 5 is an addition part for performing +1, 6 and 7 are inverters, G 1 to G 4 are gates, and OR 1 , OR2 is an OR gate. For simplification of description, the number of bits of the relative address in the relative address field AF is 16, and the address iA currently being executed is described as an example of 32 bits.
【００１９】ここで加算部２−１は、現在実行中の命令
アドレスｉＡの上位２４ビット（００〜２３）と、分岐
命令ＢＲの上位８ビット（００〜０７）を２マシンサイ
クルで加算するものである。また加算部２−２は、現在
実行中の命令アドレスｉＡの下位８ビット（２４〜３
１）と、分岐命令ＢＲの下位８ビット（０８〜１５）を
１マシンサイクルで加算するものである。Here, the adder 2-1 adds the upper 24 bits (00-23) of the currently executed instruction address iA and the upper 8 bits (00-07) of the branch instruction BR in two machine cycles. Is. Further, the addition unit 2-2 determines the lower 8 bits (24 to 3) of the currently executed instruction address iA.
1) and the lower 8 bits (08 to 15) of the branch instruction BR are added in one machine cycle.
【００２０】なお、加算部２−２の演算結果にキャリィ
が生じたとき、ゲートＧ1 をオンにして現在実行中の命
令アドレスｉＡの上位２４ビット（００〜２３）を加算
部５により＋１したものを出力する。前記加算部２−２
のキャリィは加算部２−１にも伝達され、加算される。
キャリィが生じないときは、インバータ６の出力により
Ｇ2 がオンとなり、現在実行中の命令アドレスｉＡの上
位２４ビット（００〜２３）がそのまま出力される。When a carry occurs in the operation result of the adder 2-2, the gate G 1 is turned on and the upper 24 bits (00 to 23) of the instruction address iA currently being executed are incremented by 1 by the adder 5. Output things. The adder 2-2
Carry is also transmitted to and added to the adder 2-1.
When carry does not occur, the output of the inverter 6 turns on G 2 and the upper 24 bits (00 to 23) of the currently executed instruction address iA are output as they are.
【００２１】次に図２の動作について説明する。相対ア
ドレス監視部１は、加算部２−１，２−２におけるアド
レス計算中に、相対アドレスフィールドＡＦにおける相
対アドレスの上位８ビットがオール「０」かオール
「１」の如き特定パターンであるか否かを判断する。Next, the operation of FIG. 2 will be described. During the address calculation in the adders 2-1 and 2-2, the relative address monitoring unit 1 determines whether the upper 8 bits of the relative address in the relative address field AF have a specific pattern such as all "0" or all "1". Determine whether or not.
【００２２】もし、オール「０」又はオール「１」であ
れば相対アドレス監視部１は「１」を出力し、ゲートＧ
3 をオンにする。これによりオアゲートＯＲ１の出力が
オアゲートＯＲ２を経由してラッチ・レジスタ３の上位
２４ビットフィールドにセットされる。このときラッチ
・レジスタ３の下位フィールドには加算部２−２の出力
８ビットがセットされる。If all "0" or all "1", the relative address monitoring unit 1 outputs "1" and the gate G
Turn on 3 . As a result, the output of the OR gate OR1 is set in the upper 24 bit field of the latch register 3 via the OR gate OR2. At this time, the 8 bits output from the adder 2-2 are set in the lower field of the latch register 3.
【００２３】このとき、前記オアゲートＯＲ１の出力
は、加算部２−２における加算結果のキャリィの有無に
応じて現在実行中の命令アドレスｉＡの上位２４ビット
（００〜２３）そのものか、これにキャリィを加算され
たものか出力されることになる。そして、このラッチ・
レジスタ３にセットされたアドレスによりバッファ・メ
モリ４がアクセスされ、分岐先命令が出力されることに
なる。At this time, the output of the OR gate OR1 is either the upper 24 bits (00 to 23) of the instruction address iA currently being executed, or the carry, depending on whether or not there is a carry in the addition result in the adder 2-2. Will be output. And this latch
The buffer memory 4 is accessed by the address set in the register 3 and the branch destination instruction is output.
【００２４】しかし、前記相対アドレスの上位８ビット
が特定パターンでなければ、相対アドレス監視部１は
「０」を出力する。これによりインバータ７が「１」を
出力するので、ゲートＧ4 がオンになり、オアゲートＯ
Ｒ２から加算部２−１の加算結果が出力されてラッチ・
レジスタ３の上位２４ビットフィールドにセットされ
る。However, if the upper 8 bits of the relative address is not a specific pattern, the relative address monitoring section 1 outputs "0". Since this by the inverter 7 outputs "1", gate G 4 is turned on, the OR gate O
R2 outputs the addition result of the adder 2-1 and latches it.
It is set in the upper 24 bit field of register 3.
【００２５】このとき、ラッチ・レジスタ３の下位フィ
ールドには加算部２−２の出力８ビットがセットされ
る。なお、ラッチ・レジスタ３のセットクロックは、こ
の監視結果に合うようなタイミングで出力されることに
なる。そしてこのラッチ・レジスタ３にセットされたア
ドレスによりバッファ・メモリ４がアクセスされ、分岐
先命令が出力される。At this time, 8 bits output from the adder 2-2 are set in the lower field of the latch register 3. The set clock of the latch register 3 is output at a timing that matches this monitoring result. Then, the buffer memory 4 is accessed by the address set in the latch register 3 and the branch destination instruction is output.
【００２６】したがって、本発明によれば、図３に示す
如く、分岐命令ＢＲ0 の相対アドレスの上位ビットが特
定パターンであれば、加算部におけるアドレス計算は、
Ｄ0 で示す如く、１マシンサイクルで実行されて出力さ
れるので、次のタイミングによりその分岐先命令はフェ
ッチＦ1 される。Therefore, according to the present invention, as shown in FIG. 3, when the upper bit of the relative address of the branch instruction BR 0 is a specific pattern, the address calculation in the adder is
As indicated by D 0 , the branch destination instruction is fetched F 1 at the next timing because it is executed and output in one machine cycle.
【００２７】しかし、特性パターンでなければ加算部に
おけるアドレス計算は、図３に示す分岐命令ＢＲ2 のＤ
2-1 ，Ｄ2-2 に示す如く、２マシンサイクルで実行され
て、加算部２−１より出力されることになる。従って本
発明によれば、分岐命令により、１マシンサイクルある
いは２マシンサイクルでデコード（加算も含む）される
ので、常に２マシンサイクル必要とした場合に比較して
高速化することができる。However, if it is not the characteristic pattern, the address calculation in the adder is performed by the D of the branch instruction BR 2 shown in FIG.
2-1 and D 2-2 , it is executed in two machine cycles and output from the adder 2-1. Therefore, according to the present invention, since the branch instruction decodes (including addition) in one machine cycle or two machine cycles, the speed can be increased as compared with the case where two machine cycles are always required.
【００２８】なお前記説明では、実行アドレスを３２ビ
ットとし、相対アドレスを１６ビットとし、特定パター
ンをオール「０」またはオール「１」の例について説明
したが、本発明は勿論これらに限定されるものではな
い。In the above description, the execution address is 32 bits, the relative address is 16 bits, and the specific pattern is all "0" or all "1". However, the present invention is naturally limited to these. Not a thing.
【００２９】[0029]
【発明の効果】本発明によれば、従来のように、全体の
マシンサイクルを長くする必要はなく、また１マシンサ
イクルで計算可能なものについては従来より１マシンサ
イクル早く演算することができる。しかも前記発明が解
決しようとする課題に示す如く、複雑なプログラム作
成／コンパイラも必要とせず、簡単なハード構成により
１マシンサイクルまたは２マシンサイクルの選択を行う
ことができる。As described above, according to the present invention, it is not necessary to lengthen the entire machine cycle as in the prior art, and it is possible to perform an operation one machine cycle earlier than that of the prior art if it can be calculated in one machine cycle. Moreover, as shown in the problem to be solved by the invention, no complicated program creation / compiler is required, and one machine cycle or two machine cycles can be selected with a simple hardware configuration.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の一実施例構成図である。FIG. 2 is a configuration diagram of an embodiment of the present invention.
【図３】本発明の動作説明図である。FIG. 3 is an operation explanatory diagram of the present invention.
【図４】データ処理装置におけるパイプライン動作説明
図である。FIG. 4 is an explanatory diagram of pipeline operation in the data processing device.
【図５】従来例構成図である。FIG. 5 is a configuration diagram of a conventional example.
【図６】従来の動作説明図である。FIG. 6 is a diagram for explaining a conventional operation.
１ 相対アドレス監視部 ２ 加算部 ３ ラッチ・レジスタ ４ バッファ・メモリ 1 Relative address monitor 2 Adder 3 Latch register 4 Buffer memory
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuyasu Nonomura 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Toru Watanabe, 1015, Kamedotachu, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Takumi Maruyama 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Takumi Takeno 1015, Uedotachu, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Shinya Kato, Kanagawa 1015 Kamiodanaka, Nakahara-ku, Kawasaki, Japan
Claims (3)
を演算する分岐命令制御方式において、 分岐命令の相対アドレスを監視する監視手段（１）と、 分岐先アドレスを演算する実行サイクルを変化させる可
変手段とを設け、 分岐命令の相対アドレスの大きさを前記監視手段（１）
で監視して、その大きさに応じて分岐先アドレス演算手
段における実行サイクルを変化させるようにしたことを
特徴とする分岐命令制御方式。1. A branch instruction control system for calculating a branch destination address based on a relative address, a monitoring means (1) for monitoring a relative address of a branch instruction, and a variable means for changing an execution cycle for calculating a branch destination address. And the size of the relative address of the branch instruction is monitored by the monitoring means (1).
The branch instruction control system is characterized in that the execution cycle in the branch destination address computing means is changed according to the size of the branch instruction control means.
る一定値を越えているかどうかを前記相対アドレスの上
位部分を解読することにより判定して、実行サイクルを
変化させることを特徴とする請求項１記載の分岐命令制
御方式。2. The monitoring means (1) changes the execution cycle by judging whether the relative address exceeds a certain value by decoding the upper part of the relative address. The branch instruction control system according to item 1.
演算手段と、演算実行サイクルの遅い演算手段とを設
け、これを前記監視手段（１）により切換制御すること
により実行サイクルを変化させるようにしたことを特徴
とする請求項１記載の分岐命令制御方式。3. The variable means is provided with an operation means having a fast operation execution cycle and an operation means having a slow operation execution cycle, and the execution cycle is changed by switching control of the monitoring means (1). The branch instruction control system according to claim 1, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP997592A JP2944809B2 (en) | 1992-01-23 | 1992-01-23 | Branch instruction controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP997592A JP2944809B2 (en) | 1992-01-23 | 1992-01-23 | Branch instruction controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05197549A true JPH05197549A (en) | 1993-08-06 |
| JP2944809B2 JP2944809B2 (en) | 1999-09-06 |
Family
ID=11734919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP997592A Expired - Fee Related JP2944809B2 (en) | 1992-01-23 | 1992-01-23 | Branch instruction controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944809B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633973B1 (en) | 1999-12-24 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Trace control circuit adapted for high-speed microcomputer operation |
-
1992
- 1992-01-23 JP JP997592A patent/JP2944809B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633973B1 (en) | 1999-12-24 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Trace control circuit adapted for high-speed microcomputer operation |
| US6996704B2 (en) | 1999-12-24 | 2006-02-07 | Renesas Technology Corp. | Trace control circuit adapted for high-speed microcomputer operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944809B2 (en) | 1999-09-06 |
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