JPH05197522A - ソート演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 マージソートを実行するソートプロセッサを
一次元に複数個繋げ、一度に大量のレコードを高速にソ
ート演算処理できる小型の付加型プロセッサを得る。 【構成】 ホスト計算機のシステムバスの下に接続する
もので、一般に前段の２倍の容量のメモリを要するソー
ト専用プロセッサを複数個一次元に接続し、初段近傍は
内臓ＲＡＭを用い、後段では外付のメモリを用いなが
ら、並列処理により一度に大量のレコードを処理するも
のである。 【効果】 従来複数の基板で構成されていたソート演算
処理装置が基板１枚に搭載され、小形、高速化でき、シ
ステムバスのＩ／Ｏスロット占有数を削減することがで
きた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、大量のデータを高速
にソート処理するソート専用プロセッサと、このプロセ
ッサを組み込んだソート処理装置の構成に関するもので
ある。

【０００２】

【従来の技術】図９は例えば情報処理学会第３９回(平
成元年後期)全国大会(平成元年１０月１６日〜１８
日)、４Ｎ−８に示された従来のソート処理装置の構成
を示し、図１１は同セッションにて示されたソートプロ
セッサのピン配列図を示す。また、図１０は図９の３０
４部について詳述した図である。また、図１２は３枚の
基板とケーブルを含めた接続および構成を示した図であ
る。図９ないし図１２において、１〜１９はソートプロ
セッサ、３２１〜３３９はそのローカルメモリ、３００
は高速アドレス変換部、３０１はソート演算処理装置、
３０２はホスト計算機(図示せず)のシステムバス、３０
３はソータ制御部、３０４−１と３０４−２は基板２枚
で構成されるソータ部で、１枚目の基板にはソートプロ
セッサ１〜１５と各ローカルメモリ３２１〜３３５が、
また２枚目にはソートプロセッサ１〜１５と各ローカル
メモリ３２１〜３３５が設けられ、ソートプロセッサ１
〜１９が一次元に結合されている。３０５はソータイン
タフェース部、３０６はソータインタフェースプロセッ
サ、３０７はそのローカルメモリ、３０８−０はシステ
ムバス３０２とソータ制御部３０３またはソータ部３０
４−１、３０４−２、の接続部、３０８はソータ制御部
３０３の内部データバス、３０８−１はソータ制御部３
０３とソータ部３０４−１とを繋ぐケーブル、３０８−
２はソータ制御部３０３とソータ部３０４−２とを繋ぐ
ケーブル、３０９は３個の汎用プロセッサ、３１０は、
そのローカルメモリ、３１１は汎用プロセッサ３０９の
共有メモリ、３１２は２ポートバス、３１３は制御マイ
クロコード内臓ＲＯＭ、３１４はソータ部３０４−１、
３０４−２を繋ぐバスケーブル、３０８−０はシステム
バス３０２へソータ制御部３０３およびソータ部３０４
−１、３０４−２を挿入する接栓部で、ソータ制御部３
０３からソータ部３０４−１へソートされるレコードは
ケーブル３０８−１を経てソータ部３０４−１で所期の
ソフト処理を施される。ソータ部３０４−１からソータ
部３０４−２へはケーブル３１４を経て、ソート完了ス
トリームはソータ部３０４−２からソータ制御部３０３
へケーブル３０８−２を経て戻る。また、ソータ制御部
３０３からソータ部３０４−１、３０４−２へのクロッ
クおよび各種制御信号はケーブル３１５を通して与えら
れ、２ポートメモリアクセスは２ポートバス３１２によ
って行われる。

【０００３】次に動作について説明する。図９に示すよ
うに、従来のソート演算処理装置３０１はホスト計算機
のシステムバス３０２下に接続され、特にソータ制御部
３０３はシステムバス３０２とソータ部３０４の中間に
位置し、機能的にはソータ部３０４で実行する。ソー
ト、マージの入出力制御の他、マージ、条件検索、射
影、インデックス生成、および結合キーの生成といった
リレーショナルデータベースの基本処理を実行する。

【０００４】ソータインタフェイス部３０５にはデータ
ベース処理専用のソータインタフェースプロセッサ３０
６とそのローカルメモリ３０７があり、ホスト計算機の
データ形式とソートプロセッサ１〜１９の処理するデー
タ形式の整合を取るため、入力データ変換と出力データ
変換を行う。

【０００５】また、システムバス３０２とソータ部３０
４間のパイプライン３０８に淀み無くデータを供給する
ために、３個の汎用プロセッサ３０９を用いてデータス
トリームを並列処理することで高速データ処理を行う。
３個の汎用プロセッサ３０９は各々が有するローカルメ
モリ３１０の他に、作業用としての共有メモリ３１１と
ソータ部３０４のソートプロセッサ１７〜１９のローカ
ルメモリ３３７〜３３９を２ポートバス３１２を経由し
てアクセスできる。

【０００６】また、制御マイクロコード内臓ＲＯＭ３１
３は、システム起動用マイクロプログラムを内臓してお
り、ソート演算処理装置３０１全体を駆動する。

【０００７】図９のソータ部３０４および図１０に示す
ようなパイプラインマージソートアルゴリズムに従い、
同一の１９個のソートプロセッサ１〜１９を経由して一
度に２¹⁹(約５０万)件のレコート゛をソートする。

【０００８】ソートプロセッサ１〜１９は、予め設定し
た設計レコードの件数と長さに対し、実際の入力レコー
ト゛の件数と長さが変化しても、ソートプロセッサで柔
軟に対応できるようにいくつかの拡張機能を有してい
る。

【０００９】ソートプロセッサ１９から最終出力される
ソートストリームは、ケーブル３０８−２を通ってソー
タインタフェース部３０５のデータベース処理専用のソ
ータインタフェースプロセッサ３０６に至り、データ形
式を再度ホスト計算機のデータ形式に変換する。

【００１０】そして、３個の汎用プロセッサ３０９によ
り高速アドレス変換部３００を通してホスト計算機のシ
ステムバス３０２へ出力され、別に設けられた記憶装置
(図示せず)に格納される。

【００１１】

【発明が解決しようとする課題】従来のソート演算処理
装置は以上のように構成されているので、実システムと
して有用な数１００万件以上のデータのソート処理に
は、更にソートプロセッサを複数本のケーブルで接続し
て付加する必要があり、システムバスに接続するＩ／Ｏ
スロット数が増加するという問題点があった。

【００１２】この発明は、上記のような問題点を解消す
るためになされたもので、システムバスに接続するＩ／
Ｏスロット数を減らすことができ、その空いたシステム
バスを利用してソートプロセッサを付加することができ
るソート演算処理装置を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るソート演
算処理装置は、ローカルメモリとしての第一の記憶装置
を備え、一次元にｎ個結合されたマージソート処理用ソ
ートコアによりＮ＝２^ｎレコードをソートするソート演
算処理装置において、上記第一の記憶装置とソートコア
の複数個とを一つのパッケージ内に内蔵したソートプロ
セッサを一次元にＭ段結合し、Ｍ＋１段以降は上記ソー
トプロセッサの外部に第二の記憶装置を付加し、このソ
ートプロセッサを一次元に結合してなるものである。

【００１４】また、第二の記憶装置の種類に応じてソー
トプロセッサに内蔵されているメモリインタフェース部
を切り替える切替制御部を備える。

【００１５】さらに、第二の記憶装置が付加されたソー
トプロセッサにＮ件までのマージソート処理用の第一の
ポートとは別にＮ＋１件以上のマージソート処理用の第
二のポートを設け、Ｎ件までのマージソート処理とＮ＋
１件以上のマージソート処理との競合を調停するアビー
トレーション制御回路を設けた。

【００１６】そして、ソートプロセッサに内蔵された第
一の記憶装置を構成する複数の記憶装置に対してアドレ
スを外部から与えるアドレスバスおよびデータを入出力
するデータバスを上記複数の記憶装置間で共用化した。

【００１７】

【作用】第一の記憶装置とソートコアの複数個とを一つ
のパッケージ内に内蔵することにより一次元に接続する
ソートプロセッサの総数が減少し、かつそのソートプロ
セッサに接続する第二の記憶装置の総数が減少する。

【００１８】また、メモリインタフェース部を切り替え
る切替制御部をソートプロセッサに内蔵したのでソート
プロセッサの外部にインタフェース回路を設ける必要が
なくなる。

【００１９】また、アビートレーション制御回路は、Ｎ
件までのマージソート処理とＮ＋１件以上のマージソー
ト処理において、第二の記憶装置を同時にアクセスする
ことのない様に切り分ける。

【００２０】そして、アドレスバスおよびデータを入出
力するデータバスを第一の記憶装置を構成する複数の記
憶装置間で共用化することによりソートプロセッサの一
次ピンのレベルで上記複数の記憶装置を共用化する。

【００２１】

【実施例】

実施例１．以下、この発明の一実施例としてソートコア
を２個一つのパッケージに内蔵した場合を図に基づいて
説明する。図１において、１は初段のソートコアで、こ
のソートコア１〜１９の構成は同一であり、さらにこの
ソートコアの第１段目と第２段目を内蔵したソートプロ
セッサ６０は、他の６１〜６９のソートプロセッサと同
一である。５４はソートレコードを入力する第一のポー
トであるデータバスで、入力されたレコードはソートコ
アの１から１９まで順次通過し、最終段の１９からデー
タバス５５へ出力される。２０、２２、２４、〜３８は
同一容量の内臓ＲＡＭで、４０、４１、〜５３は外付Ｒ
ＡＭである。ここで、４０、４１、〜４５は互いに容量
の等しいＳＲＡＭからなるローカルメモリで、４６、４
７、〜４９は互いに容量の等しいＤＲＡＭからなるロー
カルメモリ、５０、５１、〜５３は互いに容量の等しい
ＤＲＡＭからなるローカルメモリで、それぞれ２１は２
０の２倍の容量、４６は４５の２倍の容量、５０は４９
の２倍の容量である。その他の部分は従来例と同様であ
る。また、図中５６はソートコアと内臓ＲＡＭ間のアド
レスおよびデータバス、５８、５９は外付ＲＡＭのアド
レス、データバスを示す。

【００２２】次に、上記ソートプロセッサの内部レイア
ウトを示した図２に基づき詳細の説明をする。図におい
て、１００はソートプロセッサの本体としてのパッケー
ジで、周囲４方向にリード端子を備えたＱＦＰタイプの
ＬＳＩである。１０１は入力レコードデータピン、１０
２は出力レコードデータピン、１０３は内臓ＲＯＭ１０
８、１１８のどちらか一方のＲＯＭアドレス出力ピン、
１０４は第２ポートのアドレス、データおよび制御信号
ピン、１０５および１０６は外付ＲＡＭのアドレス、デ
ータおよび制御信号ピンである。１０７および１１７は
ソートコア、１０９および１１９は第一の記憶装置とし
ての内臓ＲＡＭで、それぞれ１０７、１０８、１０９で
一組、１１７、１１８、１１９で一組を成す。１２０は
ソートコア１０７、１１７が内臓ＲＡＭ１０９、１１９
へのアクセスか外付ＲＡＭ１２３、１２４へのアクセス
かを切り替えるメモリインタフェース部である。１２１
は第二の記憶装置としての外付ＲＡＭがＳＲＡＭかＤＲ
ＡＭかによりメモリインタフェース部の切り替えを行う
切替制御部である。１２２は配線エリアで、バスおよび
各種制御信号が配線されている。

【００２３】次に、図３に基づき切替制御部の機能につ
いて詳細に説明する。図において１０７、１１７はソー
トコア、２００はこのソートコアにより生成されるロー
カルメモリアドレスＳＡＤＲ＜２３．．０＞、２０１は
外付メモリがＳＲＡＭの場合のアドレスバスＳＡＤＲ＜
２３．．０＞、２０２、２０３は外付メモリがＤＲＡＭ
の場合のロウアドレスＳＡＤＲ＜２２、２０、１８、
８．．０＞とカラムアドレスＳＡＤＲ＜２３、２１、１
９、１７．．９＞、２０６はロウアドレスとカラムアド
レスをマルチプレクスしてＤＲＡＭ用アドレスを生成す
る２ｔｏ１セレクタ、２１０はリフレッシュアドレスカ
ウンタで、２１３にはＲＡＤＲ＜１１．．０＞を生成出
力する。一方、２ポート側からのメモリアクセスにおい
て２１２はアドレスバスＥＡＤＲ＜２３．．＞、２０４
はロウアドレスＥＡＤＲ＜２２、２０、１８、８．．０
＞、２０５はカラムアドレスＥＡＤＲ＜２３、２１、１
９、１７．．９＞、２０７はロウアドレスとカラムアド
レスをマルチプレクスしてＤＲＡＭ用アドレスを生成す
る２ｔｏ１セレクタ、２０８は上記ＳＲＡＭ用アドレス
ＳＡＤＲ＜２３．．＞とソート演算時のＤＲＡＭ用アド
レスＳＡＤＲ＜２２、２０、１８、８．．０＞またはＳ
ＡＤＲ＜２３、２１、１９、１７．．９＞および２ポー
ト時のＤＲＡＭ用アドレス、ＥＡＤＲ＜２２、２０、１
８、８．．０＞またはＥＡＤＲ＜２３、２１、１９、１
７．．９＞およびリフレッショ時のリフレッシュアドレ
スＲＡＤＲ＜１１．．０＞をマルチプレクスして出力す
る４ｔｏ１セレクタ、２０９は出力バッファを表す。こ
こで、２０２と２０３、或は２０４と２０５のＤＲＡＭ
用ロウアドレスおよびカラムアドレスのアドレスビット
は０がｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔで
下位を表し、１ＭｂｉｔＤＲＡＭまでは連続してアドレ
ス空間をアクセスするが、４Ｍｂｉｔ以上のＤＲＡＭに
ついてはそのアドレス空間を非連続にアクセスするが、
各ＤＲＡＭの種類毎のセレクタ構成とせず、２０６或は
２０７に１つに集約することで回路規模の縮小化を図っ
ている。また、２１３は対応するローカルメモリの種類
を指定する外部入力信号、２１４は２１３をデコードす
るデコーダ、２１４はセレクタ２０８の制御信号であ
る。

【００２４】次に、この実施例においてアビートレーシ
ョン制御回路として用いたマルチプレクサの機能につい
て図４および図５に基づいて説明する。図において、４
００は第二のポートのアドレスバスであり、プロセッサ
６８、６９に繋がり、６８、６９のローカルメモリ５
０、５１、５２、５３をアクセスする。また５６０は内
臓ＲＡＭのアドレスバス、５７０、５８０、５９０は外
付ＲＡＭのアドレスバスを示す。５０、５１、５２、５
３が２ポートアクセスの対象ＲＡＭである。また４０１
はソートコア用メモリアクセス時のＲＡＳ信号、４０２
は２ポートアクセス時のＲＡＳ信号、４０３はリフレッ
シュ用ＲＡＳ信号で、マルチプレクサ４０４で切り替え
て４０５の一次ピン、ＲＡＳ信号ピンへ繋がる。一方、
４０６はソートコア用メモリアクセス時のＣＡＳ信号、
４０７は２ポートアクセス時のＣＡＳ信号で、マルチプ
レクサ４０８で切り替えて４０９の一次ピン、ＣＡＳ信
号へ繋がる。ここで、４０１は上記プロセッサへフリー
ラン入力の基本クロックから生成され、４０２は外部プ
ロセッサ３０９から与えられる２ポートのメモリリクエ
スト信号から生成され、４０３は外部から与えられるリ
フレッシュタイミング信号から生成される。４０６、４
０７はそれぞれ４０１、４０２を最小パルス幅を有する
基本クロックを以てサンプリングして生成され、４０
６、４０７からあるディレイを伴って生成される。

【００２５】次に、ソートプロセッサの実装構造につい
て図６に基づいて説明する。図において、３００は基
板、１〜１２、４０〜４５、および６０〜６５は図１に
記載の通りで、即ち１〜１２はソートコア、４０〜４５
は外付ＲＡＭ、６０〜６５はソートプロセッサである。
ここで、６０、６１、６２はＲＡＭを内蔵するプロセッ
サであることから、基板上の配置は基板端部が最適で、
６３、６４、６５は６０、６１、６２と向きを反転させ
て配置することで、６０、６１、６２の上下の不使用
辺、６３、６４、６５の下(図では上側)の不使用辺を隣
接するソートプロセッサと密着させることができる。

【００２６】次に、データバスの分割について図７に基
づいて説明する。図において、第二のポート４００を通
してソートプロセッサ６８、６９のローカルメモリ５
０、５１、５２、５３をアクセスする際、第二のポート
のデータバス５００がＥＤＡＴＡ＜３１．．０＞で３２
ビット幅とすると、５０２、５０３を半分ずつ１６ビッ
ト幅のＥＤＡＴＡ＜１５．．０＞とＥＤＡＴＡ＜３
１．．１６＞としている。また、６８、６９ともローカ
ルメモリのデータバス５９は５０１、５０２と同一の１
６ビット幅である。また、ローカルメモリ５０、５２は
第二のポートのアドレスバス４００ＥＡＤＲ＜２３．．
０＞のあるビット、例えば５０、５１、５２、５３の全
容量が８ＭＢある場合にはＥＡＤＲ＜２２＞が０のとき
アクセスされ、ローカルメモリ５１、５３はアドレスバ
ス４００ＥＡＤＲ＜２３．．０＞のＥＡＤＲ＜２２＞が
１の時アクセスされる領域を示す。

【００２７】次に、ソートプロセッサの各種検証、テス
トのためにデータバスを共用化したことについて図８に
基づいて説明する。図において、６００はソートプロセ
ッサの内部ソートレコードの入力パスで、ソートコア１
０７を経て、次段のソートコア１１７への接続を示すパ
ス６０１を通過し、ソートコア１１７でソート処理され
たストリームが６０２を通って次段へ移る。また、６０
３はソートコア１０７から生成されたアドレスＳＡＤＲ
＜２３．．０＞をローカルメモリの種類に応じて再生成
するアドレス生成部で、４００の２ポートアクセスのア
ドレスも入力されている。６１３は６０３と同様でソー
トコア１１７から生成されたアドレスをローカルメモリ
の種類に応じて２ポートアドレス４００も含めて再生成
している部分である。１０８、１１８は内臓ＲＯＭで、
それぞれソートコア１０７と１１７の内のＲＯＭアドレ
スのシーケンサーよりアドレス生成されＲＯＭデータを
ソートコア１０７と１１７へ出力している。６１５はＲ
ＯＭのデータ出力と２ポートアドレス４００と５０１、
５０２のデータ入出力の切り替えを行う入出力制御部で
ある。４０４はローカルメモリのアドレスへ繋がり、６
０４はソートコア１０７からローカルメモリへ書き込ま
れるデータと５０１或は５０２で表される２ポートアク
セスのライトデータの選択部で、ローカルメモリから５
９を通してソートコア１０７が読み出すか或は２ポート
アクセス時のリードデータの選択部の切替回路部で、６
１４もソートコア１１７と２ポート部のリードデータの
切替回路部である。１０９と１１９はそれぞれソートコ
ア１０７、１１７に対応する内臓ＲＡＭ、２１０はリフ
レッシュアドレスカウンタで、アドレス生成選択部６０
３、６１３へ繋がっている。一方、６１０と６１１はソ
ートコア１０７、１１７へ入力されるローカルメモリデ
ータをその対象とするメモリの種類に応じて切り替える
選択部である。６１６、６１７はソートコア１０７、１
１７から出力されるデータバス、６１９は６０４、６１
４を通り、ローカルメモリから入力されたソートコア１
０７、１１７へ至るデータか或は２ポートリードデータ
が通るデータバスである。６２０は２ポートのアドレス
バスである。６２１はソートコア１０７、１１７からの
出力のローカルメモリへのアドレスバスである。

【００２８】ソート演算処理の結果を検証する方法とし
ては、２件のレコードから成るソートレコードをソート
プロセッサ６００より通し、ソートコア１０７にてソー
トを完了させ、ソートコア１１７を通り抜け、６０２に
て出力結果を期待値と比較する方法と、ソートプロセッ
サ６００より入力し、ソートコア１０７を素通りしてソ
ートコア１１７にてソート演算を行い、６０２にて出力
結果を期待値と比較する方法とがある。

【００２９】ソートプロセッサに内臓のＲＡＭおよびＲ
ＯＭをテストする方法としては、外部より、内臓ＲＡＭ
１０９、１１９、をテストするためのアドレスパス４０
４を用いてアドレスを１０９、１１９に与え、データを
６１６、６１７を通して５９より外部一次ピンと入出力
を行う。また、外部より４００、５０１、５０２、のパ
スを用いて内臓ＲＯＭ１０８、１１８をテストする。

【００３０】以上述べた通り、この実施例によれば、従
来のソートプロセッサ２段分と、５、６段に対応する容
量のメモリ２４、２５を内臓した同一種のプロセッサ６
０、６１、．．７０を一次元に配列し、６０から６３は
ソート演算時のローカルメモリを内臓ＲＡＭで賄ってい
るため、従来に較べソートプロセッサの数が１９個から
１０個に減少し、かつ従来の１から６段分のローカルメ
モリ３２１、３２２、．．３２６が基板上に実装不要と
なる。

【００３１】また、外付メモリのアドレス生成回路をＳ
ＲＡＭ対応とＤＲＡＭ対応に分けて生成し、出力一次ピ
ン直前でマルチプレクスして出力するので、メモリの種
類に依ってメモリのアドレスピンを区別して出力する必
要がなく、ピン数が少なくて済む。

【００３２】また、ソートプロセッサを基板上に配置す
る場合、内臓ＲＡＭをそのローカルメモリとして使用す
る段では上辺、下辺には外部と何等接続を要せず、外付
ＲＡＭを要する段においても下辺は２ポートアクセス段
を除き、他のロジックに繋げる必要がなく、ソートプロ
セッサ同士を隣接して配置可能となる。

【００３３】また、従来のＮ件までのソート演算におけ
るメモリアクセスと、Ｎ＋１件以上の場合の第二のポー
トからのメモリアクセスと、ローカルメモリがＤＲＡＭ
で構成されている場合のリフレッシュ動作の以上３つの
モードにおけるロウアドレスストローブ信号(ＲＡＳ)お
よびカラムアドレスストローブ信号(ＣＡＳ)の競合を調
停し、３つのモードの衝突を回避することができる。

【００３４】また、内臓された複数個のソートコア、Ｒ
ＡＭ、ＲＯＭの内から任意の１組に対し、２件のレコー
ドのマージソートを実行させるために対象段数までの或
は対象段からのデータパスをセレクタで選択する。そし
て、そのソートプロセッサの一次入力ピンから直接対象
段へソートされるレコードが入力され、或は出力につい
ても対象段からのソートされたレコードが上記ソートプ
ロセッサの一次出力ピンへ出力される。ソートレコード
の構造が、ソートレコードに先立つ３ワード分が制御ワ
ードとして対象段を指定しており、各ソートコアを制御
３ワードが通過する毎に対象段を指定した制御ワードが
１ビットずつ右シフトされ、ビット１が付加されたフィ
ールドでは、対象段でソート演算が施されることなく次
段へ押し出される制御がなされ、ビット０が付加された
ビットフィールドでは対象段でソート演算が施されると
いうように、ソート実行段数が制御ワードのビットフィ
ールドで調整できる。

【００３５】また、内臓のＲＡＭおよびＲＯＭに対し、
外部からアドレスデータを入力し、同一アドレスからデ
ータを読みだして機能確認をする場合、一次入力ピンの
レベルで全てのＲＡＭおよびＲＯＭに対する機能確認が
可能である。

【００３６】

【発明の効果】以上のように、この発明によれば第一の
記憶装置とソートコアの複数個とを一つのパッケージ内
に内蔵し、メモリインタフェース部を切り替える切替制
御部をソートプロセッサに内蔵し、またアビートレーシ
ョン制御回路により、Ｎ件までのマージソート処理とＮ
＋１件以上のマージソート処理において、第二の記憶装
置を同時にアクセスすることのない様に切り分け、かつ
アドレスバスおよびデータバスを第一の記憶装置を構成
する複数の記憶装置間で共用化するように構成したの
で、システムバスに接続するＩ／Ｏスロット数を減らす
ことができ、その空いたシステムバスを利用してソート
プロセッサを付加することができるソート演算処理装置
が得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるソート演算処理装置
を示す基本構成図である。

【図２】この発明の一実施例によるソートプロセッサの
レイアウト図である。

【図３】この発明の一実施例によるソートプロセッサの
ブロック図である。

【図４】この発明の一実施例によるソート演算処理装置
の２ポート構成図である。

【図５】この発明の一実施例によるソート演算処理装置
のデータバス構成図である。

【図６】この発明の一実施例によるソートプロセッサの
基板上の配置図である。

【図７】この発明の一実施例によるソート演算処理装置
の２ポート構成図である。

【図８】この発明の一実施例によるソートプロセッサの
ブロック図である。

【図９】従来のソート演算処理装置を示す基本構成図で
ある。

【図１０】従来のソート演算処理装置を示す２ポート構
成図である。

【図１１】従来のソートプロセッサの平面図である。

【符号の説明】

１ ．．１９ ソートコア ２０．．３８ 第一の記憶装置(ローカルメモリ) ４０．．５３ 第二の記憶装置(外付ＲＡＭ) ５４ 第一のポート(データバス) ４００ 第二のポート(アドレスバス) ５６０ 内臓ＲＡＭのアドレスバス ５７０ 外付ＲＡＭのアドレスバス ５８０ 外付ＲＡＭのアドレスバス ５９０ 外付ＲＡＭのアドレスバス ４０４ アビートレーション制御回路(マルチプレクサ) ４０８ アビートレーション制御回路(マルチプレク
サ）

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年４月１４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 ソート演算処理装置

【特許請求の範囲】

【外１】 段結合し、内蔵メモリで賄えない段以降は上記ソートプ
ロセッサの外部に第二の記憶装置を付加し、このソート
プロセッサを一次元に結合したことを特徴とするソート
演算処理装置。

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、大量のデータを高速
にソート処理するソート専用プロセッサと、このプロセ
ッサを組み込んだソート処理装置の構成に関するもので
ある。

【０００２】

【従来の技術】図９は例えば情報処理学会第３９回(平
成元年後期)全国大会(平成元年１０月１６日〜１８
日)、４Ｎ−８に示された従来のソート処理装置の構成
を示し、図１１は同セッションにて示されたソートプロ
セッサのピン配列図を示す。また、図１０は図９の３０
４部について詳述した図である。また、図１２は３枚の
基板とケーブルを含めた接続および構成を示した図であ
る。図９ないし図１２において、１〜１９はソートプロ
セッサ、３２１〜３３９はそのローカルメモリ、３００
は高速アドレス変換部、３０１はソート演算処理装置、
３０２はホスト計算機(図示せず)のシステムバス、３０
３はソータ制御部、３０４−１と３０４−２は基板２枚
で構成されるソータ部で、１枚目の基板にはソートプロ
セッサ１〜１５と各ローカルメモリ３２１〜３３５が、
また２枚目にはソートプロセッサ１６〜１９と各ローカ
ルメモリ３３６〜３３９が設けられ、ソートプロセッサ
１〜１９が一次元に結合されている。３０５はソータイ
ンタフェース部、３０６はソータインタフェースプロセ
ッサ、３０７はそのローカルメモリ、３０８−０はシス
テムバス３０２とソータ制御部３０３またはソータ部３
０４−１、３０４−２、の接続部、３０８はソータ制御
部３０３の内部データバス、３０８−１はソータ制御部
３０３とソータ部３０４−１とを繋ぐケーブル、３０８
−２はソータ制御部３０３とソータ部３０４−２とを繋
ぐケーブル、３０９は３個の汎用プロセッサ、３１０
は、そのローカルメモリ、３１１は汎用プロセッサ３０
９の共有メモリ、３１２は２ポートバス、３１３は制御
マイクロコード内蔵ＲＯＭ、３１４はソータ部３０４−
１、３０４−２を繋ぐバスケーブル、３０８−０はシス
テムバス３０２へソータ制御部３０３およびソータ部３
０４−１、３０４−２を挿入する接栓部で、ソータ制御
部３０３からソータ部３０４−１へソートされるレコー
ドはケーブル３０８−１を経てソータ部３０４−１で所
期のソフト処理を施される。ソータ部３０４−１からソ
ータ部３０４−２へはケーブル３１４を経て、ソート完
了ストリームはソータ部３０４−２からソータ制御部３
０３へケーブル３０８−２を経て戻る。また、ソータ制
御部３０３からソータ部３０４−１、３０４−２へのク
ロックおよび各種制御信号はケーブル３１５を通して与
えられ、２ポートメモリアクセスは２ポートバス３１２
によって行われる。

【０００３】次に動作について説明する。図９に示すよ
うに、従来のソート演算処理装置３０１はホスト計算機
のシステムバス３０２下に接続され、特にソータ制御部
３０３はシステムバス３０２とソータ部３０４の中間に
位置し、機能的にはソータ部３０４で実行するソート、
マージの入出力制御の他、マージ、条件検索、射影、イ
ンデックス生成、および結合キーの生成といったリレー
ショナルデータベースの基本処理を実行する。

【０００４】ソータインタフェイス部３０５にはデータ
ベース処理専用のソータインタフェースプロセッサ３０
６とそのローカルメモリ３０７があり、ホスト計算機の
データ形式とソートプロセッサ１〜１９の処理するデー
タ形式の整合を取るため、入力データ変換と出力データ
変換を行う。

【０００５】また、システムバス３０２とソータ部３０
４間のパイプライン３０８に淀み無くデータを供給する
ために、３個の汎用プロセッサ３０９を用いてデータス
トリームを並列処理することで高速データ処理を行う。
３個の汎用プロセッサ３０９は各々が有するローカルメ
モリ３１０の他に、作業用としての共有メモリ３１１と
ソータ部３０４のソートプロセッサ１７〜１９のローカ
ルメモリ３３７〜３３９を２ポートバス３１２を経由し
てアクセスできる。

【０００６】また、制御マイクロコード内蔵ＲＯＭ３１
３は、システム起動用マイクロプログラムを内蔵してお
り、ソート演算処理装置３０１全体を駆動する。

【０００７】図９のソータ部３０４および図１０に示す
ようなパイプラインマージソートアルゴリズムに従い、
同一の１９個のソートプロセッサ１〜１９を経由して一
度に２¹⁹(約５０万)件のレコードをソートする。

【０００８】ソートプロセッサ１〜１９は、予め設定し
た設計レコードの件数と長さに対し、実際の入力レコー
ドの件数と長さが変化しても、ソートプロセッサで柔軟
に対応できるようにいくつかの拡張機能を有している。

【０００９】ソートプロセッサ１９から最終出力される
ソートストリームは、ケーブル３０８−２を通ってソー
タインタフェース部３０５のデータベース処理専用のソ
ータインタフェースプロセッサ３０６に至り、データ形
式を再度ホスト計算機のデータ形式に変換する。

【００１０】そして、３個の汎用プロセッサ３０９によ
り高速アドレス変換部３００を通してホスト計算機のシ
ステムバス３０２へ出力され、別に設けられた記憶装置
(図示せず)に格納される。

【００１１】

【発明が解決しようとする課題】従来のソート演算処理
装置は以上のように構成されているので、実システムと
して有用な数１００万件以上のデータのソート処理に
は、更にソートプロセッサを複数本のケーブルで接続し
て付加する必要があり、システムバスに接続するＩ／Ｏ
スロット数が増加するという問題点があった。

【００１２】この発明は、上記のような問題点を解消す
るためになされたもので、システムバスに接続するＩ／
Ｏスロット数を減らすことができ、その空いたシステム
バスを利用してソートプロセッサを付加することができ
るソート演算処理装置を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るソート演
算処理装置は、ローカルメモリとしての第一の記憶装置
を備え、一次元にｎ個結合されたマージソート処理用ソ
ートコアによりＮ＝２ⁿレコードをソートするソート演
算処理装置において、上記第一の記憶装置とソートコア
の複数ｍ個とを一つのパッケージ内に内蔵したソートプ
ロセッサを一次元に

【外２】 段結合し、内蔵メモリで賄えない段以降は上記ソートプ
ロセッサの外部に第二の記憶装置を付加し、このソート
プロセッサを一次元に結合してなるものである。ここ
で、

【外３】 は切上げのガウス記号を表し、ｎ＝１９，ｍ＝２とする
と

【数１】 である。

【００１４】また、第二の記憶装置の種類に応じてソー
トプロセッサに内蔵されているメモリインタフェース部
を切り替える切替制御部を備える。

【００１５】さらに、第二の記憶装置が付加されたソー
トプロセッサにＮ件までのマージソート処理用の第一の
ポートとは別にＮ＋１件以上のマージソート処理用の第
二のポートを設け、Ｎ件までのマージソート処理とＮ＋
１件以上のマージソート処理との競合を調停するアビー
トレーション制御回路を設けた。

【００１６】そして、ソートプロセッサに内蔵された第
一の記憶装置を構成する複数の記憶装置に対してアドレ
スを外部から与えるアドレスバスおよびデータを入出力
するデータバスを上記複数の記憶装置間で共用化した。

【００１７】

【作用】第一の記憶装置とソートコアの複数個とを一つ
のパッケージ内に内蔵することにより一次元に接続する
ソートプロセッサの総数が減少し、かつそのソートプロ
セッサに接続する第二の記憶装置の総数が減少する。

【００１８】また、メモリインタフェース部を切り替え
る切替制御部をソートプロセッサに内蔵したのでソート
プロセッサの外部にインタフェース回路を設ける必要が
なくなる。

【００１９】また、アビートレーション制御回路は、Ｎ
件までのマージソート処理とＮ＋１件以上のマージソー
ト処理において、第二の記憶装置を同時にアクセスする
ことのない様に切り分ける。

【００２０】そして、アドレスを出力するアドレスバス
およびデータを入出力するデータバスを第一の記憶装置
を構成する複数の記憶装置間及びソートプロセッサの一
次ピンのレベルで共用化する。

【００２１】

【実施例】 実施例１．以下、この発明の一実施例としてソートコア
を２個一つのパッケージに内蔵した場合を図に基づいて
説明する。図１において、１は初段のソートコアで、こ
のソートコア１〜１９の構成は同一であり、さらにこの
ソートコアの第１段目と第２段目を内蔵したソートプロ
セッサ６０は、他の６１〜６９のソートプロセッサと同
一である。５４はソートレコードを入力する第一のポー
トであるデータバスで、入力されたレコードはソートコ
アの１から１９まで順次通過し、最終段の１９からデー
タバス５５へ出力される。２０、２２、２４、〜３８は
同一容量の内蔵ＲＡＭで、４０、４１、〜５３は外付Ｒ
ＡＭである。ここで、４０、４１、〜４５は互いに容量
の等しいＳＲＡＭからなるローカルメモリで、４６、４
７、〜４９は互いに容量の等しいＤＲＡＭからなるロー
カルメモリ、５０、５１、〜５３は互いに容量の等しい
ＤＲＡＭからなるローカルメモリで、２１は２０の２倍
の容量である。また、図中５６はソートコアと内蔵ＲＡ
Ｍ間のアドレスおよびデータバス、５８、５９は外付Ｒ
ＡＭとのアドレス、データバスを示す。

【００２２】次に、上記ソートプロセッサの内部レイア
ウトを示した図２に基づき詳細の説明をする。図におい
て、１００はソートプロセッサの本体としてのパッケー
ジで、周囲４方向にリード端子を備えたＱＦＰタイプの
ＬＳＩである。１０１は入力レコードデータピン、１０
２は出力レコードデータピン、１０３は内蔵ＲＯＭ１０
８、１１８のどちらか一方のＲＯＭアドレス出力ピン、
１０４は第２ポートのアドレス、データおよび制御信号
ピン、１０５および１０６は外付ＲＡＭのアドレス、デ
ータおよび制御信号ピンである。１０７および１１７は
ソートコア、１０９および１１９は第一の記憶装置とし
ての内蔵ＲＡＭで、それぞれ１０７、１０８、１０９で
一組、１１７、１１８、１１９で一組を成す。１２０は
ソートコア１０７、１１７が内蔵ＲＡＭ１０９、１１９
へのアクセスか外付ＲＡＭ１２３、１２４へのアクセス
かを切り替えるメモリインタフェース部と第二の記憶装
置としての外付ＲＡＭがＳＲＡＭかＤＲＡＭかによりメ
モリインタフェース部の切り替えを行う切替制御部であ
る。１２１は１０８と１１８のどちらか一方を１０３に
割り付ける選択制御及び１０４の２ポートインタフェー
ス部である。１２２は配線エリアで、バスおよび各種制
御信号が配線されている。

【００２３】次に、図３に基づき切替制御部の機能につ
いて詳細に説明する。図において１０７、１１７はソー
トコア、２００はこのソートコアにより生成される２４
ビット幅のローカルメモリアドレスＳＡＤＲ＜２３．．
０＞、２０１は外付メモリがＳＲＡＭの場合のアドレス
バスＳＡＤＲ＜２３．．０＞、２０２、２０３は外付メ
モリがＤＲＡＭの場合のロウアドレスＳＡＤＲ＜２２、
２０、１８、８．．０＞とカラムアドレスＳＡＤＲ＜２
３、２１、１９、１７．．９＞、２０６はロウアドレス
とカラムアドレスをマルチプレクスしてＤＲＡＭ用アド
レスを生成する２ｔｏ１セレクタ、２１０はリフレッシ
ュアドレスカウンタで、２１３にはＲＡＤＲ＜１１．．
０＞を生成出力する。一方、２ポート側からのメモリア
クセスにおいて２１２はアドレスバスＥＡＤＲ＜２
３，．．，０＞、２０４はロウアドレスＥＡＤＲ＜２
２、２０、１８、８．．０＞、２０５はカラムアドレス
ＥＡＤＲ＜２３、２１、１９、１７．．９＞、２０７は
ロウアドレスとカラムアドレスをマルチプレクスしてＤ
ＲＡＭ用アドレスを生成する２ｔｏ１セレクタ、２０８
は上記ＳＲＡＭ用アドレスＳＡＤＲ＜２３，．．，０＞
とソート演算時のＤＲＡＭ用アドレスＳＡＤＲ＜２２、
２０、１８、８．．０＞またはＳＡＤＲ＜２３、２１、
１９、１７．．９＞および２ポート時のＤＲＡＭ用アド
レス、ＥＡＤＲ＜２２、２０、１８、８．．０＞または
ＥＡＤＲ＜２３、２１、１９、１７．．９＞およびリフ
レッショ時のリフレッシュアドレスＲＡＤＲ＜１１．．
０＞をマルチプレクスして出力する４ｔｏ１セレクタ、
２０９は出力バッファを表す。ここで、２０２と２０
３、或は２０４と２０５のＤＲＡＭ用ロウアドレスおよ
びカラムアドレスのアドレスビットは０がｌｅａｓｔ
ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔで下位を表し、１Ｍｂ
ｉｔ ＤＲＡＭまでは連続してアドレス空間をアクセス
するが、４Ｍｂｉｔ以上のＤＲＡＭについてはそのアド
レス空間を非連続にアクセスするが、各ＤＲＡＭの種類
毎のセレクタ構成とせず、２０６或は２０７に１つに集
約することで回路規模の縮小化を図っている。また、２
１６は対応するローカルメモリの種類を指定する外部入
力信号、２１４は２１６をデコードするデコーダ、２１
５はセレクタ２０８の制御信号である。

【００２４】次に、この実施例においてアビートレーシ
ョン制御回路として用いたマルチプレクサの機能につい
て図４および図５に基づいて説明する。図において、４
００は第二のポートのアドレスバスであり、プロセッサ
６８、６９に繋がり、６８、６９のローカルメモリ５
０、５１、５２、５３をアクセスする。また５６は内蔵
ＲＡＭのアドレスバス、５７、５８、５９は外付ＲＡＭ
のアドレスバスを示す。５０、５１、５２、５３が２ポ
ートアクセスの対象ＲＡＭである。また４０１はソート
コア用メモリアクセス時のＲＡＳ信号、４０２は２ポー
トアクセス時のＲＡＳ信号、４０３はリフレッシュ用Ｒ
ＡＳ信号で、マルチプレクサ４０４で切り替えて４０５
の一次ピン、ＲＡＳ信号ピンへ繋がる。一方、４０６は
ソートコア用メモリアクセス時のＣＡＳ信号、４０７は
２ポートアクセス時のＣＡＳ信号で、マルチプレクサ４
０８で切り替えて４０９の一次ピン、ＣＡＳ信号へ繋が
る。ここで、４０１は上記プロセッサへフリーラン入力
の基本クロックから生成され、４０２は外部プロセッサ
３０９から与えられる２ポートのメモリリクエスト信号
から生成され、４０３は外部から与えられるリフレッシ
ュタイミング信号から生成される。４０６、４０７はそ
れぞれ４０１、４０２を最小パルス幅を有する基本クロ
ックを以てサンプリングして生成され、４０６、４０７
からあるディレイを伴って生成される。

【００２５】次に、ソートプロセッサの実装構造につい
て図６に基づいて説明する。図において、３００は基
板、１〜１２、４０〜４５、および６０〜６５は図１に
記載の通りで、即ち１〜１２はソートコア、４０〜４５
は外付ＲＡＭ、６０〜６５はソートプロセッサである。
ここで、６０、６１、６２はＲＡＭを内蔵するプロセッ
サであることから、基板上の配置は基板端部が最適で、
６３、６４、６５は６０、６１、６２と向きを反転させ
て配置することで、６０、６１、６２の上下の不使用
辺、６３、６４、６５の下(図では上側)の不使用辺を隣
接するソートプロセッサと密着させることができる。

【００２６】次に、データバスの分割について図７に基
づいて説明する。図において、第二のポート５００を通
してソートプロセッサ６８、６９のローカルメモリ５
０、５１、５２、５３をアクセスする際、第二のポート
のデータバス５００がＥＤＡＴＡ＜３１．．０＞で３２
ビット幅とすると、５０１、５０２を半分ずつ１６ビッ
ト幅のＥＤＡＴＡ＜１５．．０＞とＥＤＡＴＡ＜３
１．．１６＞としている。また、６８、６９ともローカ
ルメモリのデータバス５９は５０１、５０２と同一の１
６ビット幅である。また、ローカルメモリ５０、５２は
第二のポートのアドレスバス４００ＥＡＤＲ＜２３．．
０＞のあるビット、例えば５０、５１、５２、５３の全
容量が８ＭＢある場合にはＥＡＤＲ＜２２＞が０のとき
アクセスされ、ローカルメモリ５１、５３はアドレスバ
ス４００ＥＡＤＲ＜２３．．０＞のＥＡＤＲ＜２２＞が
１の時アクセスされる領域を示す。３２ビットデータＥ
ＤＡＴＡ＜３１，．．，０＞において、ＬＬＤは最下位
１バイトＥＤＡＴＡ＜７，．．，０＞を、ＬＭＤは中下
位１バイトＥＤＡＴＡ＜１５，．．，８＞を、ＵＭＤは
中上位１バイトＥＤＡＴＡ＜２３，．．，１６＞を、又
ＵＵＤは最上位１バイトＥＤＡＴＡ＜３１，．．，２４
＞を表す。

【００２７】次に、ソートプロセッサの各種検証、テス
トのためにデータバスを共用化したことについて図８に
基づいて説明する。図において、６００はソートプロセ
ッサの内部ソートレコードの入力パスで、ソートコア１
０７を経て、次段のソートコア１１７への接続を示すパ
ス６０１を通過し、ソートコア１１７でソート処理され
たストリームが６０２を通って次段へ移る。また、６０
３はソートコア１０７から生成されたアドレスＳＡＤＲ
＜２３．．０＞をローカルメモリの種類に応じて再生成
するアドレス生成部で、４００の２ポートアクセスのア
ドレスも入力されている。６１３は６０３と同様でソー
トコア１１７から生成されたアドレスをローカルメモリ
の種類に応じて２ポートアドレス４００も含めて再生成
している部分である。１０８、１１８は内蔵ＲＯＭで、
それぞれソートコア１０７と１１７の内のＲＯＭアドレ
スのシーケンサーよりアドレス生成されＲＯＭデータを
ソートコア１０７と１１７へ出力している。６１５はＲ
ＯＭのデータ出力と２ポートアドレス４００と５０１、
５０２のデータ入出力の切り替えを行う入出力制御部で
ある。４０４はローカルメモリのアドレスへ繋がり、６
０４はソートコア１０７からローカルメモリへ書き込ま
れるデータと５０１或は５０２で表される２ポートアク
セスのライトデータの選択部で、ローカルメモリから５
９を通してソートコア１０７が読み出すか或は２ポート
アクセス時のリードデータの選択部の切替回路部で、６
１４もソートコア１１７と２ポート部のリードデータの
切替回路部である。１０９と１１９はそれぞれソートコ
ア１０７、１１７に対応する内蔵ＲＡＭ、２１０はリフ
レッシュアドレスカウンタで、アドレス生成選択部６０
３、６１３へ繋がっている。一方、６１０と６１１はソ
ートコア１０７、１１７へ入力されるローカルメモリデ
ータをその対象とするメモリの種類に応じて切り替える
選択部である。６１６、６１７はソートコア１０７、１
１７から出力されるデータバス、６１９は６０４、６１
４を通り、ローカルメモリから出力されたソートコア１
０７、１１７へ至るリードデータか或は２ポートリード
データが通るデータバスである。６２０は２ポートのア
ドレスバスである。６２１及び６２２はソートコア１０
７、１１７からの出力のローカルメモリへのアドレスバ
スである。

【００２８】ソート演算処理の結果を検証する方法とし
ては、２件のレコードから成るソートレコードをソート
プロセッサ６００より通し、ソートコア１０７にてソー
トを完了させ、昇降順にソートされた１本のストリング
を生成し、ソートコア１１７を通り抜け、６０２にて出
力結果を期待値と比較する方法と、ソートプロセッサ６
００より入力し、ソートコア１０７を素通りしてソート
コア１１７にてソート演算を行い、ソート完了した１本
のストリングを生成し、６０２にて出力結果を期待値と
比較する方法とがある。

【００２９】ソートプロセッサに内臓のＲＡＭおよびＲ
ＯＭをテストする方法としては、外部より、内蔵ＲＡＭ
１０９、１１９、をテストするためのアドレスバス４１
０，４１１を通してアドレスを１０９、１１９に与え、
データを６１６、６１７を通して５９より外部一次ピン
と入出力を行う。また、外部より４００、５０１、５０
２、のパスを用いて内蔵ＲＯＭ１０８、１１８をテスト
する。

【００３０】以上述べた通り、この実施例によれば、従
来のソートプロセッサ２段分と、５、６段に対応する容
量のメモリ２４、２５を内蔵した同一種のプロセッサ６
０、６１、．．６９を一次元に配列し、６０から６２は
ソート演算時のローカルメモリを内蔵ＲＡＭで賄ってい
るため、従来に較べソートプロセッサの数が１９個から
１０個に減少し、かつ従来の１から６段分のローカルメ
モリ３２１、３２２、．．３２６及び３２７〜３３９制
御回路が基板上に実装不要となる。

【００３１】また、外付メモリのアドレス生成回路をＳ
ＲＡＭ対応とＤＲＡＭ対応に分けて生成し、出力一次ピ
ン直前でマルチプレクスして出力するので、メモリの種
類に依ってメモリのアドレスピンを区別して出力する必
要がなく、ピン数が少なくて済む。

【００３２】また、ソートプロセッサを基板上に配置す
る場合、内蔵ＲＡＭをそのローカルメモリとして使用す
る段では上辺、下辺には外部と何等接続を要せず、外付
ＲＡＭを要する段においても下辺は２ポートアクセス段
を除き、他のロジックに繋げる必要がなく、ソートプロ
セッサ同士を隣接して配置可能となる。

【００３３】また、従来のＮ件までのソート演算におけ
るメモリアクセスと、Ｎ＋１件以上の場合の第二のポー
トからのメモリアクセスと、ローカルメモリがＤＲＡＭ
で構成されている場合のリフレッシュ動作の以上３つの
モードにおけるロウアドレスストローブ信号(ＲＡＳ)お
よびカラムアドレスストローブ信号(ＣＡＳ)の競合を調
停し、３つのモードの衝突を回避することができる。

【００３４】また、内蔵された複数個のソートコア、Ｒ
ＡＭ、ＲＯＭの内から任意の１組に対し、２件のレコー
ドのマージソートを実行させるために対象段数までの或
は対象段からのデータパスをセレクタで選択する。そし
て、そのソートプロセッサの一次入力ピンから直接対象
段へソートされるレコードが入力され、或は出力につい
ても対象段からのソートされたレコードが上記ソートプ
ロセッサの一次出力ピンへ出力される。ソートレコード
の構造が、ソートレコードに先立つ数ワード長の制御ワ
ードが対象段を指定しており、各ソートコアを制御ワー
ドが通過する毎に対象段を指定した制御ワードが１ビッ
トずつ右シフトされ、ビット１が付加されたフィールド
では、対象段でソート演算が施されることなく次段へ押
し出される制御がなされ、ビット０が付加されたビット
フィールドでは対象段でソート演算が施されるというよ
うに、ソート実行段数が制御ワードのビットフィールド
で調整できる。

【００３５】また、内蔵のＲＡＭおよびＲＯＭに対し、
外部からアドレスデータを入力し、任意のアドレスから
データを読みだして機能確認をする場合、一次入力ピン
のレベルで全てのＲＡＭおよびＲＯＭに対する機能確認
が可能である。

【００３６】

【発明の効果】以上のように、この発明によれば第一の
記憶装置とソートコアの複数個とを一つのパッケージ内
に内蔵し、メモリインタフェース部を切り替える切替制
御部をソートプロセッサに内蔵し、またアビートレーシ
ョン制御回路により、Ｎ件までのマージソート処理とＮ
＋１件以上のマージソート処理において、第二の記憶装
置を同時にアクセスすることのない様に切り分け、かつ
アドレスバスおよびデータバスを第一の記憶装置と第二
の記憶装置を構成する複数の記憶装置間で共用化するよ
うに構成したので、周辺回路を含めたソートプロセッサ
を大規模集積回路化する際に一次ピン数の不足を防ぎ、
又、該プロセッサを高密度実装することでソータ自体を
小型化できるため、ソータを接続するホスト計算機のシ
ステムバスに接続するＩ／Ｏスロット数を削減でき、そ
の空いたシステムバスを利用して更に複数台接続したソ
ート演算処理装置が得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるソート演算処理装置
を示す基本構成図である。

【図２】この発明の一実施例によるソートプロセッサの
レイアウト図である。

【図３】この発明の一実施例によるソートプロセッサの
ブロック図である。

【図４】この発明の一実施例によるソート演算処理装置
の２ポート構成図である。

【図５】この発明の一実施例によるソート演算処理装置
のデータバス構成図である。

【図６】この発明の一実施例によるソートプロセッサの
基板上の配置図である。

【図７】この発明の一実施例によるソート演算処理装置
の２ポート構成図である。

【図８】この発明の一実施例によるソートプロセッサの
ブロック図である。

【図９】従来のソート演算処理装置を示す基本構成図で
ある。

【図１０】従来のソート演算処理装置を示す２ポート構
成図である。

【図１１】従来のソートプロセッサの平面図である。

【図１２】従来のソートプロセッサのシステムバス接続
の形態図である。

【符号の説明】 １ ．．１９ ソートコア ２０．．３８ 第一の記憶装置(ローカルメモリ) ４０．．５３ 第二の記憶装置(外付ＲＡＭ) ５４ 第一のポート(データバス) ４００ 第二のポート(アドレスバス) ５６０ 内蔵ＲＡＭのアドレスバス ５７０ 外付ＲＡＭのアドレスバス ５８０ 外付ＲＡＭのアドレスバス ５９０ 外付ＲＡＭのアドレスバス ４０４ アビートレーション制御回路(マルチプレクサ) ４０８ アビートレーション制御回路(マルチプレク
サ）

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１２

【補正方法】変更

【補正内容】

【図１２】

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ローカルメモリとしての第一の記憶装置
   を備え、一次元にｎ個結合されたマージソート処理用ソ
   ートコアによりＮ＝２ⁿレコードをソートするソート演
   算処理装置において、上記第一の記憶装置とソートコア
   の複数個とを一つのパッケージ内に内蔵したソートプロ
   セッサを一次元にＭ段結合し、Ｍ＋１段以降は上記ソー
   トプロセッサの外部に第二の記憶装置を付加し、このソ
   ートプロセッサを一次元に結合したことを特徴とするソ
   ート演算処理装置。
2. 【請求項２】 第二の記憶装置の種類に応じてソートプ
   ロセッサに内蔵されているメモリインタフェース部を切
   り替える切替制御部を備えたことを特徴とする請求項第
   一項記載のソート演算処理装置。
3. 【請求項３】 第二の記憶装置が付加されたソートプロ
   セッサにＮ件までのマージソート処理用の第一のポート
   とは別にＮ＋１件以上のマージソート処理用の第二のポ
   ートを設け、Ｎ件までのマージソート処理とＮ＋１件以
   上のマージソート処理との競合を調停するアビートレー
   ション制御回路を設けたことを特徴とする請求項第一項
   記載のソート演算処理装置。
4. 【請求項４】 ソートプロセッサに内蔵された第一の記
   憶装置を構成する複数の記憶装置に対してアドレスを外
   部から与えるアドレスバスおよびデータを入出力するデ
   ータバスを上記複数の記憶装置間で共用化したことを特
   徴とする請求項第一項記載のソート演算処理装置。