JPH051951A

JPH051951A - 測光回路

Info

Publication number: JPH051951A
Application number: JP3177812A
Authority: JP
Inventors: Seiichi Yasukawa; 誠一安川
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1991-06-24
Filing date: 1991-06-24
Publication date: 1993-01-08
Anticipated expiration: 2016-02-19
Also published as: JP3136660B2; US5291238A

Abstract

(57)【要約】【目的】ラッチ解除手段を備えながらも応答速度の低
下しない測光回路を提供する。【構成】フォトダイオードＰＤのカソードを基準電位
とするタイプの基本的な測光回路にＰＮＰトタンジスタ
Ｑ２を１個接続し、そのエミッタをオペアンプＯＰの出
力端子に、コレクタを反転入力端子に、ベースを非反転
入力端子に接続してラッチ解除手段とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カメラ等の光学機器に
適用される測光回路に関するものである。

【０００２】

【従来の技術】従来、カメラ等の光学機器において、光
の強さを測定するための手段として受光素子にフォトダ
イオードを用いた測光回路が用いられている。この測光
回路は、一般的には図８に示すような回路構成を有して
おり、光の量に比例してフォトダイオードＰＤに流れた
電流をダイオードＱ１（ＩＣ内ではダイオードはトラン
ジスタのコレクタ，ベース接続で構成する）に流した時
にその両端に発生した電圧を出力として取り出すことに
より、光の量を対数圧縮して広いダイナミックレンジを
確保することを実現している。なお、Ｖｋは基準電圧源
である。

【０００３】なお、図８に示す測光回路は、フォトダイ
オードＰＤのオペアンプＯＰに対する接続方向を、カソ
ードを基準電位，アノードを反転入力端子とする例であ
り、これと逆方向にフォトダイオードＰＤを接続する場
合もある。この場合は負帰還のダイオードＱ１も逆方向
となるが、回路動作の基本的な考え方は変わりはない。
以下の説明は図８の接続方向の例の場合について説明す
る。

【０００４】図８に示す測光回路は、外乱ノイズ等によ
りオペアンプＯＰの両入力端子間の仮想短絡状態が大き
く崩れた場合にオペアンプＯＰの反転入力端子の電位が
非反転入力端子の電位よりも低く、出力端子Ｖout の電
位が最高電圧まで振り切れてしまう、いわゆる「ラッチ
現象」を起こす可能性があり、この場合、負帰還素子で
あるダイオードＱ１がオフしたまま固定されてしまうの
で、この回路が自発的に正常動作状態に復帰することは
不可能となる。

【０００５】この現象は、非線形素子を負帰還に用いた
場合には避けられない現象であり、従来よりこの現象を
いち早く解除するための提案が多くなされている。

【０００６】図９は、ラッチ解除を行なうための最も簡
単な手段を含んだ測光回路の例である。この回路では、
負帰還のダイオードＱ１と並列にこれと逆方向にダイオ
ードＱ３を追加し、ラッチ状態になろうとすると、出力
端子Ｖout がダイオードＱ３を介して反転入力端子の電
位を引っ張り上げる働きをするので、両入力端子のバラ
ンスが即座に正常動作状態に復帰する。

【０００７】

【発明が解決しようとする課題】しかしながら、図９に
示したような従来の測光回路は、入力光の変化に対する
出力の応答速度の点で問題があり、ラッチ解除手段を施
さない図８のような基本回路よりも応答速度が低下す
る。この理由は次のとおりである。

【０００８】各半導体素子はＰ−Ｎ接合で構成されてい
るため、端子間に接合容量が並列に存在する。図９のラ
ッチ解除手段を含んだ測光回路は、この接合容量を考慮
すると、図１０に示す回路図で表せる。すなわち負帰還
ダイオードＱ１にはコンデンサＣ１，フォトダイオード
ＰＤにはコンデンサＣ２，ラッチ解除ダイオードＱ３に
はコンデンサＣ５がそれぞれ並列に接続されていること
になる。因みに各静電容量値は、概ねＣ１＝Ｃ５＝０．
５ｐＦ，Ｃ２＝１００ｐＦ程度である。入力の光量の変
化に追随して出力電圧Ｖout が変化するためには、フォ
トダイオードＰＤから流れ出た光電流で各ダイオードに
並列に接続されたコンデンサＣ１＋Ｃ５を出力として然
るべき電圧にまで充電しなければならず、その充電に必
要な時間の分だけ出力電圧の応答が遅れることになる。
その遅れの時間は光電流と帰還段の容量に左右されるた
め、測定する光が暗いほど、また、帰還段の容量値が大
きいほど大きい。したがって図８の基本回路よりも図９
の従来のラッチ解除手段を含む測光回路の方が帰還段の
容量値は大きくなるので、応答速度に関しては劣る。な
お、フォトダイオードに並列に存在するコンデンサＣ２
の容量は絶対値が大きいが、この両端子はオペアンプＯ
Ｐ１が正常動作状態中は仮想短絡状態で光量が変化して
もほとんどバイアス電圧は変化せず、具体的には出力の
電圧変化の（１／裸ゲイン）しか変化しないため、応答
速度への影響は、通常、帰還段の容量よりは小さい。

【０００９】以上のように従来技術においては、測光回
路のラッチ現象を解除するための手段を追加すれば、入
力光の変化に対する出力の応答速度が低下するという問
題があった。

【００１０】したがって本発明は、このような従来の問
題に鑑みてなされたもので、ラッチ解除手段を備えなが
らも応答速度の低下しない測光回路を提供することを目
的としている。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に本発明の第１の発明は、フォトダイオードのカソード
を基準電位とするタイプの基本的な測光回路にＰＮＰト
ランジスタを１個追加し、そのエミッタをオペアンプの
出力端子に、コレクタを反転入力端子に、ベースを非反
転入力端子に接続してラッチ解除手段とした。本発明の
第２の発明は、フォトダイオードのカソードを基準電位
とするタイプの基本的な測光回路にＰＮＰトランジスタ
を１個追加し、そのコレクタをオペアンプの出力端子
に、エミッタを反転入力端子に、ベースを非反転入力端
子に接続してラッチ解除手段とした。本発明の第３の発
明は、フォトダイオードのアノードを基準電位とするタ
イプの基本的な測光回路にＮＰＮトランジスタを１個追
加し、そのエミッタをオペアンプの出力端子に、コレク
タを反転入力端子に、ベースを非反転入力端子に接続し
てラッチ解除手段とした。本発明の第４の発明は、フォ
トダイオードのアノードを基準電位とするタイプの基本
的な測光回路にＮＰＮトランジスタを１個追加し、その
コレクタをオペアンプの出力端子に、エミッタを反転入
力端子に、ベースを非反転入力端子に接続してラッチ解
除手段とした。

【００１２】

【作用】本発明の第１の発明では、測光回路がラッチ状
態になろうとすると、追加したＰＮＰトランジスタのベ
ースが接続された非反転入力端子よりもエミッタが接続
された出力端子の方が電位が高くなり、その電位差が約
０．６Ｖを越えると、このトランジスタがオンして反転
入力端子の電位を上げようと働くので、ラッチ状態を解
除することができる。さらに入力光の変化に対して応答
遅れの要因となる容量成分は、このＰＮＰトランジスタ
の追加によつて増加するものではないので、正常動作状
態においても応答速度は低下しない。本発明の第２の発
明では、測光回路がラッチ状態になろうとすると、追加
したＰＮＰトランジスタのベースが接続された非反転入
力端子よりもコレクタが接続された出力端子の方が電位
が高くなり、その電位差が約０．６Ｖを越えると、この
トランジスタが逆方向トランジスタ（エミッタとコレク
タとが逆）としてオンして反転入力端子の電位を上げよ
うと働くので、ラッチ状態を解除することができる。ま
た、このラッチ解除動作時には、反転入力端子に電流を
注入するためにそれ以上のベース電流が流れるが、ＩＣ
上でこの測光回路を構成する場合には、ＰＮＰトランジ
スタを逆接続すると、コレクタ，エミッタのうちのより
多くの電流が流れる方をより面積の大きな端子に充てる
ことができ、合理的である。さらに第１の発明と同じ理
由により、正常動作状態においても応答速度は低下しな
い。本発明の第３の発明では、測光回路がラッチ状態に
なろうとすると、追加したＮＰＮトランジスタのベース
が接続された非反転入力端子よりもエミッタが接続され
た出力端子の方が電位が低くなり、その電位差が約０．
６Ｖを越えると、このトランジスタがオンして反転入力
端子の電位を下げようと働くので、ラッチ状態を解除す
ることができる。さらに入力光の変化に対して応答遅れ
の要因となる容量成分は、このＮＰＮトランジスタの追
加によつて増加するものではないので、正常動作状態に
おいても応答速度は低下しない。本発明の第４の発明で
は、測光回路がラッチ状態になろうとすると、追加した
ＮＰＮトランジスタのベースが接続された非反転入力端
子よりもコレクタが接続された出力端子の方が電位が低
くなり、その電位差が約０．６Ｖを越えると、このトラ
ンジスタが逆方向トランジスタ（エミッタとコレクタと
が逆）としてオンして反転入力端子の電位を上げようと
働くので、ラッチ状態を解除することができる。また、
このラッチ解除動作時には、反転入力端子に電流を注入
するためにそれ以上のベース電流が流れるが、ＩＣ上で
この測光回路を構成する場合には、ＮＰＮトランジスタ
を逆接続すると、コレクタ，エミッタのうちのより多く
の電流が流れる方をより面積の大きな端子に充てること
ができ、合理的である。さらに第３の発明と同じ理由に
より、正常動作状態においても応答速度は低下しない。

【００１３】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明による測光回路の第１の実施
例を説明する回路構成を示す図である。同図において、
ＧＮＤ基準で所定の固定電圧を出力する基準電圧源Ｖｋ
の＋側端子にフォトダイオードＰＤのカソード，オペア
ンプＯＰの非反転入力端子およびＰＮＰトランジスタＱ
２のベースが接続されている。フォトダイオードＰＤの
アノードは、オペアンプＯＰの反転入力端子，ダイオー
ドＱ１のアノードおよびＰＮＰトランジスタＱ２のコレ
クタに接続されている。なお、ダイオードＱ１はＩＣ上
で構成される場合を考慮してＮＰＮトランジスタのコレ
クタとベースとを接続したものをアノード，エミッタを
カソードとして示したが、本実施例の説明においてはダ
イオードと呼ぶこととする。ダイオードＱ１のカソード
はオペアンプＯＰの出力端子とＰＮＰトランジスタＱ２
のエミッタに接続される。出力端子Ｖoutはオペアンプ
ＯＰの出力端子と同一であり、これが本測光回路の出力
端子となる。

【００１４】次に図１に示す実施例の動作について説明
する。オペアンプＯＰの非反転入力端子は基準電圧源Ｖ
ｋの電位に固定され、低インピ−ダンス状態である。ま
ず、正常動作状態において、入力光が定常光であるとす
ると、フォトダイオードＰＤには当たった光の量に比例
して光電流ＩPDが流れ、この電流はほとんどすべてダイ
オードＱ１に流れる。なぜならば、オペアンプＯＰの入
力端子は高インピ−ダンスであるし、ＰＮＰトランジス
タＱ２は後述するようにベース，エミッタが逆バイアス
なので、コレクタには電流は流れない状態である。した
がってオペアンプＯＰの出力端子はフォトダイオードＰ
Ｄから流れ出した光電流ＩPDをすべて吸い取るように動
作し、この電位、すなわちダイオードＱ１のカソード端
子の電位は、基準電圧源Ｖｋの電位と仮想短絡状態にあ
る反転入力端子の電位よりもダイオードＱ１の順電圧Ｖ
F だけ低い電位で安定する。具体的には、本測光回路の
出力端子電圧Ｖout は次の式で与えられ、出力電圧は入
力の光量を対数圧縮した電圧となる。Ｖout ＝Ｖｋ−（ｋＴ／ｑ）１ｎ（ＩPD／Ｉs ）この式において、各定数，変数は次のとうりである。ｋ：ボルツマン定数ｑ：電子の素荷Ｔ：絶対温度Ｉs ：ダイオードＱ１の逆方向飽和電流

【００１５】ここで図２を用いて入力光が変化した時の
出力の応答についてその動作を説明する。図２は、図１
の第１の実施例に対して各半導体素子に潜む容量成分を
回路素子の形で表した回路図である。上記の定常光に対
する安定状態では、オペアンプＯＰの両入力端子間に存
在するコンデンサＣ２およびコンデンサＣ４の両端はほ
ぼ電圧０に、帰還ダイオードＱ１の両端に存在するコン
デンサＣ１はダイオードＱ１の順電圧ＶF に、ＰＮＰト
ランジスタＱ２のベース，エミッタ間に存在するコンデ
ンサＣ３もほぼダイオードＱ１の順電圧ＶF にそれぞれ
充電されている。この状態から、入力である光の量が急
激に減少した場合、例えば図３（ａ）に示す波形の点ｘ
で示すように光量が立ち下がった場合、光電流ＩPDも図
３（ｂ）に示すように立ち下がり、オペアンプＯＰの出
力端子はその電位を上げようと働くが、帰還ダイオード
Ｑ１の両端に存在するコンデンサＣ１のために瞬時に出
力電位を光電流に対応するレベルにまで上げることはで
きず、コンデンサＣ１が充電されるのを待つことにな
る。コンデンサＣ１を充電するための電流は光電流ＩPD
から供給するしかないので、変化後の光の量が少ない場
合は、図３（ｃ）に示すように出力電圧Ｖout が光電流
に対応するレベルにまで変化して安定する（点ｙ）まで
にある程度時間がかかる。しかし、図２に示した回路図
において、この出力遅れ時間を支配的に左右する要因
は、光電流の大小およびコンデンサＣ１の容量の大小だ
けであり、その他のコンデンサＣ２，Ｃ３，Ｃ４の容量
はほとんど出力の遅れには寄与しない。なぜならば、コ
ンデンサＣ２とコンデンサＣ４とは回路上同じ端子間に
接続されており、これらがオペアンプＯＰの出力の遅れ
に寄与する度合いは、バイアス電位の変化分のみであ
り、したがって出力電圧変化から見てアンプの裸ゲイン
分の１でしかない。実際上、コンデンサＣ２とコンデン
サＣ４とを加算した容量はほとんどコンデンサＣ２の容
量で決まり、その値はせいぜい数百ｐＦであるので、ア
ンプの裸ゲインが１００００であれば、その寄与の度合
いは例えばコンデンサＣ１の０．５ｐＦに比べて１万分
の数百ｐＦでしかなく、無視できる値となる。また、コ
ンデンサＣ３の容量は低インピ−ダンスの非反転入力端
子と低インピ−ダンスのアンプ出力端子との間に存在す
るので、その充放電に関して遅れを問題にする必要はな
い。

【００１６】次に外乱ノイズ等の原因によりラッチ現象
が発生しようとした時には、オペアンプＯＰの反転入力
端子の電位が下がるとともに出力端子の電位が上がろう
とする。ところが、出力端子Ｖoutの電位が基準電圧源
Ｖｋに比べて０．６Ｖ程度高くなると、ＰＮＰトランジ
スタＱ２のベース電流が流れ始めてＰＮＰトランジスタ
Ｑ２はオン状態となり、そのコレクタから電流を流し始
める。これによって反転入力端子に係わるコンデンサＣ
１，Ｃ２，Ｃ４はＰＮＰトランジスタＱ２のコレクタ電
流によって充電され、電位を下げようとしていた反転入
力端子は逆に電位が上がってくる。そしてその電位が非
反転入力端子の電位を僅かに越えたところで今度は出力
端子側から負帰還がかかり、やがてこの測光回路は正常
な動作点に落ちついて安定する。

【００１７】このように本実施例では図８に示すような
基本的な測光回路にＰＮＰトランジスタＱ２を図１に示
すように付加するだけで基本的な測光回路の出力応答速
度を低下させることなく、安定したラッチ解除動作を実
現することができる。

【００１８】ところで、上述した第１の実施例の測光回
路は、今日においては少なくともフォトダイオードＰＤ
以外はＩＣ（集積回路）上に形成されるのが一般的であ
る。その場合、ＰＮＰトランジスタＱ２はラテラル（横
型）ＰＮＰトランジスタによって作製される。図４
（ａ）は一般的なラテラルＰＮＰトランジスタの平面
図，図４（ｂ）はそのＡ−Ａ′線の断面図である。同図
において、１は島（分離によって区切られたｎ型半導
体）の枠、２は島を構成するｎ型半導体部であり、この
島の底部を通じてその中央部分４と一体である。この中
央部分４がＰＮＰトランジスタのベースとなる。５は島
に打ち込まれたｐ型半導体部であり、ＰＮＰトランジス
タのエミッタとなる。その周りをｎ型半導体部２を介し
て取り囲み島状に打ち込まれた半導体部３がＰＮＰトラ
ンジスタのコレクタとなる。図（ａ）においては点線で
囲まれた部分，図（ｂ）においては開口部で示された部
分である６，７，８は、それぞれベース，エミッタ，コ
レクタを電気的に他の素子と接続するためのコンタクト
ホ−ルである。

【００１９】このように構成されたＰＮＰトランジスタ
Ｑ２で前述したラッチ解除動作を行う際に各接合に流れ
る電流を考えると、エミッタ７からベース６を貫いてコ
レクタ８に抜ける電流は、ラッチ状態が解除されるまで
の間、図２に示したコンデンサＣ１，Ｃ２，Ｃ４の各容
量を充電するだけの電流で十分である。一方、エミッタ
７からベース６に抜ける電流は、両端子ともに低インピ
−ダンスであってＰＮＰトランジスタＱ２は飽和状態と
なるので、瞬間的にはかなりの大電流となる可能性があ
る。

【００２０】そこで図５に本発明の第２の発明による第
２の実施例を示す。本実施例の構成は、図１の第１の実
施例のＰＮＰトランジスタＱ２のコレクタとエミッタと
を入れ替えただけであり、その動作も正常動作時の出力
電圧と入力光変化時の応答速度も第１の実施例と全く同
じである。異なる点は、ラッチ解除動作の際にＰＮＰト
ランジスタＱ２がエミッタとコレクタとを逆にした、い
わゆる逆接続トランジスタ動作を行うことにある。前述
したようにラッチ解除動作の際にＰＮＰトランジスタＱ
２に流れる電流は、図１の第１の実施例の場合はコレク
タ電流よりもエミッタからベースに抜ける電流の方が多
い。ところが、図４の説明において述べたようにラテラ
ルＰＮＰトランジスタはエミッタとベースとの接合面積
はコレクタとベースとの接合面積よりも小さいので、不
合理であり、最悪の場合はエミッタ破壊という事態もあ
り得るのである。そこで図５の第２の実施例のようにラ
ッチ解除用のＰＮＰトランジスタＱ２を、逆接続トラン
ジスタ動作をするように接続すれば、大電流側をコレク
タ−ベース接合に充てることができ、かつスイッチング
手段としてのトランジスタ動作には遜色がないので、極
めて合理的である。

【００２１】図６は本発明の第３の発明による第３の実
施例の回路構成を示す図である。本実施例は、フォトダ
イオードＰＤの接続方向をアノードを基準電位にした場
合の測光回路において、図１に示した第１の実施例の考
え方を適用したものである。本実施例は、その構成も動
作も第１の実施例とコンプリメンタリーの関係にあり、
理解は容易であろうと思われるので、その詳細な説明は
省略する。

【００２２】図７は本発明の第４の係わる第４の実施例
の回路構成を示す図である。本実施例は、フォトダイオ
ードの接続方向をアノードを基準電位にした場合の測光
回路において、図５に示した第２の実施例の考え方を適
用したものである。本実施例は、その構成も動作も第２
の実施例とコンプリメンタリーの関係にあり、理解は容
易であろうと思われるので、その詳細な説明は省略す
る。

【００２３】

【発明の効果】以上説明したように本発明によれば、基
本的な測光回路にトランジスタを１個追加するだけで外
乱ノイズ等の原因によるラッチ現象を即座に解除する機
能を有しながらも、基本的な測光回路の出力応答速度を
低下させることがないので、特に高速な応答が要求され
るカメラのストロボ光量制御に用いる調光用の測光回路
等に最適である。また、追加したトランジスタのスイッ
チング動作を逆方向トランジスタによって行うように接
続すれば、ラッチ解除動作時に大きな電流となるベース
電流を、より接合面積の大きなコレクタ−ベース接合と
することができるので、素子破壊等の危険もなく、合理
的であるなどの極めて優れた効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による回路構成を示す
図である。

【図２】図１を補足説明するための回路図である。

【図３】第１の実施例の動作波形を示す図である。

【図４】ＩＣ上のトランジスタの構造を説明する図で
ある。

【図５】本発明の第２の実施例による回路構成を示す
図である。

【図６】本発明の第３の実施例による回路構成を示す
図である。

【図７】本発明の第４の実施例による回路構成を示す
図である。

【図８】基本的な測光回路の回路構成を示す図であ
る。

【図９】従来のラッチ解除を含む測光回路の構成を示
す図である。

【図１０】図９を補足説明するための回路図である。

【符号の説明】

ＰＤフォトダイオードＯＰオペアンプＱ１負帰還ダイオードＱ２ラッチ解除用トランジスタ

Claims

【特許請求の範囲】

【請求項１】フォトダイオードのカソードを演算増幅
器の非反転入力端子に接続するとともに基準電位に固定
し、前記フォトダイオードのアノードを前記演算増幅器
の反転入力端子と帰還ダイオードのアノードに、前記帰
還ダイオードのカソードを前記演算増幅器の演算増幅器
の出力端子にそれぞれ接続する測光回路であって、ラッ
チ解除用のＰＮＰトランジスタを備え、前記ＰＮＰトラ
ンジスタのエミッタが前記演算増幅器の出力端子に、ベ
ースが前記基準電位に、コレクタが前記演算増幅器の反
転入力端子にそれぞれ接続されたことを特徴とする測光
回路。
【請求項２】請求項１において、前記ラッチ解除用の
ＰＮＰトランジスタはコレクタが前記演算増幅器の出力
端子に、ベースが前記基準電位に、エミッタが前記演算
増幅器の反転入力端子にそれぞれ接続されたことを特徴
とする測光回路。
【請求項３】フォトダイオードのアノードを演算増幅
器の非反転入力端子に接続するとともに基準電位に固定
し、前記フォトダイオードのカソードを前記演算増幅器
の反転入力端子と帰還ダイオードのカソードに、前記帰
還ダイオードのアノードを前記演算増幅器の演算増幅器
の出力端子にそれぞれ接続する測光回路であって、ラッ
チ解除用のＮＰＮトランジスタを備え、前記ＮＰＮトラ
ンジスタのエミッタが前記演算増幅器の出力端子に、ベ
ースが前記基準電位に、コレクタが前記演算増幅器の反
転入力端子にそれぞれ接続されたことを特徴とする測光
回路。
【請求項４】請求項３において、前記ラッチ解除用の
ＮＰＮトランジスタはコレクタが前記演算増幅器の出力
端子に、ベースが前記基準電位に、エミッタが前記演算
増幅器の反転入力端子にそれぞれ接続されたことを特徴
とする測光回路。