JPH05183761A - Picture processor - Google Patents
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- JPH05183761A JPH05183761A JP4000095A JP9592A JPH05183761A JP H05183761 A JPH05183761 A JP H05183761A JP 4000095 A JP4000095 A JP 4000095A JP 9592 A JP9592 A JP 9592A JP H05183761 A JPH05183761 A JP H05183761A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、画像処理装置に関し、
例えば、特定の色の文字画像に画像処理を施す画像処理
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus,
For example, the present invention relates to an image processing apparatus that performs image processing on a character image of a specific color.
【０００２】[0002]
【従来の技術】近年、カラー原稿画像を色分解して、各
色ごとに画像を読取り、読取つた画像の画像データをデ
イジタル処理し、カラープリンタに出力することによつ
て、カラーハードコピーを得るデイジタルカラー複写機
が普及しつつあり、カラー複写機の高速化要求に答える
ため、４つの感光ドラムから構成され、各感光ドラムで
１色ずつ印刷する方式の、レーザビームプリンタ（以下
「ＬＢＰ」とよぶ）を用いたカラー複写機が提案されて
いる。2. Description of the Related Art In recent years, a color hard copy is obtained by color-separating a color original image, reading the image for each color, digitally processing the image data of the read image, and outputting it to a color printer. Color copiers are becoming widespread, and in order to meet the demand for higher speeds in color copiers, a laser beam printer (hereinafter referred to as “LBP”) that is composed of four photosensitive drums and prints one color on each photosensitive drum. ) Has been proposed.
【０００３】一方、カラー複写機の出力に対して、文字
はより文字らしく、イメージはよりイメージらしくとい
う要求があり、この要求に対しては、画像データに像域
分離処理を施し、一旦、文字画像データとイメージデー
タに分離し、文字画像データには高解像処理を、イメー
ジデータには高階調処理をした上で、両画像データを合
成して出力する処理が提案されている。なお、文字画像
データの中でも、特に黒文字画像データは、他の文字画
像データとは別に、黒単色で形成する処理（以下「黒文
字処理」という）がなされる。On the other hand, for the output of a color copying machine, there is a demand for characters to be more character-like and images to be more image-like. In response to this request, image data is subjected to image area separation processing, and characters are A process has been proposed in which image data and image data are separated, character image data is subjected to high resolution processing, and image data is subjected to high gradation processing, and then both image data are combined and output. Among the character image data, black character image data, in particular, is subjected to a process of forming a single black color (hereinafter referred to as “black character process”) separately from other character image data.
【０００４】さらに、前述のＬＢＰを用いたカラー複写
機においては、画像データを記憶する画像メモリが必須
であるが、装置のコストや画像データの伝送レートなど
から、画像データを圧縮して記憶することが提案されて
いる。Furthermore, in the color copying machine using the above-mentioned LBP, an image memory for storing image data is indispensable, but the image data is compressed and stored depending on the cost of the apparatus and the transmission rate of the image data. Is proposed.
【０００５】[0005]
【発明が解決しようとしている課題】しかし、上記従来
例においては次のような問題点があつた。すなわち、画
像データを圧縮して画像メモリに記憶するカラー複写機
において、像域分離をするための像域判定を行い、その
判定結果に基づいて画像処理（例えば黒文字処理）を行
う方法として、次の２つの方法が提案されているが、と
もに問題点があつた。However, the above-mentioned conventional example has the following problems. That is, in a color copying machine that compresses image data and stores it in an image memory, image area determination for image area separation is performed, and image processing (for example, black character processing) is performed based on the determination result. Although two methods have been proposed, both have problems.
【０００６】（１）画像データを圧縮して、第１のメモ
リに記憶するとともに、圧縮前の画像データを用いて像
域判定を行い、その判定結果を第２のメモリに記憶し、
さらに、第１のメモリに記憶された圧縮データを伸張し
たものに、第２のメモリのに記憶された判定結果に基づ
いて、黒文字処理を施す方法。なお、像域判定の結果
は、像域判定用のセンサの解像度（例えば４００ｄｐ
ｉ）と同じ解像度で、第２のメモリに記憶する。(1) The image data is compressed and stored in the first memory, the image area determination is performed using the image data before compression, and the determination result is stored in the second memory,
Further, a method of performing black character processing on the decompressed compressed data stored in the first memory based on the determination result stored in the second memory. The result of the image area determination is the resolution of the sensor for image area determination (for example, 400 dp
Store in second memory with same resolution as i).
【０００７】（２）画像データを圧縮してメモリに記憶
し、メモリに記憶された圧縮データを伸張した後、伸張
して得た画像データを用いて像域判定を行い、さらに、
判定結果に基づいて黒文字処理を施す方法。 （１）の方法の場合、高画質の出力が得られるが、像域
判定用のセンサと同じ解像度で、第２のメモリに判定結
果を記憶させるため、メモリ容量の大きな第２のメモリ
が必要で、画像データを圧縮する効果が薄らいでしまつ
た。(2) Image data is compressed and stored in a memory, the compressed data stored in the memory is decompressed, image area determination is performed using the decompressed image data, and further,
A method of performing black character processing based on the judgment result. In the case of the method (1), high-quality output can be obtained, but since the determination result is stored in the second memory with the same resolution as that of the image area determination sensor, a second memory having a large memory capacity is required. Then, the effect of compressing the image data has faded.
【０００８】また（２）の方法の場合、像域判定用のメ
モリは不要だが、圧縮伸張によつて画質の低下した画像
データを用いて、像域判定および黒文字処理を行うた
め、出力画像の画質が劣化しやすかつた。In the case of the method (2), a memory for determining the image area is unnecessary, but the image area determination and the black character processing are performed by using the image data whose image quality is deteriorated by the compression / expansion. The image quality is easy to deteriorate.
【０００９】[0009]
【課題を解決するための手段】本発明は、前記の課題を
解決することを目的としたもので、前記の課題を解決す
る一手段として、以下の構成を備える。すなわち、画像
データを記憶する第１の記憶手段と、前記画像データか
ら文字画像データを抽出する第１の抽出手段と、前記第
１の抽出手段により抽出された前記文字画像データを記
憶する第２の記憶手段と、前記画像データから特定色画
像データを抽出する第２の抽出手段と、前記第２の抽出
手段により抽出された特定色画像データを記憶する第３
の記憶手段と、前記第１の記憶手段に記憶された前記画
像データと前記第２の記憶手段に記憶された前記文字画
像データと前記第３の記憶手段に記憶された前記特定色
画像データとから特定の色の文字画像に画像処理を施す
画像処理手段とを備える画像処理装置とする。SUMMARY OF THE INVENTION The present invention is intended to solve the above problems, and has the following structure as one means for solving the above problems. That is, a first storage unit that stores image data, a first extraction unit that extracts character image data from the image data, and a second storage unit that stores the character image data extracted by the first extraction unit. Storage means, second extracting means for extracting specific color image data from the image data, and third storing means for storing the specific color image data extracted by the second extracting means.
Storage means, the image data stored in the first storage means, the character image data stored in the second storage means, and the specific color image data stored in the third storage means. And an image processing means for performing image processing on a character image of a specific color.
【００１０】[0010]
【作用】以上の構成によつて、小容量の記憶手段で、特
定の色の文字画像に画像処理を施せる画像処理装置を提
供できる。With the above construction, it is possible to provide an image processing apparatus capable of performing image processing on a character image of a specific color by means of a small capacity storage means.
【００１１】[0011]
【実施例】以下、図面を参照して本発明に係る一実施例
を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described in detail below with reference to the drawings.
【００１２】[0012]
【第１実施例】図１に本実施例の装置概観図の一例を示
す。１２０１は原稿台ガラスで、読取られるべき原稿１
２０２が置かれる。原稿１２０２は、照明１２０３によ
り照射され、ミラー１２０４〜１２０６を経て、光学系
１２０７により、ＣＣＤ１２０８上に像が結ばれる。さ
らに、モータ１２０９により機械的に、ミラー１２０
４，照明１２０３を含むミラーユニツト１２１０は速度
Ｖで、ミラー１２０５，１２０６を含む第２ミラーユニ
ツト１２１１は速度Ｖ／２で駆動され、原稿１２０２の
全面が走査される。[First Embodiment] FIG. 1 shows an example of a schematic view of an apparatus according to the present embodiment. Reference numeral 1201 denotes a platen glass, which is an original 1 to be read.
202 is placed. The original 1202 is illuminated by an illumination 1203, passes through mirrors 1204 to 1206, and an image is formed on a CCD 1208 by an optical system 1207. Further, the mirror 120 is mechanically driven by the motor 1209.
4, the mirror unit 1210 including the illumination 1203 is driven at the speed V, and the second mirror unit 1211 including the mirrors 1205 and 1206 is driven at the speed V / 2 to scan the entire surface of the original 1202.
【００１３】１２１２は画像処理部で、読取つた画像を
電気信号として処理し、印刷信号として出力する部分で
ある。１２１３〜１２１６は半導体レーザで、画像処理
部１２１２より出力された印刷信号により駆動され、そ
れぞれの半導体レーザによつて発光されたレーザ光は、
ポリゴンミラー１２１７〜１２２０によつて、感光ドラ
ム１２２５〜１２２８上に潜像を形成する。１２２１〜
１２２４は、黒Ｋ，イエローＹ，シアンＣ，マゼンタＭ
のトナーによつて、それぞれ潜像を現像するための現像
器で、現像された各色のトナーは、記録用紙に転写さ
れ、フルカラーの印刷出力がなされる。An image processing unit 1212 is a unit for processing the read image as an electric signal and outputting it as a print signal. Reference numerals 1213 to 1216 denote semiconductor lasers, which are driven by print signals output from the image processing unit 1212, and the laser light emitted by each semiconductor laser is
A latent image is formed on the photosensitive drums 1225 to 1228 by the polygon mirrors 1217 to 1220. 1221 to
1224 is black K, yellow Y, cyan C, magenta M
With the developing device for developing the latent image with each of the toners, the developed toners of the respective colors are transferred to the recording paper, and full-color print output is performed.
【００１４】用紙カセツト１２２９〜１２３１、および
手差しトレイ１２３２の何れかから給紙された記録用紙
は、レジストローラ１２３３を経て、転写ベルト１２３
４上に、吸着され、搬送される。給紙のタイミングと同
期して、予め感光ドラム１２２８〜１２２５には、各色
のトナーが現像されており、記録用紙の搬送とともに、
トナーが記録用紙に転写される。The recording paper fed from any one of the paper cassettes 1229 to 1231 and the manual feed tray 1232 passes through the registration roller 1233 and the transfer belt 123.
4 is adsorbed and conveyed. In synchronization with the feeding timing, the photosensitive drums 1228 to 1225 are preliminarily developed with toner of each color, and when the recording sheet is conveyed,
The toner is transferred to the recording paper.
【００１５】各色のトナーが転写された記録用紙は、転
写ベルト１２３４から分離搬送され、定着器１２３５に
よつて、記録用紙にトナーが定着され、排紙トレイ１２
３６に排紙される。図２，図３は画像処理部１２１２の
構成例を示すブロツク図である。図２において、２０２
はサンプルアンドホールドおよびＡ／Ｄ変換を行う回路
Ｓ／Ｈ−Ａ／Ｄで、ＣＣＤ１２０８が出力したアナログ
画像信号を、サンプルアンドホールドし、さらにＡ／Ｄ
変換して、ＲＧＢ３色のデイジタル画像信号を出力す
る。The recording paper on which the toner of each color is transferred is separated and conveyed from the transfer belt 1234, the toner is fixed on the recording paper by the fixing device 1235, and the paper discharge tray 12 is provided.
The paper is discharged to 36. 2 and 3 are block diagrams showing a configuration example of the image processing unit 1212. In FIG. 2, 202
Is a circuit S / H-A / D that performs sample-and-hold and A / D conversion, samples and holds the analog image signal output from the CCD 1208, and further performs A / D
After conversion, digital image signals of RGB three colors are output.
【００１６】２０３はシエーデイング回路で、ＣＣＤ１
２０８の感度に合わせて、Ｓ／Ｈ−Ａ／Ｄ２０２から入
力された画像信号を補正し出力する。２０４は入力マス
キング回路で、ＣＣＤ１２０８に分光感度特性に合わせ
てシエーデイング回路２０３から入力された画像信号を
補正し出力する。２０５は変倍処理回路で、入力マスキ
ング回路２０４から入力された画像信号に、画像の拡大
や縮小などの処理を施し、圧縮伸張部１１１と文字画像
検出部１１２へ出力する。Reference numeral 203 denotes a shading circuit, which is the CCD 1
The image signal input from the S / H-A / D 202 is corrected and output according to the sensitivity of 208. An input masking circuit 204 corrects and outputs the image signal input from the shielding circuit 203 to the CCD 1208 according to the spectral sensitivity characteristic. A scaling processing circuit 205 subjects the image signal input from the input masking circuit 204 to processing such as image enlargement or reduction, and outputs the image signal to the compression / expansion unit 111 and the character image detection unit 112.
【００１７】文字画像検出部１１２は、入力された画像
データから、黒色を検出する黒色検出回路２１３、文字
を検出する文字検出回路２１４、文字検出回路２１４の
検出結果を記憶するメモリｂ２１５からなる。黒色検出
回路２１３の検出結果は、黒色検出回路２１３で４×４
ブロツク化され、圧縮伸張部１１１のメモリａ２０７に
記憶される。The character image detection unit 112 is composed of a black color detection circuit 213 for detecting black color from the input image data, a character detection circuit 214 for detecting characters, and a memory b215 for storing the detection result of the character detection circuit 214. The detection result of the black detection circuit 213 is 4 × 4 in the black detection circuit 213.
The data is blocked and stored in the memory a 207 of the compression / expansion unit 111.
【００１８】圧縮伸張部１１１は、入力された画像デー
タを圧縮する圧縮回路２０６、圧縮データを記憶するメ
モリａ２０７、圧縮データを伸張し出力する伸張回路２
０８からなる。２１６は領域生成部で、画先センサ（不
図示）の出力信号ＤＴＯＰ、紙先センサ（不図示）の出
力信号ＩＴＯＰおよび水平同期信号Ｈｓｙｎｃに基づい
て、メモリａ２０７，メモリｂ２１５を読み書きするた
めの、主走査，副走査リード／ライトイネイブル信号を
生成する。The compression / decompression unit 111 compresses the input image data, a compression circuit 206 for storing the compressed data, a decompression circuit 2 for decompressing and outputting the compressed data.
It consists of 08. Reference numeral 216 denotes an area generation unit for reading / writing the memory a207 and the memory b215 based on the output signal DTOP of the image tip sensor (not shown), the output signal ITOP of the paper tip sensor (not shown), and the horizontal synchronization signal Hsync. Main scan and sub-scan read / write enable signals are generated.
【００１９】なお、紙先センサは、転写ベルト１２３４
上に給紙された用紙の先端を検知するものであり、紙先
センサの出力信号ＩＴＯＰは、プリンタ部から画像読取
部へ送られ、画像読取部がプリンタ部に画像信号を送る
際の、副走査同期信号として用いられる。図３におい
て、２０９はマスキング／ＵＣＲ回路で、伸張回路２０
８から入力されたＲＧＢ画像データを、プリンタ用のＭ
ＣＹＫ画像データにマスキング処理するほか、下色除去
（以下「ＵＣＲ」という）処理を施し、ＭＣＹＫの４デ
ータと、ＵＣＲで除去した下色（Ｍｋ，Ｃｋ，Ｙｋ、Ｋ
ｋ）の４データとを出力する。The paper edge sensor is a transfer belt 1234.
The output signal ITOP of the paper tip sensor is sent from the printer unit to the image reading unit, and detects the leading edge of the paper fed above. It is used as a scan synchronization signal. In FIG. 3, reference numeral 209 denotes a masking / UCR circuit, which is an expansion circuit 20.
The RGB image data input from the
In addition to masking the CYK image data, undercolor removal (hereinafter referred to as "UCR") processing is performed, and 4 data of MCYK and undercolor removed by UCR (Mk, Ck, Yk, K
and 4 data of k) are output.
【００２０】２１０は像域分離処理処理回路で、詳細は
後述するが、マスキング／ＵＣＲ回路２０９から入力さ
れた画像データを、文字画像検出部１１２の検出結果に
基づいて画像処理する。２１１はγ補正回路で、レーザ
ドライバ１２１３〜１２１６の特性などに合せて、像域
分離処理回路２１０から入力された画像データをγ補正
し出力する。Reference numeral 210 denotes an image area separation processing circuit, which will be described in detail later, but performs image processing on the image data input from the masking / UCR circuit 209 based on the detection result of the character image detection unit 112. A gamma correction circuit 211 gamma-corrects the image data input from the image area separation processing circuit 210 in accordance with the characteristics of the laser drivers 1213 to 1216 and outputs the gamma-corrected image data.
【００２１】２１２はエツジ強調回路で、γ補正回路２
１１から入力された画像データの画像エツジを強調して
出力する。エツジ強調回路２１２が出力した画像データ
は、レーザドライバ１２１３〜１２１６へ送られ、カラ
ー画像が形成される。次に、文字画像検出部１１２を詳
細に説明する。図４，図５は黒色検出回路２１３と文字
検出回路２１４の詳細な構成例を示すブロツク図であ
る。Reference numeral 212 is an edge enhancement circuit, which is a gamma correction circuit 2
The image edge of the image data input from 11 is emphasized and output. The image data output by the edge emphasizing circuit 212 is sent to the laser drivers 1213 to 1216 to form a color image. Next, the character image detection unit 112 will be described in detail. 4 and 5 are block diagrams showing detailed configuration examples of the black color detection circuit 213 and the character detection circuit 214.
【００２２】図４において、３０１と３０２は、それぞ
れ最小値検出回路Ｍｉｎと最大値検出回路Ｍａｘで、入
力されたＲＧＢ画像データから、それぞれ最大値と最小
値を示すＲ，Ｇ，Ｂを検出する。３０４は減算回路で、
Ｍａｘ３０２の出力と、Ｍｉｎ３０１の出力との差分を
求める。減算回路３０４の出力（以下「グレイ信号」と
よぶ）が大きいときは、入力されたＲ，Ｇ，Ｂが不均一
であることを示し、入力されたＲＧＢ画像データが示す
画素が、無彩色（白，灰色および黒）でなく、有彩色で
あると判定できる。逆に、グレイ信号のレベルが小さけ
れば、入力されたＲ，Ｇ，Ｂがほぼ同程度のレベルであ
ることを示し、入力されたＲＧＢ画像データが示す画素
が、無彩色であると判定できる。In FIG. 4, reference numerals 301 and 302 denote a minimum value detection circuit Min and a maximum value detection circuit Max, respectively, which detect R, G, B indicating the maximum value and the minimum value from the input RGB image data. .. 304 is a subtraction circuit,
The difference between the output of Max 302 and the output of Min 301 is calculated. When the output of the subtraction circuit 304 (hereinafter referred to as “gray signal”) is large, it indicates that the input R, G, and B are non-uniform, and the pixel indicated by the input RGB image data has an achromatic color ( It can be determined that the color is chromatic instead of white, gray and black). On the contrary, if the level of the gray signal is small, it indicates that the input R, G and B are almost at the same level, and it can be determined that the pixel indicated by the input RGB image data is achromatic.
【００２３】３３４は４×４ブロツク化回路で、入力さ
れたグレイ信号を、多数決処理などで４×４ブロツク化
した後、デイレイ回路ｃ３３３に出力する。デイレイ回
路ｃ３３３の出力は、黒色検出回路２１４の検出結果と
して、メモリａ２０７に送られる。一方、Ｍｉｎ３０１
の出力は、エツジ強調回路３０３にも入力される。エツ
ジ強調回路３０３では、注目画素データＤiと、主走査
方向にＤiの前後の画素データを用いて、以下の演算を
行うことによりエツジを強調する。Reference numeral 334 denotes a 4 × 4 block conversion circuit, which converts the input gray signal into 4 × 4 block by a majority decision process and the like, and then outputs it to the delay circuit c333. The output of the delay circuit c333 is sent to the memory a207 as the detection result of the black detection circuit 214. On the other hand, Min301
Is also input to the edge emphasizing circuit 303. The edge emphasizing circuit 303 emphasizes edges by performing the following calculation using the pixel data of interest D i and the pixel data before and after D i in the main scanning direction.
【００２４】 Ｄout＝９Ｄi／８−（Ｄi-1＋Ｄi+1）／１６ ただし、Ｄout：エツジ強調後の画像データ Ｄi ：ｉ番目の画素データ なお、エツジ強調は、必ずしも上記の方法に限らず、他
の公知の方法を用いることもできる。Dout = 9D i / 8− (D i−1 + D i + 1 ) / 16 However, Dout: image data after edge enhancement D i : i-th pixel data Note that the edge enhancement is not always the above method. However, other known methods can also be used.
【００２５】次に、３０５〜３０８はラインメモリで、
エツジ強調回路３０３の出力を、５×５ブロツク化およ
び３×３ブロツク化する。３０９は５×５平均値回路
で、５×５ブロツクの画素の平均値を求め出力する。３
１０は３×３平均値回路で、３×３ブロツクの画素の平
均値を求め出力する。Next, 305 to 308 are line memories.
The output of the edge emphasizing circuit 303 is converted into 5 × 5 blocks and 3 × 3 blocks. A 5 × 5 average value circuit 309 calculates and outputs the average value of 5 × 5 block pixels. Three
Reference numeral 10 is a 3 × 3 average value circuit, which calculates and outputs the average value of 3 × 3 block pixels.
【００２６】図５において、３１５，３２０，３２５は
それぞれ加算器で、５×５平均値回路３０９から出力さ
れた５×５平均値と、レジスタ３１４，３１９，３２４
にセツトされているオフセツト値とを加算し出力する。
なお、レジスタ３１４，３１９，３２４のオフセツト値
は、不図示のＣＰＵによつて、独立に値が設定される。In FIG. 5, reference numerals 315, 320 and 325 denote adders, and the 5 × 5 average value output from the 5 × 5 average value circuit 309 and the registers 314, 319 and 324.
The offset value set in is added and output.
The offset values of the registers 314, 319 and 324 are set independently by a CPU (not shown).
【００２７】３１３，３１８，３２３はそれぞれリミツ
タで、レジスタ３４１，３４２，３４３にセツトされて
いるリミツト値で、オフセツトが加算された５×５平均
値をクリツプする。すなわち、オフセツトが加算された
５×５平均値がリミツト値を越えるとき、そのリミツト
値を越えた分がカツトされる。なお、レジスタ３４１，
３４２，３４３のリミツト値は、不図示のＣＰＵによつ
て、独立に値が設定される。313, 318 and 323 are limiters, respectively, which limit values set in the registers 341, 342 and 343, and which clip the 5 × 5 average value to which the offset is added. That is, when the 5 × 5 average value to which the offset is added exceeds the limit value, the portion exceeding the limit value is cut. The register 341,
The limit values of 342 and 343 are independently set by a CPU (not shown).
【００２８】３１６はコンパレータａで、リミツタａ３
１３の出力と、３×３平均値回路３１０の３×３平均値
出力とを比較し、比較結果の２値信号を出力する。平均
値の２値化は、任意の濃度以上で、ＭＴＦによる画像の
潰れや飛びを防止するために行う。また２値化で、網点
画像の網点を検出しないように、３×３平均値回路３１
０をローパスフイルタとして機能させ、網点画像の高周
波成分をカツトしている。Reference numeral 316 is a comparator a, which is a limiter a3.
The output of 13 is compared with the 3 × 3 average value output of the 3 × 3 average value circuit 310, and the binary signal of the comparison result is output. The binarization of the average value is performed to prevent the image from being crushed or skipped by the MTF at an arbitrary density or higher. In addition, in the binarization, the 3 × 3 average value circuit 31 is used so that the halftone dot of the halftone image is not detected.
0 is made to function as a low-pass filter, and the high frequency component of the halftone dot image is cut.
【００２９】３１７はデイレイ回路ｄで、後述の網点領
域判別回路３２２の出力のタイミングに合せるために、
コンパレータａ３１６から入力された２値信号を遅らせ
て出力する。次に、３２１はコンパレータｂで、リミツ
タｂ３１８の出力と、平均化する前の画像データとを比
較し、比較結果の２値信号を出力する。この２値化によ
り、画像の高周波成分が検出される。A delay circuit 317 is provided to match the output timing of the halftone dot area discrimination circuit 322, which will be described later.
The binary signal input from the comparator a316 is delayed and output. Next, a comparator b 321 compares the output of the limiter b 318 with the image data before averaging, and outputs a binary signal of the comparison result. By this binarization, the high frequency component of the image is detected.
【００３０】３２２は網点領域判別回路で、網点画像が
ドツトの集まりで構成されているため、エツジの方向か
らドツトであることを確認し、その周辺のドツトの個数
をカウントすることにより検出している。網点領域判別
回路３２２は、本発明の主旨ではないので、詳細な説明
を省略する。３２９はＯＲゲートで、網点領域判別回路
３２２の出力と、デイレイ回路ｄ３１７の出力とを論理
和する。Reference numeral 322 denotes a halftone dot area discriminating circuit, which detects a dot by confirming that it is a dot in the direction of the edge and counting the number of dots around the dot image because the dot image is composed of a group of dots. is doing. The halftone dot area discriminating circuit 322 is not the main point of the present invention, so a detailed description thereof will be omitted. An OR gate 329 logically sums the output of the halftone dot area discrimination circuit 322 and the output of the delay circuit d317.
【００３１】３３０は誤判定除去回路で、文字などの画
像は細く、かつ広い面積に存在する特性を利用して、２
値化された信号に対し、まず画像域を細らせることで、
孤立した画素を除去する。具体的には、中心画素ｘijの
周辺、例えば１ｍｍ角のエリアに、１つも文字画像の画
素が存在しないとき、中心画素ｘijは文字画像外域と判
定する。このようにして判定した孤立した画素を除去し
た後、細らせた画像域を元に戻す太らせ処理を行う。Reference numeral 330 denotes an erroneous decision removing circuit, which utilizes the characteristic that images such as characters are thin and exist in a wide area.
By narrowing the image area first for the binarized signal,
Remove isolated pixels. Specifically, when there is no pixel of the character image in the periphery of the center pixel x ij , for example, in an area of 1 mm square, the center pixel x ij is determined to be the character image outside area. After removing the isolated pixels determined in this way, a thickening process is performed to restore the narrowed image area.
【００３２】同様に、網点判別回路３２２の出力は、Ｏ
Ｒゲート３２９を介して、誤判定除去回路３３０に入力
され、細らせ処理および太らせ処理が行われる。この細
らせ処理のマスクサイズは、太らせ処理のマスクサイズ
と同じか、あるいは太らせ処理のマスクサイズを大とす
ることにより、太らせた時の判定結果がクロスするよう
になつている。具体的には、１７×１７画素のマスクで
細らせた、さらに５×５画素のマスクで細らせ、次に３
４×３４画素のマスクで太らせ処理を行う。Similarly, the output of the halftone dot discrimination circuit 322 is O
It is input to the erroneous determination removing circuit 330 via the R gate 329, and thinning processing and thickening processing are performed. The mask size of the thinning process is the same as the mask size of the thickening process, or the mask size of the thickening process is set to be large so that the determination result at the time of thickening crosses. Specifically, it was thinned by a mask of 17 × 17 pixels, further thinned by a mask of 5 × 5 pixels, and then 3
A thickening process is performed using a mask of 4 × 34 pixels.
【００３３】３３１はインバータで、誤判定除去回路３
３０の出力を反転出力する。次に、３２６はコンパレー
タｃで、リミツタｃ３２３の出力と、平均化する前の画
像データとを比較し、比較結果の２値信号を出力する。
この２値化により、画像の高周波成分が検出される。３
２７は輪郭抽出回路で、コンパレータｃ３２６の出力
を、５×５画素のブロツクで、細らせ処理および太らせ
処理し、太らせ処理結果と、細らせ処理結果との差分を
求め、求めた差分域を輪郭として出力する。331 is an inverter, which is an erroneous decision removing circuit 3
The output of 30 is inverted and output. Next, a comparator c 326 compares the output of the limiter c323 with the image data before averaging, and outputs a binary signal of the comparison result.
By this binarization, the high frequency component of the image is detected. Three
Reference numeral 27 is a contour extraction circuit, which performs a thinning process and a thickening process on the output of the comparator c326 with a block of 5 × 5 pixels, and obtains a difference between the thickening process result and the thinning process result. The difference area is output as a contour.
【００３４】３２８はデイレイｅで、輪郭抽出回路３２
７が出力した輪郭信号と、インバータ３３１からの誤判
定除去信号との位相を合わせる。３３２はＡＮＤゲート
で、インバータ３３１からの誤判定除去信号と、デイレ
イ３２８からの輪郭信号とを論理積する。ＡＮＤゲート
３３２の出力は、文字検出回路２１４の検出結果とし
て、メモリｂ２１５へ送られる。Reference numeral 328 is a delay e, which is the contour extraction circuit 32.
The contour signal output from the inverter 7 and the erroneous determination removal signal from the inverter 331 are matched in phase. An AND gate 332 logically ANDs the false decision removal signal from the inverter 331 and the contour signal from the delay 328. The output of the AND gate 332 is sent to the memory b215 as the detection result of the character detection circuit 214.
【００３５】図６はメモリｂ２１５の一部の構成例を示
すブロツク図で、とくに文字画像データ書込みに関係す
る構成例を示すものである。図６において、４０５はシ
リアルパラレル変換器で、文字検出回路２１４から送ら
れてきた文字画像データをパラレルデータに変換する。
４０８はＡＮＤゲートで、図２に示す領域生成部２１６
から送られてくる、主走査ライトイネイブル信号ＢＷＨ
Ｅと、副走査ライトイネイブル信号ＢＷＶＥとを論理和
し、画像の有効領域を表す信号を出力する。FIG. 6 is a block diagram showing an example of the structure of a part of the memory b215, and particularly shows an example of the structure relating to writing of character image data. In FIG. 6, a serial-parallel converter 405 converts the character image data sent from the character detection circuit 214 into parallel data.
Reference numeral 408 denotes an AND gate, which is the area generation unit 216 shown in FIG.
Main scan write enable signal BWH sent from
E and the sub-scanning write enable signal BWVE are logically ORed, and a signal representing the effective area of the image is output.
【００３６】４１１は分周器ａで、ＢＷＨＥに同期し
て、ビデオクロツクＶＣＬＫを８分周したクロツク８Ｖ
ＣＫを出力する。４１８は高解像度用のビツトマツプメ
モリであり、４０９，４１０はそれぞれアドレスカウン
タで、アドレスカウンタｖ４０９は、Ｈｓｙｎｃをクロ
ツクとして、ＡＮＤゲート４０８からの画像有効領域信
号をカウントする。アドレスカウンタｈ４１０は、８Ｖ
ＣＫをクロツクとして、ＡＮＤゲート４０８からの画像
有効領域信号をカウントし、Ｈｓｙｎｃによつてリセツ
トされる。両カウンタは、ともにビツトマツプメモリ４
１８へ、画像データを書込むためのアドレスカウンタで
ある。Reference numeral 411 denotes a frequency divider a, which is a clock 8V obtained by dividing the video clock VCLK by 8 in synchronization with BWHE.
Output CK. 418 is a high resolution bit map memory, 409 and 410 are address counters respectively, and the address counter v409 counts the image effective area signal from the AND gate 408 with Hsync as the clock. Address counter h410 is 8V
The image effective area signal from the AND gate 408 is counted with CK as the clock, and reset by Hsync. Both counters are both bit map memory 4
18 is an address counter for writing image data.
【００３７】４１３はセレクタａで、入力端子Ａのライ
トアドレス信号と、入力端子Ｂのリードアドレス信号と
を切換え、ビツトマツプメモリ４１８のアドレス端子Ａ
ＤＲへ出力する。なお、リードアドレス信号については
後述する。４１９はビツトマツプメモリ４１８のデータ
読み書き用の双方向バツフアで、端子Ｄに外部から入力
されるライト／リード信号Ｗ／Ｒが、ライトＷのとき、
端子Ａに入力された信号を端子Ｃから出力し、リードＲ
のとき、端子Ｃに入力された信号を端子Ｂから出力す
る。A selector a 413 switches between a write address signal of the input terminal A and a read address signal of the input terminal B to switch the address terminal A of the bit map memory 418.
Output to DR. The read address signal will be described later. Reference numeral 419 denotes a bidirectional buffer for reading and writing data of the bit map memory 418, and when the write / read signal W / R externally input to the terminal D is write W,
The signal input to the terminal A is output from the terminal C, and the lead R
At this time, the signal input to the terminal C is output from the terminal B.
【００３８】４０６はＡＮＤゲートであり、４１５はＮ
ＯＲゲートで、インバータ４１２で反転された８ＶＣＫ
と、外部からのＷ／Ｒとからビツトマツプメモリライト
信号ＷＲを生成する。次に、文字画像データの書込み動
作の一例を説明する。シリアルパラレル変換器４０５
で、８ビツトのパラレルデータに変換された文字画像デ
ータと、ＡＮＤゲート４０８からの画像有効領域信号と
が、ＡＮＤゲート４０６で論理積され、画像有効領域に
存在する文字画像データが、双方向バツフア４１９の端
子Ａに入力される。Reference numeral 406 is an AND gate, and 415 is N.
8VCK inverted by the inverter 412 by the OR gate
And a W / R from the outside to generate a bit map memory write signal WR. Next, an example of the writing operation of the character image data will be described. Serial-parallel converter 405
Then, the character image data converted into the 8-bit parallel data and the image effective area signal from the AND gate 408 are logically ANDed by the AND gate 406, and the character image data existing in the image effective area is bidirectional buffered. It is input to the terminal A of 419.
【００３９】双方向バツフア４１９で、端子Ｄの信号Ｗ
／ＲがライトＷを示すと、文字画像データは同端子Ｃか
ら出力される。双方向バツフア４１９から、ビツトマツ
プメモリ４１８の端子ＤＡＴへ入力された文字画像デー
タは、ビツトマツプメモリ４１８の、アドレスカウンタ
ｖ４０９とアドレスカウンタｈ４１０が示すアドレス
へ、ＮＯＲゲート４１５の出力する信号ＷＲに同期して
書込まれる。The bidirectional buffer 419 receives the signal W at the terminal D.
When / R indicates the light W, the character image data is output from the same terminal C. The character image data input from the bidirectional buffer 419 to the terminal DAT of the bit map memory 418 is synchronized with the signal WR output from the NOR gate 415 to the address indicated by the address counter v409 and the address counter h410 of the bit map memory 418. Then written.
【００４０】図７はビツトマツプメモリ４１８への文字
画像データ書込み動作例のタイミングチヤートである。
図７において、Ｄｔ０〜Ｄｔ７はビツトマツプメモリ４
１８へ入力される文字画像データ、８ＶＣＫはビデオク
ロツクＶＣＬＫを８分周したクロツク、ＤＡＴＡはシリ
アルパラレル変換された文字画像データ、ＷＲはビツト
マツプメモリ４１８のライト／リード信号、主走査アド
レスはアドレスカウンタｈ４１０の出力、副走査アドレ
スはアドレスカウンタｖ４０９の出力である。FIG. 7 is a timing chart of an example of the operation of writing character image data to the bit map memory 418.
In FIG. 7, Dt0 to Dt7 are the bit map memory 4
18 is a character image data, 8VCK is a clock obtained by dividing the video clock VCLK by 8, DATA is a serial-parallel converted character image data, WR is a write / read signal of the bit map memory 418, and a main scanning address is an address. The output of the counter h410 and the sub-scanning address are the outputs of the address counter v409.
【００４１】文字画像データＤｔ０〜Ｄｔ７は、シリア
ルパラレル変換器４０５で、パラレルデータＤＡＴＡに
変換され、８ＶＣＫでラツチされ、主走査アドレスと副
走査アドレスで示される番地、例えば、主走査アドレス
ｎ，副走査アドレスｍの、アドレスｍｎに書込まれる。
図８はメモリｂ２１５の一部の構成例を示すブロツク図
で、とくにリードアドレスカウンタの構成例を示すもの
である。The character image data Dt0 to Dt7 are converted into parallel data DATA by the serial / parallel converter 405, latched by 8VCK, and the addresses indicated by the main scanning address and the sub scanning address, for example, the main scanning address n and the sub scanning address. It is written to the address mn of the scan address m.
FIG. 8 is a block diagram showing a partial configuration example of the memory b215, and particularly shows a configuration example of the read address counter.
【００４２】図８において、６０１はマゼンタリードア
ドレスカウンタＭＲｅａｄ、６０２はシアンリードアド
レスカウンタＣＲｅａｄ、６０３はイエローリードアド
レスカウンタＹＲｅａｄ、６０４は黒リードアドレスカ
ウンタＫＲｅａｄである。６０６はインバータで、後述
するＶＣＬＫを４分周したＲＰＨ０を反転出力する。In FIG. 8, 601 is a magenta read address counter MRead, 602 is a cyan read address counter CRead, 603 is a yellow read address counter YRead, and 604 is a black read address counter KRead. Reference numeral 606 denotes an inverter, which inverts and outputs RPH0 which is obtained by dividing VCLK by 4 as described later.
【００４３】さらに、ＭＲｅａｄ６０１は、前述のライ
トアドレスカウンタと同様に、副走査に同期するアドレ
スカウンタｖ６０７と、主走査に同期するアドレスカウ
ンタｈ６０８とからなる。ＮＡＮＤゲート６１０は、図
２に示す領域生成部２１６から送られてくる、主走査リ
ードイネイブル信号ＢＲＨＥと、副走査マゼンタリード
イネイブル信号ＢＭＲＶＥとを否定論理積し、マゼンタ
画像の有効領域を表す信号を出力する。Further, the MRead 601 is composed of an address counter v607 synchronized with the sub-scan and an address counter h608 synchronized with the main scan, like the write address counter described above. The NAND gate 610 ANDs the main scanning read enable signal BRHE and the sub-scanning magenta read enable signal BMRVE sent from the area generation unit 216 shown in FIG. 2 and represents the effective area of the magenta image. Output a signal.
【００４４】ＮＡＮＤゲート６１１〜６１３は、ＮＡＮ
Ｄゲート６１０と同様に、主走査リードイネイブル信号
ＢＲＨＥと、各色用の副走査リードイネイブル信号ＢＣ
ＲＶＥ（シアン），ＢＹＲＶＥ（イエロー），ＢＫＲＶ
Ｅ（黒）とを否定論理積し、各色の画像有効領域を表す
信号を出力する。アドレスカウンタｖ６０７は、Ｈｓｙ
ｎｃをクロツクとして、ＮＡＮＤゲート６１０からのマ
ゼンタ画像有効領域信号をカウントする。アドレスカウ
ンタｈ６０８は、インバータ６０６の出力をクロツクと
して、ＡＮＤゲート６１０からのマゼンタ画像有効領域
信号をカウントし、Ｈｓｙｎｃによりリセツトされる。The NAND gates 611 to 613 are NANs.
Similar to the D gate 610, the main scanning read enable signal BRHE and the sub-scanning read enable signal BC for each color.
RVE (cyan), BYRVE (yellow), BKRV
NAND with E (black) is output as a signal representing the image effective area of each color. The address counter v607 is Hsy
The magenta image effective area signal from the NAND gate 610 is counted with nc as a clock. The address counter h608 counts the magenta image effective area signal from the AND gate 610 with the output of the inverter 606 as a clock, and is reset by Hsync.
【００４５】ＣＲｅａｄ６０２，ＹＲｅａｄ６０３，Ｋ
Ｒｅａｄ６０４も、ＭＲｅａｄ６０１と同様に、２つの
アドレスカウンタから構成され、各色の画像有効領域信
号をカウントする。６０５は４入力１出力のセレクタｂ
で、ＲＰＨ０と、後述するＶＣＬＫを８分周したＲＰＨ
１とに基づいて、４つのアドレスカウンタの出力の１つ
を選択し出力する。具体的には、ＲＰＨ０，ＲＰＨ１が
ともに‘０’のときはＭＲｅａｄ６０１の出力が、ＲＰ
Ｈ０が‘１’で、ＲＰＨ１が‘０’のときはＣＲｅａｄ
６０２の出力が、ＲＰＨ０が‘０’で、ＲＰＨ１が
‘１’のときはＹＲｅａｄ６０３の出力が、ＲＰＨ０，
ＲＰＨ１がともに‘１’のときはＫＲｅａｄ６０４の出
力が選択される。CRead602, YRead603, K
Like the MRead 601, the Read 604 is also composed of two address counters and counts the image effective area signal of each color. 605 is a selector b having four inputs and one output
Then, RPH0 and RPH obtained by dividing VCLK, which will be described later, by 8
Based on 1 and 1, one of the outputs of the four address counters is selected and output. Specifically, when both RPH0 and RPH1 are "0", the output of MRead601 is RP.
CRead when H0 is "1" and RPH1 is "0"
When the output of 602 is RPH0 is "0" and the output of RPH1 is "1", the output of YRead 603 is RPH0,
When both RPH1 are “1”, the output of KRead 604 is selected.
【００４６】セレクタ６０５の出力は、図６に示すセレ
クタａ４１３の端子Ｂに入力され、リードモードのとき
に、ビツトマツプメモリ４１８へ送られる。図９はメモ
リｂ２１５の一部の構成例を示すブロツク図で、とくに
ビツトマツプメモリ４１８読出し時の、データ再生に関
係する構成例を示すものである。７０１はＡＮＤゲート
で、主走査リードイネイブル信号ＢＲＨＥと、副走査マ
ゼンタリードイネイブル信号ＢＭＲＶＥから、マゼンタ
色画像有効領域を表す信号を生成する。The output of the selector 605 is input to the terminal B of the selector a 413 shown in FIG. 6 and sent to the bit map memory 418 in the read mode. FIG. 9 is a block diagram showing a partial configuration example of the memory b215, and particularly shows a configuration example relating to data reproduction when the bit map memory 418 is read. An AND gate 701 generates a signal representing a magenta color image effective area from the main scanning read enable signal BRHE and the sub-scanning magenta read enable signal BMRVE.
【００４７】同様に、７０２〜７０４もＡＮＤゲート
で、主走査リードイネイブル信号ＢＲＨＥと、各色の副
走査リードイネイブル信号ＢＣＲＶＥ（シアン），ＢＹ
ＲＶＥ（イエロー），ＢＫＲＶＥ（黒）とから、各色の
画像有効領域を表す信号を生成する。７１４〜７２１は
Ｄフリツプフロツプ（以下「Ｄ−Ｆ／Ｆ」という）、７
２２〜７２５はパラレルシリアル変換器であり、７０５
〜７０８はＡＮＤゲートで、各色の文字画像データと、
各色の画像有効領域信号とを論理積して出力する。Similarly, 702 to 704 are also AND gates, and the main scanning read enable signal BRHE and the sub-scanning read enable signals BCRVE (cyan) and BY of each color are used.
A signal representing the image effective area of each color is generated from RVE (yellow) and BKRVE (black). 714 to 721 are D flip flops (hereinafter referred to as “DF / F”), 7
22 to 725 are parallel-to-serial converters, and 705
˜708 are AND gates, which are character image data of each color,
The image effective area signal of each color is logically ANDed and output.
【００４８】７１３は分周器ｂで、ＶＣＬＫとＨｓｙｎ
ｃから、所望のタイミングのＲＣＬＫ１〜ＲＣＬＫ４，
ＲＰＨ０，ＲＰＨ１の６つのクロツクを生成する。図６
に示す双方向バツフア４１９からの文字画像データは、
Ｄ−Ｆ／Ｆ７１４〜７１７に入力され、Ｄ−Ｆ／Ｆ７１
４ではＲＣＬＫ１で、Ｄ−Ｆ／Ｆ７１５ではＲＣＬＫ２
で、Ｄ−Ｆ／Ｆ７１６ではＲＣＬＫ３で、Ｄ−Ｆ／Ｆ７
１７ではＲＣＬＫ４でラツチされ、それぞれのアドレス
に格納されたＭＣＹＫ各色の文字画像データに分離され
る。Reference numeral 713 is a frequency divider b for VCLK and Hsyn.
From c, RCLK1 to RCLK4 of desired timing
6 clocks RPH0 and RPH1 are generated. Figure 6
The character image data from the bidirectional buffer 419 shown in
Input to D-F / F714-717, D-F / F71
4 for RCLK1 and DF / F715 for RCLK2
Then, in D-F / F716, in RCLK3, D-F / F7
At 17, the data is latched by RCLK4 and separated into the character image data of each color of MCYK stored at each address.
【００４９】続いて、それぞれの画像データを、Ｄ−Ｆ
／Ｆ７１８〜７２１においてＲＣＬＫ１でラツチし、パ
ラレルシリアル変換器７２２〜７２５でシリアルデータ
に変換する。さらに、ＡＮＤゲート７０５〜７０８で、
各色の文字画像データと、各色の画像有効領域信号とが
論理積される。ＡＮＤゲート７０５〜７０８が出力した
各色の４ビツトの文字画像データは、図２に示す、メモ
リｂ２１５の出力、すなわち文字検出信号ＭｊＡｒとし
て、像域分離処理回路２１０へ送られ、所望の像域分離
処理がなされる。Then, each image data is converted into DF
/ F718 to 721 latch with RCLK1 and parallel-serial converters 722 to 725 convert to serial data. Further, with AND gates 705 to 708,
The character image data of each color and the image effective area signal of each color are logically ANDed. The 4-bit character image data of each color output from the AND gates 705 to 708 is sent to the image area separation processing circuit 210 as the output of the memory b215, that is, the character detection signal MjAr shown in FIG. Processing is done.
【００５０】図１０はビツトマツプメモリ４１８からの
文字画像データ読出し動作例のタイミングチヤートであ
る。図１０において、Ｍアドレス，Ｃアドレス，Ｙアド
レス，Ｋアドレスは、それぞれ図８に示すアドレスカウ
ンタ、ＭＲｅａｄ６０１，ＣＲｅａｄ６０２，ＹＲｅａ
ｄ６０３，ＫＲｅａｄ６０４の出力値である。FIG. 10 is a timing chart of an operation example of reading character image data from the bit map memory 418. 10, M address, C address, Y address, and K address are the address counters shown in FIG. 8, MRead 601, CRead 602, and YRea, respectively.
These are output values of d603 and KRead604.
【００５１】Ｍデータ，Ｃデータ，Ｙデータ，Ｋデータ
は、それぞれ図９に示すＤ−Ｆ／Ｆ、Ｄ−Ｆ／Ｆ７１４
〜７１７の出力である。ＭＣＹＫデータは、図９に示す
Ｄ−Ｆ／Ｆ７１８〜７２１の出力である。図８に示すイ
ンバータ６０４により、ＲＰＨ０を反転した信号をクロ
ツクとして、各色のアドレスカウンタｈから得られた主
走査アドレス、例えばｎ１，ｎ２，ｎ３，ｎ４は、図８
に示すセレクタｂ６０５で、ＲＰＨ０，ＲＰＨ１を選択
信号として、例えばＭｎ，Ｃｎ，Ｙｎ，Ｋｎの順に選択
される。さらに、ＭｎはＲＣＬＫ１で、ＣｎはＲＣＬＫ
２で、ＹｎはＲＣＬＫ３で、ＫｎはＲＣＬＫ４で、図９
に示すＤ−Ｆ／Ｆ７１４〜７１７でラツチされ、Ｍデー
タ，Ｃデータ，Ｙデータ，Ｋデータ（例えば、ｎ１’，
ｎ２’，ｎ３’およびｎ４’）が生成される。さらに、
Ｍデータ，Ｃデータ，Ｙデータ，ＫデータがＲＣＬＫ１
で、図９に示すＤ−Ｆ／Ｆ７１８〜７２１にラツチさ
れ、４色のデータの同期がとられ、さらに、パラレルシ
リアル変換され、ＭＣＹＫ各色の文字画像データが得ら
れる。The M data, C data, Y data and K data are DF / F and DF / F714 shown in FIG. 9, respectively.
~ 717 output. The MCYK data is the output of the D-F / F 718 to 721 shown in FIG. The main scanning address, for example, n1, n2, n3, and n4, obtained from the address counter h of each color, with the signal obtained by inverting RPH0 as a clock by the inverter 604 shown in FIG.
In the selector b605 shown in (4), RPH0 and RPH1 are used as selection signals, and Mn, Cn, Yn, and Kn are selected in this order. Furthermore, Mn is RCLK1 and Cn is RCLK1.
2, Yn is RCLK3, Kn is RCLK4, and FIG.
Latched by D-F / F 714 to 717 shown in FIG. 1, and M data, C data, Y data, K data (for example, n1 ′,
n2 ', n3' and n4 ') are generated. further,
M data, C data, Y data, and K data are RCLK1
Then, the DF / F 718 to 721 shown in FIG. 9 are latched, the data of the four colors are synchronized, and further parallel-serial conversion is performed to obtain the character image data of each color of MCYK.
【００５２】以上の構成では、同時にリードライトはで
きないが、これは例えばシリアルパラレル変換で、１→
８から１→４にすることで可能である。次に、図２に示
す圧縮伸張部１１１の動作例について説明する。図１１
は画素の状態の一例を示す図であり、以下は、例えば図
１１の斜線部の画像データの圧縮動作例を説明する。With the above configuration, read / write cannot be performed at the same time.
It is possible to change from 8 to 1 → 4. Next, an operation example of the compression / expansion unit 111 shown in FIG. 2 will be described. 11
FIG. 12 is a diagram showing an example of a pixel state, and the following will describe an example of a compression operation of image data in the shaded area in FIG. 11, for example.
【００５３】図１１の１マスは１画素に相当し、この１
画素は、ＲＧＢ各８ビツトの合計２４ビツトのデータで
構成される。これを４画素×４ライン、すなわち１６画
素分のデータを１ブロツクとしてＬ*ａ*ｂ*変換し、さ
らに合計３８４ビツト（１６画素×３色×８ビツト）の
データを１／１２に圧縮し、３２ビツトのデータとす
る。One cell in FIG. 11 corresponds to one pixel.
A pixel is composed of a total of 24 bits of 8 bits for each of RGB. This is L * a * b * conversion with 4 pixels x 4 lines, that is, 16 pixels of data as one block, and further a total of 384 bits (16 pixels x 3 colors x 8 bits) data is compressed to 1/12. , 32 bits of data.
【００５４】この圧縮した画像データＡを、メモリａ２
０７に含まれるメモリｃ１００１に記憶させ、メモリｃ
１００１に記憶された圧縮画像データＡを、伸張回路２
０８に送り、ＲＧＢそれぞれ８ビツトの画像データに伸
張する。本実施例のメモリｃ１００１は、同一アドレス
でアクセスできる、データ幅３２ビツトの画像メモリ
と、ビツトツプメモリとの２つのメモリをもつている。
図１２（ａ）に示すＢＷＶＥのタイミングで、アドレス
カウンタ１００４が指す、メモリｃ１００１の１アドレ
スの、画像メモリには圧縮画像データＡが記憶され、同
時に、ビツトマツプメモリには図２に示す黒色検出回路
２１３の検出結果が記憶される。The compressed image data A is stored in the memory a2.
Memory c1001 included in the memory c
The compressed image data A stored in 1001 is stored in the decompression circuit 2
08, and each of RGB is expanded into 8-bit image data. The memory c1001 of this embodiment has two memories, an image memory having a data width of 32 bits and a bit memory, which can be accessed at the same address.
At the BWVE timing shown in FIG. 12A, the compressed image data A, which is indicated by the address counter 1004 and has one address in the memory c1001, is stored in the image memory, and at the same time, the black map shown in FIG. 2 is detected in the bit map memory. The detection result of the circuit 213 is stored.
【００５５】また、アドレスカウンタ１００４が指す、
メモリｃ１００１の１アドレスの、画像メモリから、図
１２（ｂ）〜（ｄ）に示すＢＲＭＶＥ，ＢＲＣＶＥ，Ｂ
ＲＹＶＥおよびＢＲＫＶＥのタイミングで、圧縮画像デ
ータＡが読出され、同時に、ビツトマツプメモリから黒
色検出結果が読出される。なお、メモリｃ１００１は、
例えばＤＲＡＭで構成するが、ＤＲＡＭ以外の記憶手段
で構成することもできる。Further, the address counter 1004 points,
From the image memory at one address of the memory c1001, BRMVE, BRCVE, B shown in FIGS.
The compressed image data A is read at the timing of RYVE and BRKVE, and at the same time, the black detection result is read from the bit map memory. The memory c1001 is
For example, although it is composed of a DRAM, it may be composed of a storage means other than the DRAM.
【００５６】図１３，図１４，図１５は、メモリａ２０
７の一部の構成例を示すブロツク図で、とくにアドレス
生成回路の構成例を示すものである。なお、このアドレ
ス生成回路は、図１６に一例を示すような、４画素×４
ラインのブロツクを８つの小ブロツクに時分割し、それ
ぞれの小ブロツクごとに、メモリへの画像データの書込
みや、各色の読出しなどを、予め決めておき、それぞれ
独立してメモリ空間のアドレスへアクセスするためのも
のである。FIGS. 13, 14, and 15 show the memory a20.
7 is a block diagram showing an example of the configuration of a part of FIG. 7, particularly showing an example of the configuration of the address generation circuit. It should be noted that this address generation circuit has a structure of 4 pixels × 4 as shown in FIG.
The block of the line is time-divided into 8 small blocks, and the writing of the image data to the memory and the reading of each color are decided in advance for each small block, and the address of the memory space is accessed independently. It is for doing.
【００５７】図１３において、１３００〜１３０７はそ
れぞれラツチでＣＰＵ（不図示）からのラツチ信号ＣＳ
０〜ＣＳ７により、データバスＤＢ上の、主走査方向の
初期値をラツチする。例えば、ラツチ１３００〜１３０
７には、順に、０００Ｈ，８１０Ｈ，０２０Ｈ，８３０
Ｈ，０４０Ｈ，８５０Ｈ，０６０Ｈ，８７０Ｈ（末尾の
‘Ｈ’は１６進数を意味する）がラツチされる。13, latches 1300 to 1307 are latch signals CS from a CPU (not shown).
The initial value in the main scanning direction on the data bus DB is latched by 0 to CS7. For example, latches 1300 to 130
No. 7, 000H, 810H, 020H, 830
H, 040H, 850H, 060H, 870H ('H' at the end means a hexadecimal number) is latched.
【００５８】１３０８はセレクタａで、セレクト信号Ｐ
ＨＳ１〜ＰＨＳ３により、図１５に示す各小ブロツクご
とに、ラツチ１３００〜１３０７にラツチされた初期値
を選択する。１３０９はカウンタａで、Ｈｓｙｎｃでリ
セツトされ、イネイブル信号ＸＥＮＢが‘１’のとき、
ＶＣＬＫを４分周したＲＰＨ０をクロツクとして、４画
素ごとにカウントアツプする。Reference numeral 1308 is a selector a for selecting signal P
The initial values latched in the latches 1300 to 1307 are selected by HS1 to PHS3 for each small block shown in FIG. 1309 is a counter a which is reset by Hsync, and when the enable signal XENB is "1",
RPH0, which is obtained by dividing VCLK by 4, is used as a clock to count up every 4 pixels.
【００５９】１３１０はアダーａで、入力端子ＡとＢに
入力された２つのデータを加減算して、データＸＡＤＲ
を出力する。アダーａ１３１０は、セレクタａ１３０８
の出力の最上位ビツトを信号ＸＯＦＦとし、ＸＯＦＦが
‘０’のとき加算を、ＸＯＦＦが‘１’のとき減算を実
行する。図１５に示す小ブロツクａでは、０００Ｈ，０
０１Ｈ，００２Ｈ，・・・とカウントアツプし、小ブロ
ツクｂでは、０１０Ｈ，００ＦＨ，００ＥＨ，・・・と
カウントダウンし、以下同様で、小ブロツクｈでは、０
７０Ｈ，０６ＦＨ，０６ＥＨ，・・・とカウントダウン
する。Reference numeral 1310 is an adder a for adding and subtracting the two data input to the input terminals A and B to obtain the data XADR.
Is output. The adder a1310 is the selector a1308.
The most significant bit of the output of is the signal XOFF. When XOFF is '0', addition is performed, and when XOFF is '1', subtraction is performed. In the small block a shown in FIG. 15, 000H, 0
01H, 002H, ..., Small block b counts down to 010H, 00FH, 00EH, ..., and so on, and the same applies to small block h.
The countdown is 70H, 06FH, 06EH, ....
【００６０】次に、図１４において、ブロツク１４３１
〜１４３８は、すべて同一の構成であり、その動作も同
一であるので、以下、ブロツク１４３１の構成と動作を
説明し、ブロツク１４３２〜１４３８の説明は省略す
る。図１４において、１４０１はラツチｉで、ＣＰＵ
（不図示）からのラツチ信号ＣＳ８により、データバス
ＤＢ上の、副走査方向の初期値をラツチする。Next, referring to FIG.
To 1438 have the same configuration and the same operation, the configuration and operation of block 1431 will be described below, and the description of blocks 1432 to 1438 will be omitted. In FIG. 14, reference numeral 1401 denotes a latch i, which is a CPU
A latch signal CS8 from (not shown) latches the initial value in the sub-scanning direction on the data bus DB.
【００６１】１４２６はカウンタｂで、本実施例の電源
投入時に発生するリセツト信号ＲＳＴでリセツトされ、
イネイブル信号ＹＥＮＢが‘１’のとき、Ｈｓｙｎｃを
４分周した４ＨＳＮＣにより、４ラインごとにカウント
アツプする。１４０９はアダーｂで、ラツチａ１４０１
にラツチされた初期値Ｙ10と、カウンタｂ１４２６のカ
ウント値Ｃ１とを加減算し、加減算結果Ｙ10±Ｃ１を出
力する。なお、主走査方向と同様に、アダーｂ１４０９
は、ラツチｉ１４０１の出力の最上位ビツトを信号ＹＯ
ＦＦとして、ＹＯＦＦが‘０’ならば加算し、ＹＯＦＦ
が‘１’ならば減算を実行する。Reference numeral 1426 denotes a counter b, which is reset by a reset signal RST generated when the power source of this embodiment is turned on.
When the enable signal YENB is '1', the count-up is performed every 4 lines by the 4HSNC obtained by dividing Hsync by 4. 1409 is an adder b, and a latch a1401.
The initial value Y 10 that has been latched in and the count value C1 of the counter b1426 are added and subtracted, and the addition and subtraction result Y 10 ± C1 is output. Note that, similarly to the main scanning direction, the adder b 1409
Outputs the most significant bit of the output of latch i1401 as signal YO
If YOFF is "0", add it as FF, and YOFF
If is "1", subtraction is executed.
【００６２】１４１７はラツチｑで、アダーｂ１４０９
の出力を、副走査リードイネイブル信号ＢＲＶＥの立上
りに同期したラツチ信号ＰＳ０により、記録用紙１枚に
つき１個、加減算結果Ｙ10±Ｃ１をラツチする。１４２
５はセレクタｂで、セレクト信号ＰＨＳ１〜ＰＨＳ３に
より、ブロツク１４３１〜１４３８からの加減算結果Ｙ
n0±Ｃ１を選択し出力する。1417 is a latch q and an adder b1409
The latch signal PS0 synchronized with the rising edge of the sub-scanning read enable signal BRVE is used to latch one output for each recording sheet and the addition / subtraction result Y 10 ± C1. 142
Reference numeral 5 is a selector b, which is the addition / subtraction result Y from the blocks 1431 to 1438 according to the select signals PHS1 to PHS3.
Select n0 ± C1 and output.
【００６３】なおラツチ信号ＰＳ０〜ＰＳ７は、ＰＳ
０，ＰＳ２，ＰＳ４はＮＣ、ＰＳ１は副走査ライトイネ
イブル信号ＢＷＶＥより、ＰＳ４は副走査イエローリー
ドイネイブル信号ＢＹＲＶＥより、ＰＳ５は副走査マゼ
ンタリードイネイブル信号ＢＭＲＶＥより、ＰＳ６は副
走査シアンリードイネイブル信号ＢＣＲＶＥより、ＰＳ
７は副走査黒リードイネイブル信号ＢＫＲＶＥより生成
する。The latch signals PS0 to PS7 are PS
0, PS2 and PS4 are NC, PS1 is from the sub-scanning write enable signal BWVE, PS4 is from the sub-scanning yellow read enable signal BYRVE, PS5 is from the sub-scanning magenta read enable signal BMRVE, and PS6 is the sub-scanning cyan read enable signal. PS from navel signal BCRVE
7 is generated from the sub-scanning black read enable signal BKRVE.
【００６４】１４２７はアダーｊで、セレクタｂ１４２
５の出力Ｙn0±Ｃ１と、カウンタｂ１４２６のカウント
値Ｃ２とを加減算し、加減算結果ＹＡＤＲ＝（Ｙn0±Ｃ
１）±Ｃ２を出力する。アダーｊ１４２７は、セレクタ
ｂ１４２５の出力の最上位ビツトを信号ＹＯＦＦとし
て、ＹＯＦＦが‘０’ならば加算し、ＹＯＦＦが‘１’
ならば減算を実行する。Reference numeral 1427 is an adder j, which is a selector b142.
The output Y n0 ± C1 of 5 and the count value C2 of the counter b1426 are added and subtracted, and the addition / subtraction result YADR = (Y n0 ± C
1) Output ± C2. The adder j1427 sets the most significant bit of the output of the selector b1425 as the signal YOFF, and adds if YOFF is "0", and YOFF is "1".
If so, subtraction is executed.
【００６５】すなわち、ＹＡＤＲは、ＹＯＦＦが‘０’
のときＹn0＋（Ｃ２−Ｃ１）、ＹＯＦＦが‘１’のとき
Ｙn0−（Ｃ２−Ｃ１）となり、ＹＡＤＲは、初期値Ｙn0
と、実際のカウント値（Ｃ２−Ｃ１）とを加減算した値
として出力される。図１５において、１５０１はラツチ
ｙで、ＣＰＵ（不図示）からのラツチ信号ＣＳ１６によ
り、データバスＤＢ上のアドレス入換え信号ＸＹＣＨＧ
をラツチする。なお、ＸＹＣＨＧは、ＸＡＤＲとＹＡＤ
Ｒを入換える信号で、図１６に示す小ブロツクごとに、
ＸＹＣＨＧの対応ビツトが‘０’のときは入換えず、Ｘ
ＹＣＨＧの対応ビツトが‘１’のときはＸＡＤＲとＹＡ
ＤＲを入換える。That is, in YADR, YOFF is "0".
Is Y n0 + (C2-C1), and YOFF is '1', Y n0 − (C2-C1), and YADR is the initial value Y n0.
And the actual count value (C2-C1) are added and subtracted. In FIG. 15, reference numeral 1501 denotes a latch y, which is an address exchange signal XYCHG on the data bus DB by a latch signal CS16 from a CPU (not shown).
Latch on. In addition, XYCHG is XADR and YAD
It is a signal to replace R, and for each small block shown in FIG.
If the corresponding bit of XYCHG is '0', do not replace,
When the corresponding bit of YCHG is '1', XADR and YA
Swap DR.
【００６６】１５０２はセレクタｃで、選択信号ＰＨＳ
１〜ＰＨＳ３により、ラツチｙ１５０１にラツチされた
ＸＹＣＨＧのビツトを選択して出力する。１５０３と１
５０４はセレクタで、セレクタｃ１５０２の出力によつ
て、ＸＡＤＲまたはＹＡＤＲを選択出力する。１５０５
〜１５０９はＤ−Ｆ／Ｆで、Ｄ−Ｆ／Ｆａ１５０５は主
走査方向アドレスＸＭＡを、Ｄ−Ｆ／Ｆｂ１５０６は副
走査方向アドレスＹＭＡを出力し、Ｄ−Ｆ／Ｆｃ１５０
７はＸＹＣＨＧの対応ビツトを信号ＲＯＴの第０ビツト
として、Ｄ−Ｆ／Ｆｄ１５０８はＸＯＦＦをＲＯＴの第
１ビツトとして、Ｄ−Ｆ／Ｆｅ１５０９はＹＯＦＦをＲ
ＯＴの第２ビツトとして出力する。なお、Ｄ−Ｆ／Ｆ１
５０５〜１５０９には、クロツクとしてすべてＶＣＬＫ
が供給されるので、ＸＭＡ，ＹＭＡおよびＲＯＴの各ビ
ツトは同期して出力される。Reference numeral 1502 denotes a selector c, which is a selection signal PHS.
1 to PHS3 select and output the XYCHG bit latched in the latch y1501. 1503 and 1
A selector 504 selects and outputs XADR or YADR according to the output of the selector c1502. 1505
˜1509 are DF / F, DF / Fa 1505 outputs main scanning direction address XMA, DF / Fb 1506 outputs sub scanning direction address YMA, DF / Fc 150
7 is the corresponding bit of XYCHG as the 0th bit of the signal ROT, DF / Fd 1508 is XOFF as the first bit of ROT, and DF / Fe 1509 is YOFF as R.
Output as the second bit of OT. In addition, DF / F1
505 to 1509 are all clocked by VCLK
Is supplied, the XMA, YMA and ROT bits are output in synchronization.
【００６７】なお、信号ＲＯＴは、図１７に一例を示す
ように、出力画像を回転させるための信号であり、ＲＯ
Ｔ＝‘０００’のとき通常の向きに（図１７（ａ））、
ＲＯＴ＝‘００１’のとき図１７（ｂ）の向きに、ＲＯ
Ｔ＝‘０１０’のとき図１７（ｃ）の向きに、ＲＯＴ＝
‘０１１’のとき図１７（ｄ）の向きに、ＲＯＴ＝‘１
００’のとき図１７（ｅ）の向きに、ＲＯＴ＝‘１０
１’のとき図１７（ｆ）の向きに、ＲＯＴ＝‘１１０’
のとき図１７（ｇ）の向きに、ＲＯＴ＝‘１１１’のと
き図１７（ｈ）の向きに画像を出力する。The signal ROT is a signal for rotating the output image, as shown in FIG.
When T = '000', the direction is normal (FIG. 17 (a)),
When ROT = '001', the RO
When T = '010', in the direction of FIG. 17 (c), ROT =
When '011', ROT = '1 in the direction of FIG.
When 00 ', ROT = '10 in the direction of FIG.
When 1 ', ROT =' 110 'in the direction of FIG.
In the case of, the image is output in the direction of FIG. 17G, and in the case of ROT = '111', the image is output in the direction of FIG. 17H.
【００６８】以上の方法により、図１６の小ブロツクｂ
で、出力する画像の向きに合わせて、ＲＯＴをメモリｃ
１００１に書込み、ブロツクｅ，ｆ，ｇ，ｈにおいて、
ＲＯＴ＝‘０００’で、メモリｃ１００１からそのまま
画像データを読出すことにより、図１７（ａ）に示す画
像を入力したときに、同図（ａ）〜（ｈ）に示す８種類
の出力画像が得られる。By the above method, the small block b in FIG.
Then, the ROT is stored in the memory c according to the orientation of the output image.
Write in 1001 and in blocks e, f, g, h,
When ROT = '000' and the image data is read from the memory c1001 as it is, when the image shown in FIG. 17A is input, eight types of output images shown in FIGS. can get.
【００６９】次に、像域分離処理回路２１０について説
明する。像域分離処理回路２１０は、文字画像検出部１
１２の検出結果に基づき、黒文字，色文字，網点画像，
中間調画像の各データに対して、それぞれ以下の処理を
施す。 ［処理１］黒文字データに対する処理 １）ビデオとしてスミ抽出で求めた信号を用いる。Next, the image area separation processing circuit 210 will be described. The image area separation processing circuit 210 includes a character image detection unit 1
Based on the 12 detection results, black characters, color characters, halftone dot images,
The following processing is applied to each data of the halftone image. [Process 1] Process for black character data 1) The signal obtained by the smear extraction is used as a video.
【００７０】２）ＭＣＹ画像データは、無彩色検出信号
ＲＧＢｉもしくは設定値に従つて減算を行う。一方、Ｋ
画像データは、無彩色検出信号ＲＧＢｉもしくは設定値
に従つて加算を行う。 ３）エツジ強調を行う。 ４）黒文字データは４００ｄｐｉで出力する。2) The MCY image data is subtracted according to the achromatic color detection signal RGBi or the set value. On the other hand, K
The image data is added according to the achromatic color detection signal RGBi or the set value. 3) Edge emphasis is performed. 4) Black character data is output at 400 dpi.
【００７１】５）色残り除去処理を行う。 ［処理２］色文字データに対する処理 １）エツジ強調を行う。 ２）色文字データは４００ｄｐｉで出力する。 ［処理３］網点画像データに対する処理 １）モアレ対策のため主走査方向に２画素ずつスムージ
ングする。5) Color residual removal processing is performed. [Processing 2] Processing for color character data 1) Edge enhancement is performed. 2) Color character data is output at 400 dpi. [Processing 3] Processing on halftone image data 1) Smoothing every two pixels in the main scanning direction to prevent moire.
【００７２】［処理４］中間調画像データに対する処理 １）主走査方向に２画素ずつのスムージングまたはスル
ーの選択ができる。 次に、上記の処理を行う回路について説明する。図１
８，図１９は像域分離処理回路２１０の詳細な構成例を
示すブロツク図である。ただし、同図は、Ｍ成分のみの
構成例を示す。他の３色Ｃ，Ｙ，Ｋも同様な構成であ
り、同図および以下では説明を省略する。[Processing 4] Processing on halftone image data 1) Smoothing or through can be selected for every two pixels in the main scanning direction. Next, a circuit that performs the above processing will be described. Figure 1
8 and 19 are block diagrams showing a detailed configuration example of the image area separation processing circuit 210. However, the figure shows a configuration example of only the M component. The other three colors C, Y, and K have the same configuration, and the description thereof will be omitted in the figure and the following.
【００７３】図１８において、２１０６はセレクタａ
で、図３に示すマスキング／ＵＣＲ回路２１０から入力
された画像データＭまたはＭｋのどちらかを選択出力す
る。セレクタａ２１０６は、ＡＮＤゲート２１０７が出
力する選択信号によつて制御され、選択端子Ｓが‘０’
のとき入力端子Ａの信号を、選択端子Ｓが‘１’のとき
入力端子Ｂの信号を出力する。なお、同選択信号は、文
字検出信号ＭｊＡｒの１ビツトと、無彩色検出信号ＲＧ
Ｂｉの１ビツトと、Ｉ／Ｏポートの設定値Ｉ／Ｏ−６と
の論理積である。In FIG. 18, 2106 is a selector a.
Then, either the image data M or Mk input from the masking / UCR circuit 210 shown in FIG. 3 is selectively output. The selector a2106 is controlled by the selection signal output from the AND gate 2107, and the selection terminal S is "0".
When it is, the signal of the input terminal A is output, and when the selection terminal S is '1', the signal of the input terminal B is output. Incidentally, the same selection signal is one bit of the character detection signal MjAr and the achromatic color detection signal RG.
It is the logical product of one bit of Bi and the set value I / O-6 of the I / O port.
【００７４】２１１８は文字領域拡大回路であり、２１
１６は色残り除去回路で、詳細は後述するが、ＡＮＤゲ
ート２１１７が出力するイネイブル信号に従う。２１１
５は乗算器で、セレクタ２１０６の出力と、Ｉ／Ｏ−１
との乗算を行う。２１２０は排他的論理和（以下「ＸＯ
Ｒ」という）ゲート、２１２２，２１２７はＡＮＤゲー
ト、２１２４は加減算器である。Reference numeral 2118 is a character area expansion circuit,
Reference numeral 16 denotes a color residue removing circuit, which will be described in detail later, and follows an enable signal output from the AND gate 2117. 211
Reference numeral 5 denotes a multiplier, which outputs the output of the selector 2106 and I / O-1.
And multiplication with. 2120 is an exclusive OR (hereinafter “XO
R ”), 2122 and 2127 are AND gates, and 2124 is an adder / subtractor.
【００７５】２１４４はインバータ、２１４６はＡＮＤ
ゲート、２１４８はＯＲゲートであり、２１４３はデイ
レイｃで、セレクタｃ２１４２の出力と、ＯＲゲート２
１４８の出力との同期を合わせる。図１９において、２
１２６と２１２８はラインメモリで、１ライン分のデー
タを記憶し遅延させる。2144 is an inverter, 2146 is an AND
2148 is an OR gate, 2143 is a delay c, and the output of the selector c 2142 and the OR gate 2
Synchronize with the output of 148. In FIG. 19, 2
Line memories 126 and 2128 store and delay one line of data.
【００７６】２１３０はエツジ強調回路、２１３１はス
ムージング回路であり、２１３３はセレクタｂで、同期
用のデイレイａ２１３２からの選択信号により、スムー
ジング回路２１３１が出力したスムージング出力、また
はスムージング回路２１３１を経ないスルーデータの、
どちらか一方を選択し出力する。なお、選択端子Ｓが
‘０’のとき入力端子Ａの信号を、選択端子Ｓが‘１’
のとき入力端子Ｂの信号を出力する。Reference numeral 2130 is an edge emphasizing circuit, 2131 is a smoothing circuit, 2133 is a selector b, which is a smoothing output output from the smoothing circuit 2131 or a through signal which does not pass through the smoothing circuit 2131 in response to a selection signal from the synchronization delay a2132. Of data,
Select either one and output. When the selection terminal S is "0", the signal of the input terminal A is "1".
At that time, the signal from the input terminal B is output.
【００７７】２１４２はセレクタｃで、エツジ強調回路
２１３０の出力、またはセレクタｂ２１３３の出力の、
どちらか一方を選択し出力する。セレクタｃ２１４２
は、ＡＮＤゲート２１４１が出力する選択信号によつて
制御され、選択端子Ｓが‘０’のとき入力端子Ａの信号
を、選択端子Ｓが‘１’のとき入力端子Ｂの信号を出力
する。同選択信号は、同期用のデイレイｂ２１３６を経
た、文字検出信号ＭｊＡｒの１ビツトと、Ｉ／Ｏ−８と
をＯＲゲート２１３９で論理和したものと、Ｉ／Ｏ−９
とを、ＡＮＤゲート２１４１で、さらに論理積したもの
である。Reference numeral 2142 is a selector c, which is the output of the edge emphasizing circuit 2130 or the output of the selector b2133.
Select either one and output. Selector c2142
Is controlled by the selection signal output from the AND gate 2141 and outputs the signal of the input terminal A when the selection terminal S is "0" and the signal of the input terminal B when the selection terminal S is "1". The same selection signal is obtained by logically ORing 1 bit of the character detection signal MjAr and I / O-8 by the OR gate 2139 and I / O-9.
And are ANDed by the AND gate 2141.
【００７８】また、像域分離処理回路２１０は、Ｉ／Ｏ
ポート１０１０を介して、ＣＰＵ（不図示）バスと接続
されている。以下、３つのブロツクに分けて動作を説明
する。第１のブロツクは、黒文字データのエツジ周囲に
残る色信号を除去する色残り除去処理と、黒文字部の、
ＹＭＣデータに対してある割合で減算し、Ｋデータに対
してある割合で加算するブロツク。Further, the image area separation processing circuit 210 uses the I / O
It is connected to a CPU (not shown) bus via a port 1010. The operation will be described below by dividing it into three blocks. The first block is a color residue removal process for removing color signals remaining around the edges of black character data, and a black character part
A block that subtracts at a certain rate from YMC data and adds at a certain rate to K data.
【００７９】第２のブロツクは、文字データに対してエ
ツジ強調、網点画像データに対してスムージング、階調
画像データはスルーするブロツク。第３のブロツクは、
文字データに対して、ＯＲゲート２１４８の出力を
‘Ｌ’にし、４００ｄｐｉで画像出力させるブロツク。 ［色残り除去処理および加減算処理］第１のブロツクで
は、無彩色検出信号ＲＧＢｉと、文字検出信号ＭｊＡｒ
とが、ともに‘１’となる画像部分、つまり黒文字のエ
ツジと、その周辺部に対して処理が施される。The second block is a block through which edge enhancement is performed on character data, smoothing is performed on halftone image data, and gradation image data is passed through. The third block is
Block for setting the output of the OR gate 2148 to "L" for the character data and outputting the image at 400 dpi. [Residual Color Removal Processing and Addition / Subtraction Processing] In the first block, the achromatic color detection signal RGBi and the character detection signal MjAr
Are processed to the image portion where both are “1”, that is, the edge of black characters and its peripheral portion.
【００８０】すなわち、黒文字のエツジ部からはみ出し
たＭＣＹ成分の除去と、黒文字のエツジ強調処理が行わ
れる。次に、具体的な動作説明を行う。まず、ＭｊＡｒ
が‘１’、ＲＧＢｉが‘１’、Ｉ／Ｏ−６が‘０’のと
き、セレクタａ２１０６は画像データＭを選択し出力す
る。乗算器２１１５，ＸＯＲゲート２１２０，ＡＮＤゲ
ート２１２２では、減算データが生成される。すなわ
ち、乗算器２１１５で、セレクタａ２１０６の出力と、
Ｉ／Ｏ−１にセツトされた値とが乗算され、セレクタａ
２１０６の出力を０〜１倍したデータが出力され、Ｉ／
Ｏ−４を‘１’にすることで、乗算器２１１５の出力の
２の補数データが、ＡＮＤゲート２１２２から出力され
る。That is, the MCY component protruding from the edge portion of the black character is removed and the edge enhancement processing of the black character is performed. Next, a specific operation will be described. First, MjAr
Is "1", RGBi is "1", and I / O-6 is "0", the selector a2106 selects and outputs the image data M. Subtracted data is generated in the multiplier 2115, the XOR gate 2120, and the AND gate 2122. That is, in the multiplier 2115, the output of the selector a 2106 and
I / O-1 is multiplied by the set value and selector a
Data that is 0 to 1 times the output of 2106 is output, and I /
By setting O-4 to “1”, the 2's complement data of the output of the multiplier 2115 is output from the AND gate 2122.
【００８１】最後に、加算器２１２４で、色残り除去回
路２１１６からの入力Ａと、ＡＮＤゲート２１２２から
の入力Ｂとが加算されるが、ＡＮＤゲート２１２２から
の入力Ｂが２の補数であることから、実際には減算Ａ−
Ｂとなり、減算結果が出力される。次に、ＭｊＡｒが
‘１’、ＲＧＢｉが‘１’、Ｉ／Ｏ−６が‘１’のと
き、セレクタａ２１０６は画像データＭｋを選択し出力
する。Finally, the adder 2124 adds the input A from the color residue removal circuit 2116 and the input B from the AND gate 2122, but the input B from the AND gate 2122 is a two's complement number. From the actual subtraction A-
It becomes B, and the subtraction result is output. Next, when MjAr is "1", RGBi is "1", and I / O-6 is "1", the selector a2106 selects and outputs the image data Mk.
【００８２】乗算器２１２５，ＸＯＲゲート２１２０，
ＡＮＤゲート２１２２では、加算データが生成される。
すなわち、画像データＭの処理と異なり、Ｉ／Ｏ−４に
は‘０’がセツトされるので、ＡＮＤゲート２１２２か
らは、乗算器２１１５の結果がそのまま出力され、加算
器２１２４からは、加算結果Ａ＋Ｂが出力される。図２
０は上述の黒文字データに対する加減算処理の一例を示
す図である。Multiplier 2215, XOR gate 2120,
The AND gate 2122 generates addition data.
That is, unlike the processing of the image data M, since “0” is set in the I / O-4, the result of the multiplier 2115 is directly output from the AND gate 2122, and the addition result is output from the adder 2124. A + B is output. Figure 2
0 is a diagram showing an example of the addition / subtraction processing for the above-mentioned black character data.
【００８３】図２０において、同図（ａ）および（ｃ）
は、黒文字「Ｎ」の８１０で示す部分の、それぞれＭ
（またはＣ，Ｙ）濃度とＫ濃度との変化の一例を表して
いる。同図（ａ）のＭデータに対して、文字検出信号Ｍ
ｊＡｒが‘１’であるところは、濃度の減算が施され、
同図（ｂ）に示す濃度分布例となる。In FIG. 20, (a) and (c) of FIG.
Are M of each of the black characters “N” indicated by 810.
An example of a change in (or C, Y) density and K density is shown. The character detection signal M for the M data in FIG.
Where jAr is '1', the concentration is subtracted,
The density distribution example shown in FIG.
【００８４】また同図（ｃ）のＫデータに対して、Ｍｊ
Ａｒが‘１’であるところは、濃度の加算が施され、同
図（ｄ）に示す濃度分布例となる。上記の処理で、黒文
字のエツジは、ほぼＫ単色で形成されるが、同図（ｂ）
に示すエツジの外側に残されたＭデータ８０２と８０３
が、文字の周囲に色残りとして残留する。For the K data in FIG. 9C, Mj
Where Ar is '1', the concentration is added, and the concentration distribution example shown in FIG. In the above process, the black character edge is formed by almost K single color.
M data 802 and 803 left outside the edge shown in
However, it remains as a color residue around the characters.
【００８５】この色残りを除去するのが、色除り除去回
路２１１６で、同処理は、文字領域拡大回路２１１８が
拡げた文字部の領域の範囲で、かつ文字データがＣＰＵ
がセツトする閾値より小さい範囲、つまり文字部の外側
で、色残りが生じる可能性をもつ注目画素について、注
目画素の前後３画素または前後５画素の最小値を調べ、
注目画素を該最小値とするものである。This color residue removal is performed by the color removal removal circuit 2116. The same processing is performed within the range of the character portion expanded by the character area expansion circuit 2118 and the character data is stored in the CPU.
Is smaller than the set threshold value, that is, outside the character portion, the minimum value of three pixels before or after the pixel of interest or five pixels before and after the pixel of interest is checked for the pixel of interest that may have residual color,
The pixel of interest is set to the minimum value.
【００８６】図２１は文字領域拡大回路２１１８の構成
例を示すブロツク図である。図２１において、２２６０
〜２２６３はＤ−Ｆ／Ｆ、２２６４〜２２６７はＡＮＤ
ゲート、２２６８はＯＲゲートである。各ＡＮＤゲート
の入力の一方、Ｉ／Ｏ−１２，Ｉ／Ｏ−１３，Ｉ／Ｏ−
１４およびＩ／Ｏ−１５を、すべて‘１’とすると、文
字検出信号ＭｊＡｒが‘１’に対応する文字画像データ
は、主走査方向に前後２画素拡大される。FIG. 21 is a block diagram showing a configuration example of the character area expansion circuit 2118. In FIG. 21, 2260
~ 2263 is DF / F, 2264 ~ 2267 is AND
A gate and 2268 are OR gates. One of the inputs of each AND gate, I / O-12, I / O-13, I / O-
When all 14 and I / O-15 are set to "1", the character image data whose character detection signal MjAr corresponds to "1" is enlarged by 2 pixels in the front-back direction in the main scanning direction.
【００８７】また、Ｉ／Ｏ−１２とＩ／Ｏ−１５を
‘０’とし、Ｉ／Ｏ１３とＩ／Ｏ−１４を‘１’とする
と、ＭｊＡｒが‘１’に対応する文字画像データは、主
走査方向に前後１画素拡大される。図２２は色残り除去
回路２１１６の詳細な構成例を示すブロツク図である。
図２２において、２１５７は３画素最小値セレクタ３Ｍ
ｉｎで、図１８に示すセレクタａ２１０６から入力され
た画像データに対し、注目画素とその前後１画素の計３
画素から、最小値を示す画像データを選択し、３画素最
小データを出力する。If I / O-12 and I / O-15 are set to "0" and I / O13 and I / O-14 are set to "1", character image data corresponding to MjAr of "1" is obtained. , And is enlarged by one pixel in the front-back direction. FIG. 22 is a block diagram showing a detailed configuration example of the color residue removal circuit 2116.
In FIG. 22, 2157 is a 3-pixel minimum value selector 3M
In the image data input from the selector a 2106 shown in FIG.
Image data showing the minimum value is selected from the pixels, and the 3-pixel minimum data is output.
【００８８】２１５８は５画素最小値セレクタ５Ｍｉｎ
で、セレクタａ２１０６から入力された画像データに対
し、注目画素とその前後２画素の計５画素から、最小値
を示す画像データを選択し、５画素最小データを出力す
る。２１５５はコンパレータで、セレクタａ２１０６か
ら入力された画像データと、Ｉ／Ｏ−１８にセツトされ
た値との大小を比較し、Ｉ／Ｏ−１８の値が大きいとき
は、比較結果‘１’を出力する。2158 is a 5-pixel minimum value selector 5Min
Then, with respect to the image data input from the selector a 2106, the image data showing the minimum value is selected from the pixel of interest and two pixels before and after the pixel of interest, and the minimum pixel data of 5 pixels is output. Reference numeral 2155 denotes a comparator, which compares the size of the image data input from the selector a2106 with the value set in the I / O-18, and when the value of I / O-18 is large, the comparison result "1" is returned. Output.
【００８９】２１６１，２１６２はそれぞれセレクタ、
２１５３，２１５４はそれぞれＯＲゲート、２１６３は
ＮＡＮＤゲートである。図２２において、セレクタｄ２
１６１は、Ｉ／Ｏ−１９にセツトされた値に基づいて、
３画素最小データ、または５画素最小データを選択し出
力する。なお、５画素最小データの方が色残り除去効果
が大きく、セレクタｄ２１６１にどちらの最小データを
選択させるかは、本実施例の使用者がマニユアルで、ま
たはＣＰＵが自動で設定する。Reference numerals 2161 and 2162 are selectors,
Reference numerals 2153 and 2154 are OR gates, and 2163 is a NAND gate. In FIG. 22, the selector d2
161 is based on the value set in I / O-19
3 pixel minimum data or 5 pixel minimum data is selected and output. The 5-pixel minimum data has a larger residual color removal effect, and which minimum data should be selected by the selector d2161 is manually set by the user of the present embodiment or automatically set by the CPU.
【００９０】セレクタｅ２１６４は、ＮＡＮＤゲート２
１６３の出力が‘０’のとき入力端子Ａの信号を、ＮＡ
ＮＤゲート２１６３の出力が‘１’のとき入力端子Ｂの
信号を選択し出力する。すなわち、入力文字画像データ
がＩ／Ｏ−１８の値より小さく、コンパレータ２１５５
の出力が‘１’で、かつ、文字領域を拡げた範囲内で、
図１８に示すＡＮＤゲート２１１７の出力が‘１’のと
きは、入力端子Ａに入力された３画素最小データ、また
は５画素最小データが、色残り除去回路２１１６の出力
となる。ただし、このときＩ／Ｏ−１６とＩ／Ｏ−２０
は‘１’、Ｉ／Ｏ−１７は‘０’である。The selector e2164 is the NAND gate 2
When the output of 163 is '0', the signal of the input terminal A is changed to NA
When the output of the ND gate 2163 is "1", the signal of the input terminal B is selected and output. That is, the input character image data is smaller than the value of I / O-18, and the comparator 2155
Output is '1' and within the expanded character area,
When the output of the AND gate 2117 shown in FIG. 18 is “1”, the minimum pixel data of 3 pixels or the minimum data of 5 pixels input to the input terminal A becomes the output of the residual color removal circuit 2116. However, at this time, I / O-16 and I / O-20
Is "1" and I / O-17 is "0".
【００９１】なお、入力端子Ｂの信号が選択されたとき
は、スルーデータが、色残り除去回路２１１６の出力と
なる。また、ＯＲゲート２１５３に入力される信号ＥＸ
ＣＯＮは、色残り除去回路２１１６に、例えば、輝度信
号を２値化した信号が入力されるとき、コンパレータ２
１５５の代わりに用いるためのものである。When the signal at the input terminal B is selected, the through data becomes the output of the color residue removing circuit 2116. In addition, the signal EX input to the OR gate 2153
For example, when a signal obtained by binarizing the luminance signal is input to the color residue removal circuit 2116, the CON outputs the comparator 2
It is intended to be used instead of 155.
【００９２】図２３は上記の色残り除去処理と減算処理
の一例を示す図である。図２３において、同図（ａ）
は、黒文字「Ｎ」の９１０で示す部分の、Ｍ（または
Ｃ，Ｙ）濃度の変化の一例を表している。Ｍ（または
Ｃ，Ｙ）データにおいて文字と判定された領域、すなわ
ち、同図（ａ）に示す、輪郭部分９０２，９０３，９０
６および９０７は、減算処理により濃度０に、色残り部
分９０１と９０４は、色残り除去処理により濃度０とな
る。同図（ｂ）は、両処理後の濃度分布の一例を示す。FIG. 23 is a diagram showing an example of the above-mentioned residual color removal processing and subtraction processing. In FIG. 23, the same figure (a)
Indicates an example of a change in the M (or C, Y) density of the portion of the black character “N” indicated by 910. Areas determined to be characters in the M (or C, Y) data, that is, outline portions 902, 903, 90 shown in FIG.
6 and 907 have a density of 0 by the subtraction processing, and the remaining color portions 901 and 904 have a density of 0 by the remaining color removal processing. FIG. 6B shows an example of the density distribution after both treatments.
【００９３】なお、色文字に対しては、上記の処理を施
さない。 ［エツジ強調またはスムージング処理］第２のブロツク
では、文字データに対してエツジ強調、網点画像データ
に対してスムージングが施され、階調画像データはスル
ーされる。文字データと判定されたときは、文字検出信
号ＭｊＡｒが‘１’なので、図１９に示す、エツジ強調
回路２１３０の出力が、セレクタｃ２１４２で選択され
出力される。The above processing is not applied to color characters. [Edge Enhancement or Smoothing Processing] In the second block, edge enhancement is applied to character data and smoothing is applied to halftone image data, and gradation image data is passed through. When it is determined that the character data is character data, the character detection signal MjAr is "1", so the output of the edge emphasizing circuit 2130 shown in FIG. 19 is selected by the selector c2142 and output.
【００９４】なお、エツジ強調回路２１３０でのエツジ
強調処理は、図２４に示すような３×３の画素ブロツク
と、次式から求められるものである。 Ａ＋α｛４Ａ−（Ｂ＋Ｃ＋Ｄ＋Ｅ）｝ ただし、 Ａ：注目画素の濃度 Ｂ〜Ｅ：周辺画素の濃度 α：0,1/8,2/8,・・・,7/8,1 次に、網点画像データのときは、網点信号ＳＣＲＮが
‘１’、ＭｊＡｒが‘０’なので、ラインメモリａ２１
２６の出力を、スムージング回路２１３１で処理したも
のが、セレクタｂ２１３３とセレクタｃ２１４２で選択
され出力される。The edge enhancement processing in the edge enhancement circuit 2130 is obtained from the 3 × 3 pixel block shown in FIG. 24 and the following equation. A + α {4A- (B + C + D + E)} where A: the density of the target pixel B to E: the density of the surrounding pixels α: 0,1 / 8,2 / 8, ..., 7 / 8,1 In the case of image data, since the halftone dot signal SCRN is "1" and MjAr is "0", the line memory a21
The output of No. 26 processed by the smoothing circuit 2131 is selected and output by the selector b2133 and the selector c2142.
【００９５】なお、スムージング回路２１３１のスムー
ジング処理は、図２５に示すように、注目画素のデータ
ＶNと、前画素のデータＶN-1との平均を求め、平均値
（Ｖ N＋ＶN-1）／２を注目画素のデータとするもので、
網点部に生じやすいモアレを防止する。文字および文字
エツジでも、網点でもない、中間調データのときは、Ｍ
ｊＡｒおよびＳＣＲＮともに‘０’なので、ラインメモ
リａ２１２６の出力が、そのまま画像処理を施されず
に、セレクタｂ２１３３とセレクタｃ２１４２で選択さ
れ出力される。The smoothing circuit 2131 smooths
As shown in FIG. 25, the singing process is performed on the data of the pixel of interest.
VNAnd the data V of the previous pixelN-1The average value of and
(V N+ VN-1) / 2 is the data of the pixel of interest,
Prevents moire that tends to occur in the halftone dots. Letters and characters
For halftone data that is neither an edge nor a halftone dot, M
Both jAr and SCRN are "0", so line memo
The output of the a2126 is not subjected to image processing as it is.
Selected by selector b2133 and selector c2142.
Output.
【００９６】なお、色文字データに対しては、ＭｊＡｒ
が‘１’であつても、上記の処理は施されない。なお、
上記の説明においては、主走査方向のみに色残り除去処
理を施す例を示したが、主走査，副走査方向ともに色残
り除去処理を施すこともできる。 ［文字部４００ｄｐｉ出力処理］第３のブロツクでは、
図１８に示す、セレクタｃ２１４２の出力に同期して、
ＯＲゲート２１４８から２００／４００切換え信号が出
力される。２００／４００切換え信号は、文字検出信号
ＭｊＡｒを反転したものだから、２００／４００切換え
信号は、文字データのとき‘０’で、文字データ以外の
とき‘１’である。For color character data, MjAr
Is '1', the above processing is not performed. In addition,
In the above description, the example in which the color residue removal processing is performed only in the main scanning direction has been shown, but the color residue removal processing may be performed in both the main scanning direction and the sub scanning direction. [Character part 400 dpi output process] In the third block,
In synchronization with the output of the selector c2142 shown in FIG.
A 200/400 switching signal is output from the OR gate 2148. Since the 200/400 switching signal is the inversion of the character detection signal MjAr, the 200/400 switching signal is "0" for character data and "1" for other than character data.
【００９７】従つて、文字部および文字のエツジ部は４
００ｄｐｉにて、その他は２００ｄｐｉで出力される。
以上のように、４色の画像データそれぞれに、上述の処
理を施した後、図３に示す、γ補正回路２１１でγ補正
し、エツジ強調回路ａ２１２でエツジ強調し、レーザド
ライバ１２１３〜１２１６へ送る。また、４色分の２０
０／４００切換え信号は、エツジ強調回路ａ２１２の出
力と同期させるために、デイレイｂ２２３を通して、レ
ーザドライバ１２１３〜１２１６へ送る。Therefore, the character part and the edge part of the character are 4
At 00 dpi, the others are output at 200 dpi.
As described above, after the above-described processing is performed on each of the four color image data, γ correction is performed by the γ correction circuit 211, edge enhancement is performed by the edge enhancement circuit a212, and the laser drivers 1213-1216 are shown in FIG. send. Also, 20 for 4 colors
The 0/400 switching signal is sent to the laser drivers 1213-1216 through the delay b223 in order to synchronize with the output of the edge enhancement circuit a212.
【００９８】以上説明したように、本実施例によれば、
入力されたカラー画像データを圧縮して記憶するととも
に、文字検出および黒色検出により、該カラー画像デー
タから、黒文字画像データを抽出し、抽出された黒文字
画像データは圧縮せず記憶する。さらに、記憶された圧
縮カラー画像データを伸張するとともに、伸張して得た
カラー画像データに、別途記憶した黒文字画像データに
より黒文字処理を施す。従つて、少ないメモリ容量で、
かつ黒文字処理を施した画質の高い出力を得ることがで
きる。As described above, according to this embodiment,
The input color image data is compressed and stored, and the black character image data is extracted from the color image data by the character detection and the black detection, and the extracted black character image data is stored without being compressed. Further, the stored compressed color image data is decompressed, and the decompressed color image data is subjected to black character processing by the separately stored black character image data. Therefore, with a small memory capacity,
Moreover, it is possible to obtain a high-quality output that has undergone black character processing.
【００９９】なお、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器からなる装置に適
用してもよい。また、本発明は、システムあるいは装置
にプログラムを供給することによつて達成される場合に
も適用できることはいうまでもない。The present invention may be applied to a system composed of a plurality of devices or an apparatus composed of a single device. Further, it goes without saying that the present invention can also be applied to the case where it is achieved by supplying a program to a system or an apparatus.
【０１００】[0100]
【発明の効果】以上説明したように、本発明によれば、
小容量の記憶手段で、特定の色の文字画像に画像処理を
施せる画像処理装置を提供できる。As described above, according to the present invention,
It is possible to provide an image processing apparatus capable of performing image processing on a character image of a specific color with a small-capacity storage means.
【図１】本発明に係る一実施例の装置概観の一例を示す
図である。FIG. 1 is a diagram showing an example of an overview of a device according to an embodiment of the present invention.
【図２】，[Fig. 2]
【図３】本実施例に係る画像処理部の構成例を示すブロ
ツク図である。FIG. 3 is a block diagram showing a configuration example of an image processing unit according to the present embodiment.
【図４】，[Fig. 4]
【図５】本実施例に係る黒色検出回路と文字検出回路の
詳細な構成例を示すブロツク図である。FIG. 5 is a block diagram showing a detailed configuration example of a black detection circuit and a character detection circuit according to the present embodiment.
【図６】本実施例に係るメモリｂの一部の構成例を示す
ブロツク図である。FIG. 6 is a block diagram showing a partial configuration example of a memory b according to the present embodiment.
【図７】本実施例に係るビツトマツプメモリへの文字画
像データ書込み動作例のタイミングチヤートである。FIG. 7 is a timing chart of an operation example of writing character image data to a bit map memory according to the present embodiment.
【図８】，[FIG. 8]
【図９】本実施例に係るメモリｂの一部の構成例を示す
ブロツク図である。FIG. 9 is a block diagram showing a configuration example of a part of the memory b according to the present embodiment.
【図１０】本実施例に係るビツトマツプメモリからの文
字画像データ読出し動作例のタイミングチヤートであ
る。FIG. 10 is a timing chart of an operation example of reading character image data from the bit map memory according to the present embodiment.
【図１１】本実施例に係る画素の状態の一例を示す図で
ある。FIG. 11 is a diagram showing an example of a state of a pixel according to the present embodiment.
【図１２】本実施例に係るメモリｃの読み書きタイミン
グの一例を示す図である。FIG. 12 is a diagram showing an example of read / write timing of the memory c according to the present embodiment.
【図１３】，FIG. 13
【図１４】，FIG. 14
【図１５】本実施例に係るメモリａの一部の構成例を示
すブロツク図である。FIG. 15 is a block diagram showing a configuration example of part of a memory a according to the present embodiment.
【図１６】本実施例に係る４画素×４ラインのブロツク
を８つの小ブロツクに時分割する一例を示す図である。FIG. 16 is a diagram showing an example in which a block of 4 pixels × 4 lines according to the present embodiment is time-divided into eight small blocks.
【図１７】本実施例に係る信号ＲＯＴによつて出力画像
を回転させた一例を示す図である。FIG. 17 is a diagram showing an example in which an output image is rotated by a signal ROT according to the present embodiment.
【図１８】，FIG. 18
【図１９】本実施例に係る像域分離処理回路の詳細な構
成例を示すブロツク図である。FIG. 19 is a block diagram showing a detailed configuration example of an image area separation processing circuit according to the present embodiment.
【図２０】本実施例に係る黒文字データに対する加減算
処理の一例を示す図である。FIG. 20 is a diagram showing an example of addition / subtraction processing for black character data according to the present embodiment.
【図２１】本実施例に係る文字領域拡大回路の構成例を
示すブロツク図である。FIG. 21 is a block diagram showing a configuration example of a character area expansion circuit according to the present embodiment.
【図２２】本実施例に係る色残り除去回路の詳細な構成
例を示すブロツク図である。FIG. 22 is a block diagram showing a detailed configuration example of a color residue removing circuit according to the present embodiment.
【図２３】本実施例に係る色残り除去処理と減算処理の
一例を示す図である。FIG. 23 is a diagram illustrating an example of a color residue removal process and a subtraction process according to the present embodiment.
【図２４】本実施例に係るエツジ強調処理用の３×３の
画素ブロツクの一例を示す図である。FIG. 24 is a diagram showing an example of a 3 × 3 pixel block for edge enhancement processing according to the present embodiment.
【図２５】本実施例に係るスムージング処理に関する画
素の列びの一例を示す図である。FIG. 25 is a diagram showing an example of a row of pixels relating to smoothing processing according to the present embodiment.
２０２ Ｓ／Ｈ−Ａ／Ｄ ２０３ シエーデイング回路 ２０４ 入力マスキング回路 ２０５ 変倍処理回路 ２０９ マスキング／ＵＣＲ回路 ２１０ 像域分離処理処理回路 ２１１ γ補正回路 ２１２ エツジ強調回路ａ ２１６ 領域生成部 ３０９ ５×５平均値回路 ３１０ ３×３平均値回路 ３２２ 網点領域判別回路 ３２７ 輪郭抽出回路 ３３０ 誤判定除去回路 ４１８ ビツトマツプメモリ １２１２ 画像処理部 ２１１６ 色残り除去回路 ２１１８ 文字領域拡大回路 ２１３１ スムージング回路 ２１５７ ３画素最小値セレクタ３Ｍｉｎ ２１５８ ５画素最小値セレクタ５Ｍｉｎ 202 S / H-A / D 203 Shading circuit 204 Input masking circuit 205 Magnification processing circuit 209 Masking / UCR circuit 210 Image area separation processing circuit 211 γ correction circuit 212 Edge enhancement circuit a 216 Region generation unit 309 5 × 5 average Value circuit 310 3 × 3 average value circuit 322 Halftone dot area determination circuit 327 Contour extraction circuit 330 False determination removal circuit 418 Bitmap memory 1212 Image processing unit 2116 Color residue removal circuit 2118 Character area expansion circuit 2131 Smoothing circuit 2157 3 pixel minimum value Selector 3Min 2158 5 pixel minimum value selector 5Min
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０３Ｇ 15/01 Ｓ 7818−2Ｈ Ｇ０６Ｆ 15/66 ３１０ 8420−5Ｌ Ｈ０４Ｎ 1/40 Ｆ 9068−5Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location G03G 15/01 S 7818-2H G06F 15/66 310 8420-5L H04N 1/40 F 9068-5C
Claims (3)
と、 前記画像データから文字画像データを抽出する第１の抽
出手段と、 前記第１の抽出手段により抽出された前記文字画像デー
タを記憶する第２の記憶手段と、 前記画像データから特定色画像データを抽出する第２の
抽出手段と、 前記第２の抽出手段により抽出された前記特定色画像デ
ータを記憶する第３の記憶手段と、 前記第１の記憶手段に記憶された前記画像データと前記
第２の記憶手段に記憶された前記文字画像データと前記
第３の記憶手段に記憶された前記特定色画像データとか
ら特定の色の文字画像に画像処理を施す画像処理手段と
を有することを特徴とする画像処理装置。1. A first storage unit for storing image data, a first extracting unit for extracting character image data from the image data, and a unit for storing the character image data extracted by the first extracting unit. Second storage means, second extraction means for extracting specific color image data from the image data, and third storage means for storing the specific color image data extracted by the second extraction means A specific color from the image data stored in the first storage means, the character image data stored in the second storage means, and the specific color image data stored in the third storage means And an image processing means for performing image processing on the character image.
ロツクに分解した後データ圧縮して記憶し、 前記第２の記憶手段は前記文字画像データをｎ２×ｍ２
のブロツクで記憶し、 前記第３の記憶手段は前記特定色画像データをｎ３×ｍ
３のブロツクで記憶することを特徴とする画像処理装
置。2. The image processing apparatus according to claim 1, wherein the first storage unit stores the image data by decomposing the image data into blocks of n1 × m1 and then compressing the data, and storing the second storage unit. Character image data is n2 × m2
Of the specific color image data by n3 × m.
An image processing device characterized in that the image is stored in block 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000095A JPH05183761A (en) | 1992-01-06 | 1992-01-06 | Picture processor |
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| JP4000095A JPH05183761A (en) | 1992-01-06 | 1992-01-06 | Picture processor |
Publications (1)
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Family Applications (1)
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| JP4000095A Withdrawn JPH05183761A (en) | 1992-01-06 | 1992-01-06 | Picture processor |
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| JP (1) | JPH05183761A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307762B2 (en) * | 2003-02-28 | 2007-12-11 | Canon Kabushiki Kaisha | Image input/output control method and image input/output apparatus |
| JP2009259201A (en) * | 2008-03-28 | 2009-11-05 | Sharp Corp | Image processing apparatus and image forming apparatus |
-
1992
- 1992-01-06 JP JP4000095A patent/JPH05183761A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307762B2 (en) * | 2003-02-28 | 2007-12-11 | Canon Kabushiki Kaisha | Image input/output control method and image input/output apparatus |
| US7532348B2 (en) | 2003-02-28 | 2009-05-12 | Canon Kabushiki Kaisha | Image input/output control method and image input/output apparatus |
| JP2009259201A (en) * | 2008-03-28 | 2009-11-05 | Sharp Corp | Image processing apparatus and image forming apparatus |
| JP4543109B2 (en) * | 2008-03-28 | 2010-09-15 | シャープ株式会社 | Image processing apparatus and image forming apparatus |
| US8264730B2 (en) | 2008-03-28 | 2012-09-11 | Sharp Kabushiki Kaisha | Image processing apparatus and image forming apparatus |
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