JPH0518287B2 - - Google Patents

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JPH0518287B2
JPH0518287B2 JP58188741A JP18874183A JPH0518287B2 JP H0518287 B2 JPH0518287 B2 JP H0518287B2 JP 58188741 A JP58188741 A JP 58188741A JP 18874183 A JP18874183 A JP 18874183A JP H0518287 B2 JPH0518287 B2 JP H0518287B2
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transistor
circuit
voltage
base
differential amplifier
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Junichi Hikita
Kenzo Tsun
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Rohm Co Ltd
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【発明の詳細な説明】 この発明は増幅回路に係り、特に、差動増幅器
の入力部にバツフア回路を設置した増幅回路の電
源遮断後の再投入時の過渡信号の発生防止に関す
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an amplifier circuit, and more particularly to prevention of generation of a transient signal when power is turned on again after power is cut off in an amplifier circuit in which a buffer circuit is installed at the input section of a differential amplifier.

第1図はこの種の増幅回路を示している。信号
源としてのホール素子2が発生する各差動出力
は、バツフア回路4及び抵抗6、バツフア回路8
及びコンデンサ10を個別に介して差動増幅器1
2に入力されている。入力部に設置されるバツフ
ア回路4,8は、ホール素子2が発生する差動出
力に、差動増幅器12側の影響を及ぼさないため
に設置されている。また、抵抗6は、差動増幅器
12に入出力直流電位を等しくするためのオフセ
ツト防止用抵抗であり、コンデンサ10は直流遮
断用コンデンサである。即ち、ホール素子2は、
モーター等の回転検出に用いられ、その使用法
は、差動増幅器12でその検出出力を増幅した
後、コンパレータ等に入力されてパルス波形に変
換されることが多い。このとき、コンパレータの
スレシユホールドレベルを決定するためには、差
動増幅器12の出力電位が定まつている必要があ
る。そこで、差動増幅器12で不要なオフセツト
を発生させないための手段としてオフセツト防止
抵抗6が用いられている。
FIG. 1 shows this type of amplifier circuit. Each differential output generated by the Hall element 2 as a signal source is transmitted through a buffer circuit 4, a resistor 6, and a buffer circuit 8.
and the differential amplifier 1 via the capacitor 10 individually.
2 is entered. The buffer circuits 4 and 8 installed at the input section are installed so that the differential output generated by the Hall element 2 is not influenced by the differential amplifier 12 side. Further, the resistor 6 is an offset prevention resistor for equalizing input and output DC potentials of the differential amplifier 12, and the capacitor 10 is a DC blocking capacitor. That is, the Hall element 2 is
It is used to detect the rotation of a motor, etc., and its usage is often such that the detection output is amplified by the differential amplifier 12 and then input to a comparator or the like and converted into a pulse waveform. At this time, in order to determine the threshold level of the comparator, the output potential of the differential amplifier 12 needs to be fixed. Therefore, an offset prevention resistor 6 is used as a means to prevent unnecessary offset from occurring in the differential amplifier 12.

また、バツフア回路4の出力電位をVBとする
と、この出力電位VBはバツフア回路4及び抵抗
6を介してトランジスタ14,16のベースに設
定されており、そのため、トランジスタ14,1
6のベース電圧と等しくなつている。また、抵抗
6の抵抗値をR6、帰還抵抗32の抵抗値をR32
する。このとき、各トランジスタ14,16のコ
レクタに接続されたカレントミラー回路により、
各トランジスタ14,16のコレクタ電流は等し
いため、そのベース・エミツタ間電圧もほぼ等し
く、その値は共にVFであり、かつベース電流IB
同様の理由でほぼ等しくなる。そこで、出力端子
36の電圧V0は、 V0=VB−IB×R6−VF+VF+IB×R32 …(1) となり、ここで、R6=R32とすると、 V0=VB …(2) となり、入出力直流電位が抵抗6によつて等しく
なるのである。
Furthermore, if the output potential of the buffer circuit 4 is VB , this output potential VB is set to the bases of the transistors 14 and 16 via the buffer circuit 4 and the resistor 6, and therefore,
It is equal to the base voltage of 6. Further, the resistance value of the resistor 6 is assumed to be R 6 , and the resistance value of the feedback resistor 32 is assumed to be R 32 . At this time, the current mirror circuit connected to the collector of each transistor 14, 16 allows
Since the collector currents of the transistors 14 and 16 are equal, the voltages between their bases and emitters are also approximately equal, both of which values are VF , and the base currents IB are also approximately equal for the same reason. Therefore, the voltage V 0 at the output terminal 36 is V 0 =V B −I B ×R 6 −V F +V F +I B ×R 32 (1), and if R 6 = R 32 , then V 0 = V B (2), and the input and output DC potentials are made equal by the resistor 6.

差動増幅器12は、トランジスタ14,16,
18,20,22,24、ダイオード26,2
8、定電流源30及び抵抗32で直流全帰還増幅
器を構成しており、帰還抵抗32と前記抵抗6と
は等しい抵抗値に設定されている。即ち、抵抗6
及び帰還抵抗32の各抵抗値を等しくするのは、
後述の式(3)を成立させるためである。そして、各
トランジスタ20,24のベースには定電流源3
0及びダイオード28により一定の直流バイアス
が与えられ、その増幅出力は出力端子36から取
出すことができる。
The differential amplifier 12 includes transistors 14, 16,
18, 20, 22, 24, diode 26, 2
8. A constant current source 30 and a resistor 32 constitute a DC full feedback amplifier, and the feedback resistor 32 and the resistor 6 are set to have the same resistance value. That is, resistance 6
The resistance values of the feedback resistor 32 and the feedback resistor 32 are made equal to each other by:
This is to make Equation (3), which will be described later, hold true. A constant current source 3 is connected to the base of each transistor 20, 24.
0 and a diode 28 provide a constant DC bias, and its amplified output can be taken out from the output terminal 36.

また、この増幅回路にはバツテリ等の電源38
が電源スイツチ40を介して与えられ、電源ライ
ンと基準電位点との間には、リツプル等による電
圧変動を抑制するコンデンサ42が設置されてい
る。
This amplifier circuit also includes a power source 38 such as a battery.
is supplied via a power switch 40, and a capacitor 42 is installed between the power line and the reference potential point to suppress voltage fluctuations due to ripples and the like.

このような増幅回路において、電源スイツチ4
0が開かれ、電源が遮断された場合においても、
コンデンサ42に充電電荷が残留するため、コン
デンサ42の端子電圧がその放電によつて低下し
ていくと、トランジスタ14,16がトランジス
タ18,22及びダイオード26によつて飽和状
態になり、各トランジスタ14,16のベース電
流IBが増加し、この電圧IBと抵抗6の抵抗値R6
の積で与えられる電圧降下(=R6・IB)が増加す
るため、コンデンサ10が充電され、その充電電
荷が維持される。
In such an amplifier circuit, the power switch 4
Even if 0 is opened and the power is cut off,
Since charge remains in the capacitor 42, when the terminal voltage of the capacitor 42 decreases due to its discharge, the transistors 14 and 16 become saturated by the transistors 18 and 22 and the diode 26, and each transistor 14 , 16 increases, and the voltage drop given by the product of this voltage I B and the resistance value R 6 of the resistor 6 (=R 6 · I B ) increases, so the capacitor 10 is charged, That charge is maintained.

トランジスタ14,16が飽和するのは、次の
理由による。即ち、電源電圧をVcc、トランジス
タ22のベース・エミツタ間電圧をVFとすると、
トランジスタ14のコレクタには、トランジスタ
22のベースからVcc−VFの電圧が与えられる。
トランジスタ16のコレクタも同様にトランジス
タ18のベース若しくはダイオード26のカソー
ド側でVcc−VFの電圧が与えられている。一方、
バツフア回路4の出力電位として等しいトランジ
スタ14,16のベース電圧VBは、電圧Vccの1/
2の電圧値に設定されているので、トランジスタ
14,16の飽和電圧をVsatとすると、 VB−VF+Vsat=Vcc−VF ……(3) となる。
The reason why the transistors 14 and 16 become saturated is as follows. That is, if the power supply voltage is Vcc and the base-emitter voltage of the transistor 22 is VF , then
A voltage of V cc −V F is applied to the collector of the transistor 14 from the base of the transistor 22 .
Similarly, the collector of the transistor 16 is applied with a voltage of V cc −V F at the base of the transistor 18 or the cathode side of the diode 26 . on the other hand,
The base voltage V B of the transistors 14 and 16, which is equal to the output potential of the buffer circuit 4, is 1/1 of the voltage V cc .
Since the voltage value is set to 2, if the saturation voltage of the transistors 14 and 16 is Vsat, then V B −V F +Vsat=V cc −V F (3).

この式(3)は、トランジスタ14が飽和状態にあ
るときのコレクタ電位を表す式である。即ち、ト
ランジスタ14のベース電位をVB、ベース・エ
ミツタ間電圧をVFとすると、エミツタ電位は、
VB−VFとなり、また、トランジスタ14が飽和
状態の場合、コレクタ・エミツタ間電圧VCEはト
ランジスタ14の飽和電圧Vsatであるから、トラ
ンジスタ14のコレクタ電位は、(VB−VF
Vsat)となり、これが式(3)の左辺となる。
This equation (3) represents the collector potential when the transistor 14 is in a saturated state. That is, if the base potential of the transistor 14 is V B and the base-emitter voltage is V F , the emitter potential is:
When the transistor 14 is in a saturated state, the collector-emitter voltage V CE is the saturation voltage V sat of the transistor 14, so the collector potential of the transistor 14 is (V B - V F +
V sat ), which becomes the left side of equation (3).

また、式(3)は、トランジスタ22のベース電位
を表す式でもある。即ち、エミツタ電位が電源電
圧Vccであるから、エミツタ・ベース間電圧をVF
とすると、ベース電位は、(Vcc−VF)となり、
これが式(3)の右辺となる。
Further, equation (3) also represents the base potential of the transistor 22. That is, since the emitter potential is the power supply voltage Vcc , the emitter-base voltage is VF
Then, the base potential becomes (V cc −V F ),
This becomes the right-hand side of equation (3).

これら(VB−VF+Vsat)と、(Vcc−VF)とが
等しいとき、トランジスタ14が飽和することに
なるので、式(3)が成立する。この式(3)を整理すれ
ば、 Vcc=VB+Vsat ……(4) となる。したがつて、式(4)から明らかなように、
電源電圧Vccが(VB+Vsat)の値まで低下すると
き、トランジスタ14,16が飽和状態に移行す
ることになる。
When these (V B −V F +V sat ) and (V cc −V F ) are equal, the transistor 14 is saturated, and therefore, equation (3) holds true. If we rearrange this equation (3), we get V cc = V B + Vsat (4). Therefore, as is clear from equation (4),
When power supply voltage V cc drops to a value of (V B +Vsat), transistors 14 and 16 will enter a saturated state.

また、トランジスタ14,16が飽和すると、
ベース電流が増加するのは、次の理由による。即
ち、エミツタ電流IEを一定にしてトランジスタ1
4,16が駆動しているとき、コレクタ−エミツ
タ間電圧VCEを小さくして行くと、電流増幅率β
が減少する。そして、トランジスタが飽和領域に
入ると、電流増幅率βが極端に小さくなるが、エ
ミツタ電流を一定にしているため、ベース電流IB
が増加することになる。
Furthermore, when the transistors 14 and 16 are saturated,
The reason why the base current increases is as follows. That is, with the emitter current I E constant, transistor 1
When 4 and 16 are being driven, if the collector-emitter voltage V CE is decreased, the current amplification factor β
decreases. When the transistor enters the saturation region, the current amplification factor β becomes extremely small, but since the emitter current is kept constant, the base current I B
will increase.

このベース電流IBの増加現象をトランジスタの
一般的な静特性曲線を参照して説明すると、第6
図はトランジスタの一般的な静特性曲線であり、
縦軸はコレクタ電流Ic、横軸はコレクタ・エミツ
タ間電長圧VCEであり、各特性曲線において、ベ
ース電流VB=IB1,IB2,IB3,IB4はそれぞれ一定で
あり、その大小関係は、IB1<IB2<IB3<IB4であ
る。
To explain this phenomenon of increase in base current I B with reference to the general static characteristic curve of transistors, the sixth
The figure shows a typical static characteristic curve of a transistor.
The vertical axis is the collector current Ic, and the horizontal axis is the collector-emitter voltage V CE . In each characteristic curve, the base currents V B = I B1 , I B2 , I B3 , and I B4 are each constant; The magnitude relationship is I B1 < I B2 < I B3 < I B4 .

また、縦軸にエミツタ電流IEを取ると、IE=Ic
+IBであるから、各特性曲線にベース電流IB分を
加えて曲線を描くと、第7図に示す特性曲線とな
る。
Also, if we take the emitter current I E on the vertical axis, I E = I c
+I B , so if the base current I B is added to each characteristic curve and a curve is drawn, the characteristic curve shown in FIG. 7 will be obtained.

ここで、トランジスタ14,16のエミツタ電
流IEは定電流源となつているので、第7図におい
て、IE=一定とした直線上で、ベース・エミツタ
間電圧VCEを0に近づけていく過程でのベース電
流IBの変化を見ると、第8図に示すようになる。
つまり、トランジスタが飽和状態に近づけば、ベ
ース電流IBが増加することになる。これがトラン
ジスタ14,16の飽和とベース電流IBの増加の
関係である。
Here, since the emitter current I E of transistors 14 and 16 is a constant current source, in Fig. 7, the base-emitter voltage V CE approaches 0 on a straight line with I E = constant. The change in base current I B during the process is as shown in Figure 8.
In other words, as the transistor approaches saturation, the base current I B increases. This is the relationship between the saturation of the transistors 14 and 16 and the increase in the base current I B.

そして、トランジスタ14のベース電圧は、バ
ツフア回路4によつて、ホール素子2の出力電圧
と等しい電圧が抵抗6を介して与えられている。
この場合、バツフア回路4,8は、第5図に示す
ように、エミツタを共通化したトランジスタ3
9,41からなる差動対に動作電流を流す定電流
源43が接続されているとともに、トランジスタ
39,41のコレクタ側にダイオード47及びト
ランジスタ49からなるカレントミラー回路が接
続された差動増幅器であつて、トランジスタ41
のベース・コレクタ間を結合した全帰還増幅器が
構成されている。入力端子51には、ホール素子
2の出力が加えられ、出力端子53から取り出さ
れる出力は差動増幅器12に入力される。
A voltage equal to the output voltage of the Hall element 2 is applied to the base voltage of the transistor 14 by the buffer circuit 4 via the resistor 6.
In this case, the buffer circuits 4 and 8 are composed of transistors 3 and 3 having a common emitter, as shown in FIG.
A differential amplifier in which a constant current source 43 for supplying an operating current is connected to a differential pair consisting of transistors 9 and 41, and a current mirror circuit consisting of a diode 47 and a transistor 49 is connected to the collector side of transistors 39 and 41. At first, transistor 41
A full feedback amplifier is constructed by coupling the base and collector of the . The output of the Hall element 2 is applied to the input terminal 51, and the output taken out from the output terminal 53 is input to the differential amplifier 12.

また、差動増幅器12側には交流的な帰還はな
く、高い周波数では差動増幅器12が持つ利得で
増幅が行なわれている。この動作を第9図のA及
びBに示すモデルを参照して説明する。第9図の
Aにおいて、入力端子a,bはバツフア出力に接
続されているため、非常に低インピーダンスであ
る。また、これを交流的に見ると、入力端子b側
のコンデンサのインピーダンスは0に近くなるの
で、交流等価回路は、第9図のBで表される。即
ち、コンデンサのインピーダンスが0と見做せる
高い周波数の交流信号は、差動増幅器12の持つ
所謂裸利得分だけで増幅されることになる。
Further, there is no AC feedback on the differential amplifier 12 side, and amplification is performed using the gain of the differential amplifier 12 at high frequencies. This operation will be explained with reference to the models shown in A and B of FIG. In A of FIG. 9, input terminals a and b are connected to the buffer output and therefore have very low impedance. Furthermore, when looking at this in terms of AC, the impedance of the capacitor on the input terminal b side is close to 0, so the AC equivalent circuit is represented by B in FIG. That is, a high-frequency AC signal whose impedance of the capacitor can be regarded as zero is amplified only by the so-called bare gain of the differential amplifier 12.

そして、コンデンサ10の充電動作は次の通り
である。式(4)に示すように、Vcc=VB+Vsatとな
ると、トランジスタ14,16が飽和状態とな
り、それぞれのベース電流IBが増加する。このた
め、トランジスタ14のベース電位は、(VB−IB
×R6)となる。差動増幅器12には直流全帰還
が付与されているので、トランジスタ14とトラ
ンジスタ16のベース電位も(VB−IB×R6)と
なる。バツフア回路4,8の出力電位は、ホール
素子2の出力電位をそのまま出力し、VBにほぼ
等しい。つまり、コンデンサ10の両端には |(VB−IB×R6)−VB|=IBR6 ……(5) の電圧が発生し、この電圧でコンデンサ10が充
電されることになる。
The charging operation of the capacitor 10 is as follows. As shown in equation (4), when V cc =V B +Vsat, the transistors 14 and 16 become saturated, and their respective base currents I B increase. Therefore, the base potential of the transistor 14 is (V B −I B
×R 6 ). Since the differential amplifier 12 is provided with DC full feedback, the base potentials of the transistors 14 and 16 also become (V B -I B ×R 6 ). The output potentials of the buffer circuits 4 and 8 directly output the output potential of the Hall element 2, and are approximately equal to VB . In other words, a voltage of |(V B −I B ×R 6 )−V B |=I B R 6 ...(5) is generated across the capacitor 10, and the capacitor 10 is charged with this voltage. Become.

そこで、トランジスタ14,15が飽和状態と
なり、コンデンサ10が充電されてその電荷が維
持された状態においては、電源スイツチ40が再
び投入されると、その投入時、差動増幅器12の
帰還系統の電位の方が低いため、コンデンサ10
の電荷が放電状態になり、この直流電位の変動が
出力端子36に発生し、これは過渡信号として発
生し、誤出力原因となる。
Therefore, when the transistors 14 and 15 are in a saturated state and the capacitor 10 is charged and its charge is maintained, when the power switch 40 is turned on again, the potential of the feedback system of the differential amplifier 12 is is lower, so capacitor 10
The charge becomes a discharge state, and this DC potential fluctuation occurs at the output terminal 36, which is generated as a transient signal and causes erroneous output.

そこで、この発明は、直流遮断用コンデンサの
誤充電を阻止して、電源遮断の後、再投入時にお
ける過渡信号の発生を防止した増幅回路の提供を
目的とする。
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an amplifier circuit that prevents erroneous charging of a DC cutoff capacitor and prevents the generation of a transient signal when the power is turned on again after being turned off.

即ち、この発明の増幅回路は、交叉磁界に応じ
たホール出力を発生するホール素子2と、このホ
ール素子の各出力端子に個別に接続されて前記ホ
ール出力を受けるとともにインピーダンス変換
し、前記ホール出力を直流的に等電位化して取り
出す第1及び第2のバツフア回路4,8と、エミ
ツタを共通にした第1及び第2のトランジスタ1
4,16からなる差動対が設置され、前記第1の
トランジスタのベースに前記第1のバツフア回路
を通して得られた前記ホール出力が第1の抵抗6
を介してベースに加えられ、前記差動対の前記第
2のトランジスタのベースに前記第2のバツフア
回路を通して得られた前記ホール出力がコンデン
サ10を介してベースに加えられるとともに、前
記第1のトランジスタのコレクタ側に得られる差
動出力が第3のトランジスタ22及び第2の抵抗
32全帰還される直流全帰還型の差動増幅器12
と、定電流を発生する定電流源30と、この定電
流源が発生した前記定電流をダイオード28で受
けるとともに、その定電流を前記差動増幅器の前
記第1及び第2のトランジスタのエミツタ側に設
置された第4のトランジスタ20を通じて前記差
動増幅器に動作電流を流すとともに、前記第3の
トランジスタに第5のトランジスタ24を以て動
作電流を流すカレントミラー回路と、電源の供給
によつて充電されるコンデンサ42と、このコン
デンサの充電電圧が分圧回路(抵抗48,50)
を通してベースに加えられる第6のトランジスタ
47を備え、電源電圧が前記第1及び第2のトラ
ンジスタを飽和させない値であるときには前記第
6のトランジスタを導通状態にし、前記電源電圧
が前記第1及び第2のトランジスタを飽和させる
値のときには前記第6のトランジスタを遮断状態
にすることにより前記電源の減電状態を検出する
減電圧検出回路44と、前記減電圧検出回路が前
記減電状態を検出したとき、前記差動増幅器に供
給されるべき前記定電流を遮断するスイツチ(4
6又は45)とを備えてなるものである。
That is, the amplifier circuit of the present invention includes a Hall element 2 that generates a Hall output according to a cross magnetic field, and is individually connected to each output terminal of this Hall element to receive the Hall output and perform impedance conversion, and first and second buffer circuits 4 and 8 that equalize and take out the potential in a DC manner, and first and second transistors 1 that have a common emitter.
A differential pair consisting of 4 and 16 transistors is installed, and the Hall output obtained through the first buffer circuit is connected to the base of the first transistor through the first resistor 6.
The Hall output obtained through the second buffer circuit is applied to the base of the second transistor of the differential pair through the capacitor 10, and the Hall output obtained through the second buffer circuit is applied to the base of the second transistor of the differential pair. A DC full feedback differential amplifier 12 in which the differential output obtained on the collector side of the transistor is fed back to the third transistor 22 and the second resistor 32.
, a constant current source 30 that generates a constant current; a diode 28 receives the constant current generated by this constant current source; and the constant current is applied to the emitter side of the first and second transistors of the differential amplifier. A current mirror circuit is used to supply an operating current to the differential amplifier through a fourth transistor 20 installed in the differential amplifier, and to supply an operating current to the third transistor through a fifth transistor 24. The charging voltage of this capacitor is connected to a voltage dividing circuit (resistors 48, 50).
a sixth transistor 47 applied to the base of the first and second transistors, the sixth transistor being conductive when the power supply voltage is at a value that does not saturate the first and second transistors; A reduced voltage detection circuit 44 detects a reduced power state of the power supply by turning off the sixth transistor when the value saturates the second transistor; and the reduced voltage detection circuit detects the reduced power state. At this time, a switch (4) cuts off the constant current to be supplied to the differential amplifier.
6 or 45).

以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings.

第2図はこの発明の増幅回路の実施例を示し、
第1図の増幅回路と同一部分には同一符号を付し
てある。図において、信号源として交叉磁界に応
じたホール出力を発生するホール素子2が設置さ
れ、ホール素子2の各出力端子に個別に接続され
て各ホール出力を受ける第1及び第2のバツフア
回路は、直流的に等電位のホール素子2の差動出
力をそれぞれインピーダンス変換するものであ
り、その出力は直流的に等電位の差動出力となる
ように構成する。
FIG. 2 shows an embodiment of the amplifier circuit of the present invention,
The same parts as those in the amplifier circuit of FIG. 1 are given the same reference numerals. In the figure, a Hall element 2 that generates a Hall output according to a cross magnetic field is installed as a signal source, and first and second buffer circuits are individually connected to each output terminal of the Hall element 2 and receive each Hall output. , impedance conversion is performed on the differential outputs of the Hall elements 2 which are DC-equalpotential, and the outputs are configured to be DC-equalpotential differential outputs.

また、差動増幅器12は、第1及び第2のトラ
ンジスタ14,16からなる差動対に能動負荷と
してトランジスタ18及びダイオード26からな
るカレントミラー回路を設置し、トランジスタ1
4のコレクタから取り出される出力が第3のトラ
ンジスタを成すトランジスタ22及び第2の抵抗
32を通じてトランジスタ16のベース側に全帰
還されているとともに、一方のバツフア回路4の
出力を第1の抵抗6を介して直流的に直結してト
ランジスタ14のベースに入力し、他方のバツフ
ア回路8の出力をコンデンサ10を介して交流的
に結合してトランジスタ16のベースに入力して
いることから、直流全帰還型交流差動増幅器を構
成している。この差動増幅器12において、抵抗
6及び抵抗32の各抵抗値は、等しい値に設定す
る。
The differential amplifier 12 also includes a current mirror circuit consisting of a transistor 18 and a diode 26 as an active load installed in a differential pair consisting of first and second transistors 14 and 16, and a current mirror circuit consisting of a transistor 18 and a diode 26 as an active load.
The output taken out from the collector of the buffer circuit 4 is fully fed back to the base side of the transistor 16 through the transistor 22 forming the third transistor and the second resistor 32, and the output of one buffer circuit 4 is fed back to the base side of the transistor 16 through the transistor 22 forming the third transistor and the second resistor 32. Since the output of the other buffer circuit 8 is directly connected to the base of the transistor 14 via the capacitor 10 and input to the base of the transistor 16, direct current feedback is achieved. It constitutes a type AC differential amplifier. In this differential amplifier 12, the resistance values of the resistor 6 and the resistor 32 are set to equal values.

そして、差動増幅器12に対して動作電流を流
すための定電流源30が設置され、この定電流源
30が発生した定電流は、ダイオード28、第4
のトランジスタ20及び第5のトランジスタ24
からなるカレントミラー回路に供給され、そのト
ランジスタ20を以てトランジスタ14,16の
差動対に定電流によつて動作電流が供給され、ト
ランジスタ22のコレクタ側から定電流を以て動
作電流がトランジスタ24に引き込まれる。
A constant current source 30 is installed to supply an operating current to the differential amplifier 12, and the constant current generated by this constant current source 30 is passed through the diode 28, the fourth
transistor 20 and fifth transistor 24
The transistor 20 supplies a constant operating current to the differential pair of transistors 14 and 16, and the operating current is drawn into the transistor 24 from the collector side of the transistor 22 with a constant current. .

この増幅回路において、電源38から与えられ
る電源電圧の減電圧を検出する減電圧検出回路4
4が設置されているとともに、差動増幅器12に
動作電流を流すカレントミラー回路のダイオード
28の端子間に、前記減電圧検出回路44の出力
に応動して差動増幅器12の増幅動作を強制的に
停止させる動作停止回路としてスイツチ46が設
置されている。
In this amplifier circuit, a voltage reduction detection circuit 4 detects a voltage reduction in the power supply voltage supplied from the power supply 38.
4 is installed between the terminals of the diode 28 of the current mirror circuit that flows the operating current to the differential amplifier 12, and forcibly amplifies the differential amplifier 12 in response to the output of the reduced voltage detection circuit 44. A switch 46 is installed as an operation stop circuit for stopping the operation.

減電圧検出回路44は、差動増幅器12に加え
られる電源電圧Vccが電源スイツチ40を開くこ
とにより低下する場合等の減電圧状態を検出し、
例えば、電源電圧が低下して差動増幅器12のト
ランジスタ14,16が飽和し始めるときを検出
し、その検出出力を発生する。スイツチ46には
この減電圧検出回路44が発生する検出出力が、
スイツチング制御出力として加えられて閉じるよ
うなトランジスタその他の電子スイツチで構成す
る。
The reduced voltage detection circuit 44 detects a reduced voltage state such as when the power supply voltage Vcc applied to the differential amplifier 12 is reduced by opening the power switch 40,
For example, it detects when the power supply voltage drops and the transistors 14 and 16 of the differential amplifier 12 begin to saturate, and generates a detection output. The switch 46 receives the detection output generated by this voltage reduction detection circuit 44.
It consists of a transistor or other electronic switch that is applied as a switching control output to close it.

このように構成すれば、減電圧検出回路44の
電源電圧の検出に基づき、その減電圧時、スイツ
チ46を閉じてトランジスタ14,16への動作
電流の供給を遮断して差動増幅器12の動作を強
制的に停止状態に制御し、従来のような飽和状態
への移行を防止することができる。この結果、電
源遮断時のコンデンサ10の誤充電を阻止し、電
源スイツチ40の再投入による電位変動が防止で
き、過渡信号の発生を防止できる。なお、スイツ
チ46は、差動増幅器12が直流全帰還能力を回
復した時に開くものとする。
With this configuration, based on the detection of the power supply voltage by the voltage reduction detection circuit 44, when the voltage decreases, the switch 46 is closed to cut off the supply of operating current to the transistors 14 and 16, and the differential amplifier 12 is operated. It is possible to forcibly control the system to a stopped state and prevent it from entering a saturated state as in the conventional case. As a result, it is possible to prevent erroneous charging of the capacitor 10 when the power is turned off, to prevent potential fluctuations caused by turning on the power switch 40 again, and to prevent the generation of transient signals. It is assumed that the switch 46 is opened when the differential amplifier 12 recovers full DC feedback capability.

第3図は前記スイツチ40の具体的な回路構成
例を示し、第2図の増幅回路と共通部分には同一
符号を付してある。減電圧検出回路44は、第6
のトランジスタ47、電源電圧の分圧回路を成す
抵抗48,50とともに抵抗52で構成され、電
源スイツチ40が開かれた時等の減電圧状態を検
出する。また、スイツチ46はスイツチング素子
として設置されたトランジスタ54で構成され、
そのベースには減電圧検出回路44のトランジス
タ47のコレクタからスイツチング制御入力が与
えられている。
FIG. 3 shows a specific example of the circuit configuration of the switch 40, and parts common to the amplifier circuit of FIG. 2 are given the same reference numerals. The reduced voltage detection circuit 44 has a sixth
It is composed of a transistor 47, a resistor 52 together with resistors 48 and 50 forming a voltage dividing circuit for the power supply voltage, and detects a reduced voltage state such as when the power switch 40 is opened. Further, the switch 46 is composed of a transistor 54 installed as a switching element,
A switching control input is applied to its base from the collector of the transistor 47 of the voltage reduction detection circuit 44.

このような構成によれば、電源スイツチ40が
閉じて差動増幅器12に与えられる電源電圧Vcc
が正常値である場合には、減電圧検出回路44の
トランジスタ47はそのベース電位がスレツシユ
ホールドレベルを越えるため、導通状態となり、
トランジスタ47は、そのベース電位が低下する
ため、不導通状態になる。このため、電源電圧
Vccが正常値を維持している場合には、差動増幅
器12は定常状態となる。
According to such a configuration, when the power switch 40 is closed, the power supply voltage Vcc applied to the differential amplifier 12
When is a normal value, the transistor 47 of the voltage reduction detection circuit 44 becomes conductive because its base potential exceeds the threshold level.
Transistor 47 becomes non-conductive because its base potential decreases. For this reason, the supply voltage
When Vcc maintains a normal value, the differential amplifier 12 is in a steady state.

また、電源スイツチ40が開かれ、コンデンサ
42の端子電圧によつて電源電圧が低下してトラ
ンジスタ14,16が飽和状態になる時に、減電
圧検出回路44のトランジスタ47がその減電圧
を検出して不導通状態になり、トランジスタ54
が導通状態になる回路条件を設定する。
Further, when the power switch 40 is opened and the power supply voltage decreases due to the terminal voltage of the capacitor 42 and the transistors 14 and 16 become saturated, the transistor 47 of the voltage reduction detection circuit 44 detects the voltage reduction. The transistor 54 becomes non-conductive.
Set the circuit conditions under which the circuit becomes conductive.

このようにすれば、電源の投入・遮断時の減電
圧時、定常状態における減電圧時を検出して差動
増幅器12の動作を制御することができる。即
ち、電源の遮断時、トランジスタ54の導通状態
により、電源の遮断後トランジスタ14,16が
飽和に向かうとき、差動増幅器12を停止させる
ので、トランジスタ14,16の飽和によるコン
デンサ10の誤充電を阻止することができ、電源
の再投入時の電位変動による過渡信号の発生を防
止できる。しかも、減電圧検出回路44及びスイ
ツチ46の各回路は、バツフア回路4,8及び差
動増幅器12とともに、半導体集積回路で共通の
基板上に形成することができる。
In this way, the operation of the differential amplifier 12 can be controlled by detecting the voltage drop when the power is turned on/off and the voltage drop in the steady state. That is, when the power is cut off, the differential amplifier 12 is stopped when the transistors 14 and 16 tend to be saturated after the power is cut off due to the conduction state of the transistor 54. This prevents erroneous charging of the capacitor 10 due to the saturation of the transistors 14 and 16. This makes it possible to prevent the generation of transient signals due to potential fluctuations when the power is turned on again. Furthermore, the voltage reduction detection circuit 44 and the switch 46 can be formed together with the buffer circuits 4 and 8 and the differential amplifier 12 on a common substrate as a semiconductor integrated circuit.

また、第4図はこの発明の増幅回路の他の実施
例を示し、第2図の増幅回路と共通部分には同
一、符号を付してある。この実施例の増幅回路
は、トランジスタ14,16の共通のエミツタと
トランジスタ20のコレクタとの間にトランジス
タ20を通して流れる動作電流を遮断するスイツ
チ45を設置し、第2図に示すスイツチ46の操
作とは反対に減電圧検出回路44の検出出力に応
動させて開閉するようにしたものである。このよ
うに構成しても、電源の遮断時、差動増幅器12
の動作を停止させ、トランジスタ14,16の飽
和によるコンデンサ10の誤充電を阻止すること
ができる。
Further, FIG. 4 shows another embodiment of the amplifier circuit of the present invention, in which parts common to the amplifier circuit of FIG. 2 are given the same reference numerals. In the amplifier circuit of this embodiment, a switch 45 is installed between the common emitter of transistors 14 and 16 and the collector of transistor 20 to cut off the operating current flowing through transistor 20, and the operation of switch 46 shown in FIG. On the contrary, the opening and closing are made in response to the detection output of the voltage reduction detection circuit 44. Even with this configuration, when the power is cut off, the differential amplifier 12
It is possible to stop the operation of the transistors 14 and 16, thereby preventing erroneous charging of the capacitor 10 due to saturation of the transistors 14 and 16.

なお、各実施例では信号源としてホール素子を
例にとり、そのホール素子が発生する差動出力を
増幅する増幅回路として構成したが、この発明の
増幅回路はホール素子以外の信号源が発生する差
動出力を増幅する場合にも適用して同様の効果が
期待できる。
In each of the embodiments, a Hall element is used as a signal source, and the amplifier circuit is configured to amplify the differential output generated by the Hall element. A similar effect can be expected when applied to the case of amplifying the dynamic output.

以上説明したように、この発明によれば、電源
の遮断時、差動増幅器の動作を停止させるととも
に、直流遮断用コンデンサの誤充電を阻止したの
で、電源の再投入時の直流電位の変動を抑制で
き、電源遮断後再投入時の過渡信号の発生を確実
に防止できる。
As explained above, according to the present invention, when the power is turned off, the operation of the differential amplifier is stopped and the erroneous charging of the DC cutoff capacitor is prevented, so that fluctuations in the DC potential are prevented when the power is turned on again. It is possible to reliably prevent the generation of transient signals when the power is turned on again after being turned off.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の増幅回路を示す回路図、第2図
はこの発明の増幅回路の実施例を示す回路図、第
3図はその具体的な回路構成例を示す回路図、第
4図はこの発明の増幅回路の他の実施例を示す回
路図、第5図は第1図ないし第4図に示す増幅回
路においてバツフア回路の具体的な構成例を示す
回路図、第6図はトランジスタの静特性(IC
VCE)曲線を示す図、第7図はトランジスタの静
特性(IE−VCE)曲線を示す図、第8図はトラン
ジスタのベース電流特性(IB−VCE)を示す図、
第9図は差動増幅器の等価回路を示す回路図であ
る。 2……ホール素子、4……第1のバツフア回
路、6……第1の抵抗、8……第2のバツフア回
路、10……コンデンサ、12……差動増幅器、
14……第1のトランジスタ、16……第2のト
ランジスタ、20……第4のトランジスタ、22
……第3のトランジスタ、24……第5のトラン
ジスタ、28……ダイオード、30……定電流
源、32……第2の抵抗、42……コンデンサ、
44……減電圧検出回路、45……スイツチ、4
6……スイツチ、47……第6のトランジスタ。
FIG. 1 is a circuit diagram showing a conventional amplifier circuit, FIG. 2 is a circuit diagram showing an embodiment of the amplifier circuit of the present invention, FIG. 3 is a circuit diagram showing a specific example of the circuit configuration, and FIG. FIG. 5 is a circuit diagram showing a specific example of the configuration of the buffer circuit in the amplifier circuit shown in FIGS. 1 to 4, and FIG. 6 is a circuit diagram showing another embodiment of the amplifier circuit of the present invention. Static characteristics (I C
Figure 7 is a diagram showing the static characteristics (I E - V CE ) curve of the transistor, Figure 8 is a diagram showing the base current characteristic ( I B - V CE ) of the transistor,
FIG. 9 is a circuit diagram showing an equivalent circuit of a differential amplifier. 2... Hall element, 4... First buffer circuit, 6... First resistor, 8... Second buffer circuit, 10... Capacitor, 12... Differential amplifier,
14...first transistor, 16...second transistor, 20...fourth transistor, 22
... third transistor, 24 ... fifth transistor, 28 ... diode, 30 ... constant current source, 32 ... second resistor, 42 ... capacitor,
44...Low voltage detection circuit, 45...Switch, 4
6...Switch, 47...Sixth transistor.

Claims (1)

【特許請求の範囲】 1 交叉磁界に応じたホール出力を発生するホー
ル素子と、 このホール素子の各出力端子に個別に接続され
て前記ホール出力を受けるとともにインピーダン
ス変換し、前記ホール出力を直流的に等電位化し
て取り出す第1及び第2のバツフア回路と、 エミツタを共通にした第1及び第2のトランジ
スタからなる差動対が設置され、前記第1のトラ
ンジスタのベースに前記第1のバツフア回路を通
して得られた前記ホール出力が第1の抵抗を介し
てベースに加えられ、前記第2のトランジスタの
ベースに前記第2のバツフア回路を通して得られ
た前記ホール出力がコンデンサを介してベースに
加えられるとともに、前記第1のトランジスタの
コレクタ側に得られる差動出力が第3のトランジ
スタ及び第2の抵抗を通して全帰還される差動増
幅器と、 定電流を発生する定電流源と、 この定電流源が発生した前記定電流をダイオー
ドで受けるとともに、その定電流によつて前記差
動増幅器の前記第1及び第2のトランジスタのエ
ミツタ側に設置された第4のトランジスタを通じ
て前記差動増幅器に動作電流を流すとともに、前
記第3のトランジスタに第5のトランジスタを以
て動作電流を流すカレントミラー回路と、 電源の供給によつて充電されるコンデンサと、 このコンデンサの充電電圧が分圧回路を通して
ベースに加えられる第6のトランジスタを備え、 電源電圧が前記第1及び第2のトランジスタを
飽和させない値であるときには前記第6のトラン
ジスタを導通状態にし、前記電源電圧が前記第1
及び第2のトランジスタを飽和させる値であると
きには前記第6のトランジスタを遮断状態にする
ことにより前記電源の減電状態を検出する減電圧
検出回路と、 前記減電圧検出回路が前記減電状態を検出した
とき、前記差動増幅器に供給されるべき前記動作
電流を遮断するスイツチと、 を備えてなることを特徴とする増幅回路。
[Scope of Claims] 1. A Hall element that generates a Hall output according to a crossed magnetic field; and a Hall element that is individually connected to each output terminal of the Hall element to receive the Hall output and convert the impedance, and converts the Hall output into a DC converter. A differential pair consisting of first and second buffer circuits that equalize and take out potentials, and first and second transistors having a common emitter, is installed, and the first buffer circuit is connected to the base of the first transistor. The Hall output obtained through the circuit is applied to the base via a first resistor, and the Hall output obtained through the second buffer circuit is applied to the base of the second transistor via a capacitor. a differential amplifier in which the differential output obtained on the collector side of the first transistor is fully fed back through a third transistor and a second resistor; a constant current source that generates a constant current; The constant current generated by the source is received by a diode, and the constant current operates the differential amplifier through a fourth transistor installed on the emitter side of the first and second transistors of the differential amplifier. A current mirror circuit that allows a current to flow and an operating current to flow through a fifth transistor to the third transistor; a capacitor that is charged by the supply of power; and a charging voltage of this capacitor that is applied to the base through a voltage divider circuit. the sixth transistor is turned on when the power supply voltage is at a value that does not saturate the first and second transistors;
and a reduced voltage detection circuit that detects a reduced voltage state of the power supply by cutting off the sixth transistor when the value saturates the second transistor; An amplifier circuit comprising: a switch that cuts off the operating current to be supplied to the differential amplifier when detected.
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