JPH05176221A - Gamma correction circuit - Google Patents
Gamma correction circuitInfo
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- JPH05176221A JPH05176221A JP3338390A JP33839091A JPH05176221A JP H05176221 A JPH05176221 A JP H05176221A JP 3338390 A JP3338390 A JP 3338390A JP 33839091 A JP33839091 A JP 33839091A JP H05176221 A JPH05176221 A JP H05176221A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、ビデオカメラの映像
信号のガンマ補正をディジタル信号処理で行うディジタ
ルガンマ補正回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital gamma correction circuit for performing gamma correction of a video signal of a video camera by digital signal processing.
【0002】[0002]
【従来の技術】従来、ビデオカメラのガンマ補正におい
て、ディジタル方式としてルックアップテーブル(以下
LUTという)方式が挙げられる。図2は従来のLUT
方式によるディジタルガンマ補正回路の構成図であり、
同図において、6は8ビットA/Dコンバータ、7はメ
モリである。2. Description of the Related Art Conventionally, in a gamma correction of a video camera, a look-up table (hereinafter referred to as LUT) method is mentioned as a digital method. Figure 2 shows a conventional LUT
It is a configuration diagram of a digital gamma correction circuit by the method,
In the figure, 6 is an 8-bit A / D converter, and 7 is a memory.
【0003】次に動作について説明する。入力された映
像信号は、8ビットA/Dコンバータ6により基準電圧
a,b間において8ビットにディジタル変換される。デ
ィジタル変換された映像信号のディジタルデータは、ア
ドレスとしてメモリ7に入力される。メモリ7は入力ア
ドレスにより図3に示すガンマ曲線に相当する倍率のガ
ンマ補正データを出力する。図3において、SINは8ビ
ットにディジタル化された入力映像信号で、SOUT はメ
モリ7の正規化されたディジタル映像出力である。Next, the operation will be described. The input video signal is digitally converted by the 8-bit A / D converter 6 into 8-bit between the reference voltages a and b. Digital data of the digitally converted video signal is input to the memory 7 as an address. The memory 7 outputs gamma correction data having a magnification corresponding to the gamma curve shown in FIG. 3 according to the input address. In FIG. 3, S IN is an input video signal digitized into 8 bits, and S OUT is a normalized digital video output of the memory 7.
【0004】[0004]
【発明が解決しようとする課題】LUT方式によるディ
ジタルガンマ補正を行うと、図3に示すようにノンリニ
ア変換のため、nビット精度の出力を得るには、入力に
はnビット以上の精度を必要とする。そのためディジタ
ル変換にはnビット以上のA/Dコンバータが必要であ
るという問題点があった。When digital gamma correction by the LUT method is performed, non-linear conversion is performed as shown in FIG. 3, and therefore, in order to obtain an output of n-bit precision, an input of n-bit or higher precision is required. And Therefore, there is a problem that an A / D converter of n bits or more is required for digital conversion.
【0005】また、現行のA/Dコンバータにおいて、
8ビット以上のA/Dコンバータは8ビットA/Dコン
バータに比べ、価格、消費電力共に非常に増大するとい
う問題点があった。Further, in the current A / D converter,
The 8-bit or more A / D converter has a problem that the price and power consumption are significantly increased as compared with the 8-bit A / D converter.
【0006】この発明は上記のような問題点を解決する
ためになされたもので、ディジタル方式のガンマ補正回
路において、複数のA/Dコンバータとメモリを使い分
けることにより、簡単な構成ですぐれたディジタルガン
マ補正回路を得ることを目的とする。The present invention has been made in order to solve the above problems, and in a digital type gamma correction circuit, by using a plurality of A / D converters and memories properly, an excellent digital structure can be obtained. The purpose is to obtain a gamma correction circuit.
【0007】[0007]
【課題を解決するための手段】この発明の第1の発明に
係るガンマ補正回路は、基準電圧値の異なる2つのnビ
ットA/Dコンバータを用い、メモリによりn+1ビッ
トのアドレスに適応するガンマ補正値を出力することに
より、ガンマ補正を行うようにしたものである。A gamma correction circuit according to a first aspect of the present invention uses two n-bit A / D converters having different reference voltage values, and a gamma correction circuit adapted to an address of n + 1 bits by a memory. Gamma correction is performed by outputting the value.
【0008】この発明の第2の発明に係るガンマ補正回
路は、基準電圧値の異なるN個のnビットA/Dコンバ
ータを用い、メモリにより入力アドレスに適応するガン
マ補正値を出力することにより、ガンマ補正を行うよう
にしたものである。A gamma correction circuit according to a second aspect of the present invention uses N n-bit A / D converters having different reference voltage values and outputs a gamma correction value adapted to an input address by a memory, Gamma correction is performed.
【0009】[0009]
【作用】この発明の第1の発明に係るガンマ補正回路
は、基準電圧値の異なる2つのnビットA/Dコンバー
タを用いることにより、nビット以上のビット精度を必
要とする映像信号の低域側では、A/Dコンバータ
(I)によりn+1ビット以上のディジタル変換を行
い、nビット以上のビット精度を必要としない高域側で
は、A/Dコンバータ(II)によりnビット以上、n+
1ビット以下のディジタル変換を行う。上記の2つのA
/Dコンバータによってディジタル変換されたn+1ビ
ットのアドレスデータに対応するガンマ補正値をメモリ
より出力する。The gamma correction circuit according to the first aspect of the present invention uses two n-bit A / D converters having different reference voltage values, so that the low-frequency range of a video signal requiring a bit precision of n bits or more is used. On the side, digital conversion of n + 1 bits or more is performed by the A / D converter (I), and on the high frequency side where bit precision of n bits or more is not required, n bits or more, n + by the A / D converter (II).
Performs digital conversion of 1 bit or less. The above two A
The gamma correction value corresponding to the n + 1-bit address data digitally converted by the / D converter is output from the memory.
【0010】この発明の第2の発明に係るガンマ補正回
路は、基準電圧値の違うN個のnビットA/Dコンバー
タを用いることにより、nビット以上のビット精度を必
要とする映像信号の低域側では、A/Dコンバータ
(I)によりn+lnN/ln2ビット以上のディジタル変
換を行い、nビット以上のビット精度を必要としない高
域側では、A/Dコンバータ(N)によりnビット以
上、n+lnN/ln2ビット以下のディジタル変換を行
い、映像信号をN個のA/Dコンバータによってディジ
タル変換を行う。上記のN個のA/Dコンバータによっ
てディジタル変換されたデータをスイッチにて選択し、
アドレスデータに対応するガンマ補正値をメモリより出
力する。The gamma correction circuit according to the second aspect of the present invention uses N n-bit A / D converters having different reference voltage values, so that a low-quality video signal requiring a bit precision of n bits or more is reduced. On the high frequency side, digital conversion of n + lnN / ln 2 bits or more is performed by the A / D converter (I), and on the high frequency side that does not require bit precision of n bits or more, n / bit or more by the A / D converter (N), Digital conversion of n + ln N / ln 2 bits or less is performed, and a video signal is digitally converted by N A / D converters. Select the data digitally converted by the N A / D converters with a switch,
The gamma correction value corresponding to the address data is output from the memory.
【0011】[0011]
【実施例】実施例1.以下、この発明の各実施例につい
て、図を参照しながら説明する。図1はこの発明のディ
ジタルガンマ補正回路を示す図である。図において、3
は8ビットA/Dコンバータ(II)で基準電圧VRTが
b、VRBがx(x≦(a+b)/2)であり、この電圧
領域にてディジタル変換をする。4はVRTがx、VRBが
aである8ビットA/Dコンバータ(I)である。5は
A/Dコンバータ3及びA/Dコンバータ4より出力さ
れるデータをアドレスとし、それぞれのデータに対応す
るガンマ補正値をデータテーブルとして持つメモリであ
る。本発明は、このA/Dコンバータ(II)3、A/D
コンバータ(I)4とメモリ5より構成される。EXAMPLES Example 1. Hereinafter, each embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing a digital gamma correction circuit of the present invention. In the figure, 3
Is an 8-bit A / D converter (II) having a reference voltage VRT of b and VRB of x (x≤ (a + b) / 2), and digital conversion is performed in this voltage region. Reference numeral 4 is an 8-bit A / D converter (I) in which VRT is x and VRB is a. Reference numeral 5 denotes a memory having data output from the A / D converter 3 and the A / D converter 4 as an address and having a gamma correction value corresponding to each data as a data table. The present invention is based on this A / D converter (II) 3, A / D
It is composed of a converter (I) 4 and a memory 5.
【0012】以上のように構成されたディジタルガンマ
補正回路について、以下、その動作を説明する。 図3
に示すように、ガンマ特性曲線は次式によって表され
る。The operation of the digital gamma correction circuit configured as described above will be described below. Figure 3
As shown in, the gamma characteristic curve is expressed by the following equation.
【0013】[0013]
【数1】 [Equation 1]
【0014】kは定数で(2)式において規格化してい
る。nはビット数、rはガンマ定数、SINは映像入力信
号を8ビットにディジタル変換した信号で、SOUT はガ
ンマ補正した後のディジタル信号である。nビット精度
の出力を必要とする場合、必要な入力ビット数N0は次
式で表される。K is a constant and standardized in the equation (2). n is the number of bits, r is a gamma constant, S IN is a signal obtained by digitally converting the video input signal into 8 bits, and S OUT is a digital signal after gamma correction. When an output with n-bit precision is required, the required number of input bits N 0 is expressed by the following equation.
【0015】[0015]
【数2】 [Equation 2]
【0016】よってdSOUT /dSIN≧1の時には入力
ビット数にnビット以上のビット精度を必要とし、dS
OUT /dSIN<1の時にはnビット以上のビット精度を
必要としない。今、n=8、r=0.7の時Therefore, when dS OUT / dS IN ≧ 1, the number of input bits requires a bit precision of n bits or more.
When OUT / dS IN <1, bit precision of n bits or more is not required. Now, when n = 8 and r = 0.7
【0017】[0017]
【数3】 [Equation 3]
【0018】で表され、SIN=1の時Δn=1.9とな
り、従来の方式によると、8ビット精度の出力映像を得
ようとすると、9.9ビットのA/Dコンバータが必要
であった。## EQU1 ## When S IN = 1, Δn = 1.9, and according to the conventional method, an 9.9-bit A / D converter is required to obtain an 8-bit precision output image. there were.
【0019】図1に示すようにこの発明によれば、基準
値a〜x領域の映像信号はA/Dコンバータ(I)4に
よってディジタル変換され、基準値x〜b間の映像信号
はA/Dコンバータ(II)3によってディジタル変換さ
れる。2つの8ビットA/Dコンバータによってディジ
タル変換された映像信号は、図4に示す様なデータテー
ブルをもつメモリ5に、アドレスとして入力されガンマ
補正される。As shown in FIG. 1, according to the present invention, the video signal in the reference value a to x region is digitally converted by the A / D converter (I) 4, and the video signal between the reference values x and b is A / D. Digitally converted by the D converter (II) 3. The video signal digitally converted by the two 8-bit A / D converters is input as an address to the memory 5 having a data table as shown in FIG. 4 and gamma-corrected.
【0020】A/Dコンバータ(I)4によりディジタ
ル変換される映像信号はThe video signal digitally converted by the A / D converter (I) 4 is
【0021】[0021]
【数4】 [Equation 4]
【0022】に示されるようにN1ビットにてディジタ
ル変換され、A/Dコンバータ(II)3によりディジタ
ル変換される映像信号はAs shown in (1), the video signal digitally converted by N1 bits and digitally converted by the A / D converter (II) 3 is
【0023】[0023]
【数5】 [Equation 5]
【0024】に示されるようN2ビットにてディジタル
変換される。図5においてdはΔN1を示し、cはΔN
2を示す。図6.eはxの値に対する、8ビット精度の
出力映像信号を得るためにディジタル変換に必要なビッ
ト数N0 である。Digital conversion is performed with N2 bits as shown in FIG. In FIG. 5, d indicates ΔN1 and c indicates ΔN.
2 is shown. Figure 6. e is the number of bits N 0 required for digital conversion to obtain an output video signal with 8-bit precision with respect to the value of x.
【0025】ここで、x/(a+b)・100=25
(%)と設定する。この時SIN(x=25)=64とな
る。よって(3)、(5)式より、 N0 (SIN=1) =9.88 (8) N0 (SIN=64)=8.09 (9) のビット精度が必要である。従来の方式では(8)・
(9)式共に8ビットにてディジタル変換を行い、図
6.iに示すように1.88のビット精度が足りないこ
ととなる。この発明によると(6)・(7)式より N1(SIN=1) =10.0 (10) N2(SIN=64)=8.42 (11) のビット精度にてディジタル変換を行うことができる
(図6の符号hに示す)。よって、図6に示すように必
要ビット数を満たすと共に、それ以上のビット精度にて
ディジタル変換を行う(gはx/(a+b)=50%の時
のN1、N2を示す)。Here, x / (a + b) · 100 = 25
Set as (%). At this time, S IN (x = 25) = 64. Therefore, from the expressions (3) and (5), the bit precision of N 0 (S IN = 1) = 9.88 (8) N 0 (S IN = 64) = 8.09 (9) is required. In the conventional method (8)
Both equations (9) are digitally converted with 8 bits, and the result shown in FIG. As shown in i, the bit precision of 1.88 is insufficient. According to the present invention, digital conversion is performed with the bit precision of N1 (S IN = 1) = 10.0 (10) N2 (S IN = 64) = 8.42 (11) from the equations (6) and (7). It is possible (indicated by symbol h in FIG. 6). Therefore, as shown in FIG. 6, while satisfying the required number of bits, digital conversion is performed with a bit precision higher than that (g indicates N1 and N2 when x / (a + b) = 50%).
【0026】実施例2.図7はこの発明の他の実施例に
よるディジタルガンマ補正回路の構成を示す。8は8ビ
ットA/Dコンバータ(II)で基準電圧VRTがb、VRB
がx(x≦(a+b)/2)であり、この電圧領域にて
ディジタル変換をする。9はVRTがx、VRBがaである
8ビットA/Dコンバータ(I)である。10はA/D
コンバータ(II)8、A/Dコンバータ(I)9より出
力されるデータを選択するスイッチ、11はOR回路、
12はスイッチ10にて選ばれたデータとOR回路の出
力をアドレスとし、それぞれのデータに対応するガンマ
補正値をデータテーブルとして持つメモリである。この
発明は、上記に示す2つのA/Dコンバータ8,9、ス
イッチ10、OR回路11及びメモリ12より構成され
る。Example 2. FIG. 7 shows the configuration of a digital gamma correction circuit according to another embodiment of the present invention. 8 is an 8-bit A / D converter (II) and the reference voltage VRT is b, VRB
Is x (x ≦ (a + b) / 2), and digital conversion is performed in this voltage region. Reference numeral 9 is an 8-bit A / D converter (I) in which VRT is x and VRB is a. 10 is A / D
A switch for selecting data output from the converter (II) 8 and the A / D converter (I) 9, 11 is an OR circuit,
Reference numeral 12 is a memory having the data selected by the switch 10 and the output of the OR circuit as an address and having a gamma correction value corresponding to each data as a data table. The present invention is composed of the two A / D converters 8 and 9, the switch 10, the OR circuit 11 and the memory 12 described above.
【0027】以上のように構成されたディジタルガンマ
補正回路について、以下、その動作を説明する。The operation of the digital gamma correction circuit configured as described above will be described below.
【0028】図4に示す様に入力映像信号a〜x間は、
A/Dコンバータ(I)9にて8ビット精度でディジタ
ル変換され、x〜b間はA/Dコンバータ(II)8にて
8ビット精度でディジタル変換される。xの値による2
つのA/Dコンバータによりディジタル変換される映像
信号のビット精度は上記したので重複を避ける。A/D
コンバータ(II)8のデータはOR回路11に入力さ
れ、データD16を出力する。A/Dコンバータ(I)
9、A/Dコンバータ(II)8より出力されるデータは
スイッチ10にてD16が1の時はA/Dコンバータ(I
I)8のデータを、D16が0の時はA/Dコンバータ
(I)9のデータを選択する。スイッチ10にて選ばれ
たデータとD16をアドレスとし、それぞれのデータに対
応するガンマ補正値をメモリ12より出力することによ
り、ディジタルガンマ補正を行うディジタルガンマ補正
回路を構成する。As shown in FIG. 4, between the input video signals a to x,
The A / D converter (I) 9 carries out digital conversion with 8-bit precision, and between x and b is digitally converted with 8-bit precision by the A / D converter (II) 8. 2 depending on the value of x
The bit precision of the video signal digitally converted by one A / D converter has been described above, so avoid duplication. A / D
The data of the converter (II) 8 is input to the OR circuit 11 and outputs the data D 16 . A / D converter (I)
9, the A / D converter (II) data outputted from the 8 when D 16 in the switch 10 is 1 A / D converter (I
Select the data of I) 8 and the data of the A / D converter (I) 9 when D16 is 0. The data selected by the switch 10 and D 16 are used as addresses, and a gamma correction value corresponding to each data is output from the memory 12 to form a digital gamma correction circuit for performing digital gamma correction.
【0029】実施例3.図8はこの発明の他の実施例に
よるディジタルガンマ補正回路の構成を示す。13はn
ビットA/Dコンバータ(I)で、基準電圧VRTがx
1 、VRBがaであり、この電圧領域にてディジタル変換
をする。14はVRTがx2 、VRBがx1 であるnビット
A/Dコンバータ(II)である。15は、VRTがx
n-1 、VRBがxn-2 であるnビットA/Dコンバータ
(N−1)である。15はVRTがb、VRBがxn-1 であ
るnビットA/Dコンバータ(N)である(b>xn-1>
・・・>x2 >x1 >a、且つx1 ーa<x2 ーx1 <・
・・<(b−a)/N<・・・<b−xn-1 )。A/D
コンバータ(I)13からA/Dコンバータ(N)16
までN個のA/Dコンバータで構成されている。17は
それぞれのOR回路11の出力によりN個のA/Dコン
バータの内、1つのA/Dコンバータのデータを選択す
るデータを出力するデータセレクト回路である。18は
N個のA/Dコンバータより出されるデータを選択する
スイッチである。19はスイッチ18により選ばれたデ
ータとデータセレクト回路18より出力されたデータを
アドレスとし、それぞれのデータに対応するガンマ補正
値をデータテーブルとして持つメモリである。本発明
は、上記のOR回路11、N個のA/Dコンバータ12
〜15、データセレクト16、スイッチ17、メモリ1
8より構成される。Example 3. FIG. 8 shows the configuration of a digital gamma correction circuit according to another embodiment of the present invention. 13 is n
In the bit A / D converter (I), the reference voltage VRT is x
1 , VRB is a, and digital conversion is performed in this voltage region. Reference numeral 14 is an n-bit A / D converter (II) in which VRT is x 2 and VRB is x 1 . 15 has VRT x
It is an n-bit A / D converter (N-1) in which n-1 and VRB are xn-2 . Reference numeral 15 is an n-bit A / D converter (N) in which VRT is b and VRB is x n-1 (b> x n-1 >).
...> x 2 > x 1 > a and x 1 −a <x 2 −x 1 <
.. <(ba) / N <... <b- xn-1 ). A / D
Converter (I) 13 to A / D converter (N) 16
Up to N A / D converters. Reference numeral 17 denotes a data select circuit which outputs data for selecting data of one A / D converter among N A / D converters by the output of each OR circuit 11. Reference numeral 18 is a switch for selecting the data output from the N A / D converters. Reference numeral 19 denotes a memory having the data selected by the switch 18 and the data output from the data select circuit 18 as addresses and having a gamma correction value corresponding to each data as a data table. The present invention is based on the above-mentioned OR circuit 11 and N A / D converters 12.
To 15, data select 16, switch 17, memory 1
It is composed of 8.
【0030】以上のように構成されたディジタルガンマ
補正回路について、以下、その動作を説明する。図9に
示すように、入力映像信号はN個のA/Dコンバータに
てVRT〜VRB間を、nビット精度でディジタル変換され
る。ディジタル変換されるVRT〜VRB間の映像信号のビ
ット精度はThe operation of the digital gamma correction circuit configured as described above will be described below. As shown in FIG. 9, the input video signal is digitally converted between VRT and VRB with N-bit precision by N A / D converters. The bit precision of the digitally converted video signal between VRT and VRB is
【0031】[0031]
【数6】 [Equation 6]
【0032】で表される。A/Dコンバータ(II)14
からA/Dコンバータ(N)16のデータはそれぞれの
OR回路11を通り、データセレクト回路17に入力さ
れる。データセレクト回路17はN個のA/Dコンバー
タの内、1つのA/Dコンバータを選ぶ(lnN/ln2)
ビットのデータを出力する。データセレクト回路17よ
り出力された(lnN/ln2)ビットのデータはスイッチ
18に入力される。(lnN/ln2)ビットのデータはス
イッチ18が、A/Dコンバータ(II)14からA/D
コンバータ(N)16のうち、あるA/Dコンバータの
データが入力されるOR回路の出力データが1で、かつ
上位のA/Dコンバータのデータが入力されるOR回路
の出力データがすべて0の時、そのA/Dコンバータの
データ(D0 〜Dn-1 )を選び、OR回路のデータがす
べて0の時はA/Dコンバータ(I)13を選ぶ様に対
応している。上記のようにスイッチ18によりN個のA
/Dコンバータの1つが選択され、スイッチ18より出
力されるデータとデータセレクト回路17より出力され
るデータとをアドレスとし、それぞれのデータに対応す
るガンマ補正値をメモリ19より出力することにより、
ディジタルガンマ補正を行うディジタルガンマ補正回路
を構成する。It is represented by A / D converter (II) 14
Data from the A / D converter (N) 16 through the respective OR circuits 11 are input to the data select circuit 17. The data select circuit 17 selects one A / D converter out of N A / D converters (lnN / ln2)
Outputs bit data. The (lnN / ln2) -bit data output from the data select circuit 17 is input to the switch 18. The data of (lnN / ln2) bits is transferred from the A / D converter (II) 14 to the A / D by the switch 18.
Of the converter (N) 16, the output data of the OR circuit to which the data of a certain A / D converter is input is 1 and the output data of the OR circuit to which the data of the higher A / D converter is input are all 0. When the data (D 0 to D n-1 ) of the A / D converter is selected, the A / D converter (I) 13 is selected when the data of the OR circuit is all 0. As described above, N A's are set by the switch 18.
One of the D / D converters is selected, the data output from the switch 18 and the data output from the data select circuit 17 are used as addresses, and the gamma correction value corresponding to each data is output from the memory 19,
A digital gamma correction circuit that performs digital gamma correction is configured.
【0033】実施例4.この発明のディジタル信号処理
部の実施例においては、主にディジタルデータのビット
数を8として説明したが、この発明はその値に限定され
るものではなく、ビデオカメラ設計及び画質より求めら
れる適切な値にても、この発明の効果は実現できる。Example 4. In the embodiment of the digital signal processing unit of the present invention, the number of bits of digital data was mainly described as 8. However, the present invention is not limited to that value, and may be an appropriate value determined from the video camera design and the image quality. The effect of the present invention can be realized even with a value.
【0034】[0034]
【発明の効果】以上のようにこの発明によれば、基準電
圧値の異なる複数のnビットA/Dコンバータにより、
映像信号をディジタル変換を行い、それぞれのデータに
対応するガンマ補正値をメモリより出力することによ
り、ディジタルガンマ補正を行う様に構成したので、ビ
ット精度の高い階調変換を行い、画質の良いガンマ補正
を実現できる。また、A/Dコンバータとメモリを設け
るだけでガンマ補正回路を構成でき、非常に簡単、且つ
必要ビット数のA/Dコンバータを従来例にて用いるこ
とに比べ、消費電力の低減や低価格化等を実現すること
もできる。As described above, according to the present invention, by using a plurality of n-bit A / D converters having different reference voltage values,
The digital signal is digitally converted, and the gamma correction value corresponding to each data is output from the memory to perform the digital gamma correction. Correction can be realized. In addition, the gamma correction circuit can be configured simply by providing an A / D converter and a memory, which is extremely simple and has lower power consumption and lower cost than the A / D converter having the required number of bits in the conventional example. Etc. can also be realized.
【図1】本発明の一実施例によるディジタルガンマ補正
回路を示す図である。FIG. 1 is a diagram showing a digital gamma correction circuit according to an embodiment of the present invention.
【図2】従来のディジタルガンマ補正回路を示す図であ
る。FIG. 2 is a diagram showing a conventional digital gamma correction circuit.
【図3】8ビットにディジタル変換された入力に対する
ガンマ補正されたディジタル出力を示す図である。FIG. 3 is a diagram showing a gamma-corrected digital output with respect to an input digitally converted to 8 bits.
【図4】図1に示す一実施例により2つのA/Dコンバ
ータによりディジタル変換を行い、ディジタル変換され
た入力に対するガンマ補正されたディジタル出力を示す
図である。FIG. 4 is a diagram showing a gamma-corrected digital output with respect to a digitally converted input that is digitally converted by two A / D converters according to the embodiment shown in FIG. 1;
【図5】A/Dコンバータ(I)のVRB、A/Dコンバ
ータ(II)のVRTであるxの値に対する、上記A/Dコ
ンバータによりディジタル変換される映像信号のデータ
ビット数において増えるビット精度ΔN1と減るビット
精度ΔN2を示す図である。FIG. 5 is a diagram showing the bit precision that increases in the number of data bits of the video signal digitally converted by the A / D converter with respect to the value x of VRB of the A / D converter (I) and VRT of the A / D converter (II). It is a figure which shows bit precision (DELTA) N2 reduced with (DELTA) N1.
【図6】A/Dコンバータ(I)のVRB、A/Dコンバ
ータ(II)のVRTであるxの値に対する、映像信号に8
ビット精度を求めるときのディジタル変換に必要なビッ
ト数N0 と本発明の一実施例にてディジタル変換される
ビット数を示す図である。FIG. 6 shows a video signal corresponding to VRB of the A / D converter (I) and VRT of the A / D converter (II), ie, x.
FIG. 3 is a diagram showing the number of bits N 0 required for digital conversion when obtaining bit precision and the number of bits digitally converted in an embodiment of the present invention.
【図7】この発明の他の実施例によるディジタルガンマ
補正回路を示す図である。FIG. 7 is a diagram showing a digital gamma correction circuit according to another embodiment of the present invention.
【図8】この発明の他の実施例によるディジタルガンマ
補正回路を示す図である。FIG. 8 is a diagram showing a digital gamma correction circuit according to another embodiment of the present invention.
【図9】図8に示す一実施例によりN個のA/Dコンバ
ータによりディジタル変換を行い、ディジタル変換され
た入力に対するガンマ補正されたディジタル出力を示す
図である。9 is a diagram showing a gamma-corrected digital output for a digitally converted input obtained by performing digital conversion by N A / D converters according to the embodiment shown in FIG. 8;
1 アナログ映像信号入力 2 ディジタル映像信号出力 3 8ビットA/Dコンバータ(I) 4 8ビットA/Dコンバータ(II) 5 メモリ 6 8ビットA/Dコンバータ 7 メモリ 8 8ビットA/Dコンバータ(I) 9 8ビットA/Dコンバータ(II) 10 スイッチ 11 OR回路 12 メモリ 13 nビットA/Dコンバータ(I) 14 nビットA/Dコンバータ(II) 15 nビットA/Dコンバータ(N−1) 16 nビットA/Dコンバータ(N) 17 データセレクト回路 18 スイッチ 19 メモリ a A/Dコンバータ(I)のVRBの電圧値 b A/Dコンバータ(II)、A/Dコンバータ(N)
のVRTの電圧値 c ΔN1を示す d ΔN2を示す e Nを示す f 従来例にてディジタル変換されるビット数 g この発明の一実施例にてディジタル変換されるビッ
ト数 h この発明の一実施例にてディジタル変換されるビッ
ト数1 analog video signal input 2 digital video signal output 3 8-bit A / D converter (I) 4 8-bit A / D converter (II) 5 memory 6 8-bit A / D converter 7 memory 8 8-bit A / D converter (I ) 9 8-bit A / D converter (II) 10 switch 11 OR circuit 12 memory 13 n-bit A / D converter (I) 14 n-bit A / D converter (II) 15 n-bit A / D converter (N-1) 16 n-bit A / D converter (N) 17 data select circuit 18 switch 19 memory a voltage value of V RB of A / D converter (I) b A / D converter (II), A / D converter (N)
VRT voltage value of c c indicating ΔN1 d indicating ΔN2 e indicating N f number of bits digitally converted in the conventional example g number of bits digitally converted in one embodiment of the present invention h one embodiment of the present invention Number of bits digitally converted by
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年7月14日[Submission date] July 14, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0013[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0013】[0013]
【数1】 [Equation 1]
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0021[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0021】[0021]
【数4】 [Equation 4]
【手続補正3】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0024[Correction target item name] 0024
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0024】に示されるようN2ビットにてディジタル
変換される。図5においてdはΔN1を示し、cはΔN
2を示す。図6において、eはxの値に対する、8ビッ
ト精度の出力映像信号を得るためにディジタル変換に必
要なビット数N0 である。Digital conversion is performed with N2 bits as shown in FIG. In FIG. 5, d indicates ΔN1 and c indicates ΔN.
2 is shown. In FIG. 6 , e is the number of bits N 0 required for digital conversion in order to obtain an output video signal of 8-bit precision with respect to the value of x.
【手続補正4】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0031[Correction target item name] 0031
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0031】[0031]
【数6】 [Equation 6]
Claims (2)
電圧VRT、VRB(VRT>VRB)に、a、x(x≦(a+
b)/2)を持つA/Dコンバータ(I)と、VRT、V
RBにx,bを持つA/Dコンバータ(II)の2つのA/
Dコンバータと、入力映像信号のレベルを示す入力デー
タをノンリニアの映像信号に変換するメモリとを具備
し、上記メモリには上記入力データに応じたガンマ補正
データのデータテーブルが形成されていることを特徴と
するディジタルガンマ補正回路。1. Reference voltages VRT, VRB (VRT> VRB) for digital conversion with n bits are set to a, x (x≤ (a +
b) / 2) A / D converter (I) and VRT, V
Two A / D converters (II) that have x and b in RB
A D converter and a memory for converting input data indicating the level of the input video signal into a non-linear video signal are provided, and a data table of gamma correction data according to the input data is formed in the memory. Characteristic digital gamma correction circuit.
電圧VRT、VRB(VRT>VRB)の異なるN個のA/Dコ
ンバータ(N>2)と、入力映像信号のレベルを示す入
力データをノンリニアの映像信号に変換するメモリとを
具備し、上記メモリには上記入力データに応じたガンマ
補正データのデータテーブルが形成されていることを特
徴とするディジタルガンマ補正回路。2. N / A converters (N> 2) having different reference voltages VRT and VRB (VRT> VRB) for digital conversion with n bits, and input data indicating the level of an input video signal are non-linear. And a memory for converting the video signal into a video signal, and a data table of gamma correction data according to the input data is formed in the memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3338390A JPH05176221A (en) | 1991-12-20 | 1991-12-20 | Gamma correction circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3338390A JPH05176221A (en) | 1991-12-20 | 1991-12-20 | Gamma correction circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05176221A true JPH05176221A (en) | 1993-07-13 |
Family
ID=18317710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3338390A Pending JPH05176221A (en) | 1991-12-20 | 1991-12-20 | Gamma correction circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05176221A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100490047B1 (en) * | 1998-05-22 | 2005-08-01 | 삼성전자주식회사 | Programmable Gradient Drive |
KR100682357B1 (en) * | 2000-06-28 | 2007-02-15 | 엘지.필립스 엘시디 주식회사 | Auto Control Device of Gamma Voltage in Liquid Crystal Display and Method of Driving the Same |
-
1991
- 1991-12-20 JP JP3338390A patent/JPH05176221A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100490047B1 (en) * | 1998-05-22 | 2005-08-01 | 삼성전자주식회사 | Programmable Gradient Drive |
KR100682357B1 (en) * | 2000-06-28 | 2007-02-15 | 엘지.필립스 엘시디 주식회사 | Auto Control Device of Gamma Voltage in Liquid Crystal Display and Method of Driving the Same |
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