JPH05165727A - アドレス変換機構内蔵型マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 アドレスデコード時のスタティックハザード
の発生を防止する。 【構成】 メモリマネージメントユニット１４は命令実
行ユニット１０からの論理アドレス110 が入力される
と、アドレス変換テーブル１５を参照して論理アドレス
110 を物理アドレス111 に変換する。この論理アドレス
110 と物理アドレス111 との変換は変換後の隣合う物理
アドレスのハミング距離が１となるように行われ、変換
された物理アドレス111 はバスインタフェースユニット
１６に出力される。 【効果】 変換後の物理アドレスをデコードしたときに
物理アドレスの複数成分が同時に変化するのを防ぐこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はアドレス変換機構内蔵型マイクロ
プロセッサに関し、特にセグメンテーションやページン
グなどの論理アドレスと物理アドレスとの変換機能を有
するメモリマネージメントユニットが内蔵されたマイク
ロプロセッサに関する。

【０００２】

【従来技術】従来、この種のマイクロプロセッサにおい
ては、同ページセグメント内のバイナリカウンタ順序に
沿った連続する論理アドレスにアクセスする場合、内蔵
されたアドレス変換機能を使用し、その連続する論理ア
ドレスをバイナリカウンタ順序にしたがって物理アドレ
スに変換して外部に出力している。

【０００３】このような従来のマイクロプロセッサで
は、連続する論理アドレスがバイナリカウンタ順序にし
たがって物理アドレスに変換されているので、出力され
た物理アドレスを外部制御回路でデコードしたとき、物
理アドレスベクトルの複数成分が同時に変化することが
ある。

【０００４】すなわち、図７に示すように、アドレスバ
ス101 上のアドレスＡ00〜Ａ03の複数成分がメインメモ
リアクセス時にアドレス“0111”からアドレス“1000”
へと同時に変化するような場合、これらアドレスＡ00〜
Ａ03の同時変化によって外部制御回路からメインメモリ
へのＭＭ（メインメモリ）制御信号121 にデコードグリ
ッジノイズが生じ、スタティックハザードが発生すると
いう問題がある。

【０００５】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、アドレスデコード時の
スタティックハザードの発生を防止することができるア
ドレス変換機構内蔵型マイクロプロセッサの提供を目的
とする。

【０００６】

【発明の構成】本発明によるアドレス変換機構内蔵型マ
イクロプロセッサは、論理アドレスと物理アドレスとの
変換を行う変換機能を内部に有するアドレス変換機構内
蔵型マイクロプロセッサであって、前記変換機能によっ
て連続する論理アドレスを変換するとき、前記連続する
論理アドレスを変換後の隣合う物理アドレスのハミング
距離が１となる物理アドレスに変換する手段を設けたこ
とを特徴とする。

【０００７】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【０００８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、マイクロプロセッサ１では
命令実行ユニット１０によって装置内の制御が行われて
いる。すなわち、命令実行ユニット１０は命令デコード
ユニット１３から転送されるプログラムの指示にしたが
って演算器（ＡＬＵ）１２を使用した数値演算や、汎用
レジスタ１１に対するデータの書込み読出しを行う。

【０００９】また、命令実行ユニット１０は内部にプロ
グラムカウンタなどの制御レジスタ群（図示せず）を持
っており、プログラムカウンタを基にした命令フェッチ
指示や、命令デコードユニット１３から出力されるプロ
グラムのデータバス102 に対するデータアクセス指示に
したがって論理アドレス110 の出力処理も行う。

【００１０】メモリマネージメントユニット１４は命令
実行ユニット１０から出力された論理アドレス110 を受
けて、通常のセグメント変換やページング変換に加えて
論理アドレスと物理アドレスとの変換を行う。この論理
アドレスと物理アドレスとの変換はアドレス変換テーブ
ル１５を参照して行われ、変換された物理アドレス111
はバスインタフェースユニット１６に出力される。

【００１１】アドレス変換テーブル１５には連続する論
理アドレスに各々対応し、変換後の隣り合う物理アドレ
ス間のハミング距離が１となる物理アドレスが予め生成
されて格納されている。

【００１２】バスインタフェースユニット１６はアドレ
スバス101 の使用状況を確認した上で、メモリマネージ
メントユニット１４からの物理アドレス111 をアドレス
バス101 上に出力する。

【００１３】ここで、命令実行ユニット１０が論理的に
連続したアドレスにアクセスする場合、アドレス連続信
号100 が有効となって命令実行ユニット１０から外部に
出力される。また、命令実行ユニット１０が連続でない
論理アドレスにアクセスする場合、アドレス連続信号10
0 が無効となって命令実行ユニット１０から外部に出力
される。よって、図示せぬ周辺回路は命令実行ユニット
１０からのアドレス連続信号100 を監視することで不連
続アクセスを検知することができる。

【００１４】図２は本発明の一実施例のシステム構成を
示すブロック図である。図において、マイクロプロセッ
サ１はシステム内のメインメモリ３と、ローカルメモリ
４〜６と、周辺Ｉ／Ｏ装置７〜９とに夫々データバス10
2 を介して接続されている。

【００１５】アドレスデコーダ２はアドレスバス101 を
介してマイクロプロセッサ１に接続されており、アドレ
スバス101 上のアドレス信号をデコードする。アドレス
デコーダ２はそのデコード結果に応じてメインメモリ３
にＭＭ（メインメモリ）制御信号121 を、ローカルメモ
リ４〜６にＬＭ（ローカルメモリ）制御信号122 〜124
を、周辺Ｉ／Ｏ装置７〜９にＩ／Ｏ制御信号125 〜127
を夫々出力し、各制御信号によってシステム内のデバイ
スを制御する。

【００１６】システム内において、メインメモリ３とロ
ーカルメモリ４〜６と周辺Ｉ／Ｏ装置７〜９とは夫々デ
ータバス102 を介して物理的に接続されている。メイン
メモリ３およびローカルメモリ４〜６にはマイクロプロ
セッサ１が動作するための命令格納領域およびデータ格
納領域が割当てられており、マイクロプロセッサ１はこ
れらメインメモリ３およびローカルメモリ４〜６から命
令を読出して予め定義された命令処理体系にしたがった
処理を行う。その結果、マイクロプロセッサ１は必要で
あれば、メインメモリ３およびローカルメモリ４〜６に
対してデータの書込みおよび読出しなどの処理を行う。

【００１７】周辺Ｉ／Ｏ装置７〜９は夫々フロッピディ
スクやハードディスクなどの補助記憶装置や他の情報処
理機器との間の通信装置などで、メインメモリ３との間
でデータのやりとりを行う。

【００１８】図３は本発明の一実施例によるシステムの
論理アドレスマップを示す図である。図において、論理
アドレス０番地には周辺Ｉ／Ｏ装置７が、論理アドレス
１番地には周辺Ｉ／Ｏ装置８が、論理アドレス２番地に
は周辺Ｉ／Ｏ装置９が夫々割当てられている。

【００１９】また、論理アドレス４番地〜Ｂ番地にはメ
インメモリ３が、論理アドレスＤ番地にはローカルメモ
リ４が、論理アドレスＥ番地にはローカルメモリ５が、
論理アドレスＦ番地にはローカルメモリ６が夫々割当て
られており、論理アドレス３番地および論理アドレスＣ
番地は夫々空き領域となっている。

【００２０】図４は図１のアドレス変換テーブル１５の
内容を示す図である。図において、アドレス変換テーブ
ル１５には連続した論理アドレスを物理アドレスに変換
したときにスタティックハザードが発生しないように予
め作成された物理アドレスが連続した論理アドレスに対
応付けて格納されている。

【００２１】２つのｎ次元アドレスベクトルＵ，ＶをＵ
＝（ｕ1 ，ｕ2 ，……，ｕn ）、Ｖ＝（ｖ1 ，ｖ2 ，…
…，ｖn ）と定義した場合、２つのｎ次元アドレスベク
トルＵ，Ｖの距離ｄH （ｕ，ｖ）は、 ｄH （ｕ，ｖ）＝Σδ（ｕi ，ｖi ） で表される。Σはｉ＝１からｉ＝Ｍまでの総和を示して
いる。

【００２２】ここで、２つのｎ次元アドレスベクトル
Ｕ，Ｖのスカラ成分を夫々のアドレス１ビット毎に割当
てられたものとすると、 δ（ｕ，ｖ）＝０ （ｕとｖとが等しいとき） δ（ｕ，ｖ）＝１ （ｕとｖとが等しくないとき） である。すなわち、距離ｄH （ｕ，ｖ）は２つのｎ次元
アドレスベクトルＵ，Ｖの各スカラ成分（アドレス各ビ
ット）の互いに異なるものの数である。

【００２３】例えば、マイクロプロセッサ１がｎビット
のアドレスバス101 を持っている場合について説明す
る。このマイクロプロセッサ１が持つメモリ領域の論理
的に連続する２つの論理アドレスベクトルを夫々ベクト
ルＡ0 およびベクトルＡ1 と定義し、セグメンテーショ
ンおよびページング機能を持つメモリマネージメントユ
ニット１４によって変換された物理アドレスベクトルを
夫々ベクトルＢ0 およびベクトルＢ1 と定義すると、こ
れら２つの物理アドレスベクトルの距離ｄａH （Ｂ0 ，
Ｂ1 ）は、 ｄａH （Ｂ0 ，Ｂ1 ）＝Σδ（Ｂ0i，Ｂ1i） のように定義される。ここで、Σはｉ＝１からｉ＝ｎま
での総和を示しており、Ｂ0iはベクトルＢ0 のｉビット
目のベクトル成分であり、Ｂ1iはベクトルＢ1 のｉビッ
ト目のベクトル成分である。

【００２４】アドレス変換テーブル１５には上記の式に
よって求められる２つの物理アドレスベクトルの距離ｄ
ａH （Ｂ0 ，Ｂ1 ）、すなわちベクトルＢ0 およびベク
トルＢ1 のハミング距離が１となるような物理アドレス
ベクトルが生成されて格納されている。

【００２５】すなわち、アドレス変換テーブル１５は連
続する論理アドレス‘00000000’〜‘00000010’（‘’
は１６進数）と、連続する物理アドレスのハミング距離
が１となるように、つまり次の物理アドレスとの間で異
なるビットの数が１となるように生成された非連続の物
理アドレスとを夫々対応付けて格納している。

【００２６】例えば、図４に示すように、論理アドレス
と物理アドレスとが対応付けられている場合、論理アド
レス‘00000000’〜‘00000010’に夫々対応する隣り合
う物理アドレスのハミング距離は以下に示すように夫々
１となる。

【００２７】ここで、論理アドレス‘00000001’，‘00
000002’に夫々対応する物理アドレス‘00000001’，
‘00000003’についてみてみると、物理アドレス‘0000
0001’の下位２桁の２進数は“000001”であり、物理ア
ドレス‘00000003’の下位２桁の２進数は“000011”で
あるので、それらのハミング距離つまり異なるビット数
は１となる。

【００２８】また、論理アドレス‘00000007’，‘0000
0008’に夫々対応する物理アドレス‘00000004’，‘00
00000C’についてみてみると、物理アドレス‘0000000
4’の下位２桁の２進数は“000100”であり、物理アド
レス‘0000000C’の下位２桁の２進数は“001100”であ
るので、それらのハミング距離つまり異なるビット数は
１となる。尚、アドレス変換テーブル１５の上記以外の
連続する論理アドレスに対応する物理アドレス間のハミ
ング距離も上述したように１となる。

【００２９】図５は本発明の一実施例によるメモリ接続
例を示す図である。図において、アドレスデコーダ２は
アンドゲート２１〜２４からなっており、これらアンド
ゲート２１〜２４によってアドレスバス101 上のアドレ
ス信号からＳＲＡＭ（staticrandom access memory ）
３０-1〜３０-4，３１-1〜３１-4，３２-1〜３２-4，３
３-1〜３３-4から構成されたメモリ部へのチップセレク
ト（ＣＳ）信号131 〜134 が生成されている。尚、ＳＲ
ＡＭ３０-1〜３０-4，３１-1〜３１-4，３２-1〜３２-
4，３３-1〜３３-4は夫々データバス102 に接続されて
いる。

【００３０】従来のように連続する論理アドレスをバイ
ナリカウンタ順序にしたがって物理アドレスに変換する
場合にはアドレス同時変換時に複数のメモリチップが動
作することがあるため、アドレスデコード信号をフリッ
プフロップなどでラッチしてチップセレクト信号を生成
しなければならない。

【００３１】これに対して、このアドレスデコーダ２に
マイクロプロセッサ１からアドレスバス101 を介して入
力される物理アドレスにおいては隣り合う物理アドレス
間のハミング距離が１なので、チップセレクト信号を生
成するアドレスデコーダ２をアンドゲート２１〜２４の
みで構成することができる。よって、周辺回路を簡単化
することができるとともに、クロック同期時間がないの
でメモリアクセスを高速化することができる。また、上
記のようなメモリシステムでは消費電力の低減を実現す
ることができる。

【００３２】図６は図２のアドレスデコーダ２の動作を
示すタイムチャートである。図においては、マイクロプ
ロセッサ１が論理アドレス０番地から昇順に１番地ずつ
論理アドレスＡ番地までアクセスする場合のアドレスバ
ス101 上のアドレス信号Ａ00〜Ａ03およびアドレスデコ
ーダ２からのＭＭ制御信号121 の変化を示している。

【００３３】ここで、ＭＭ制御信号121 が有効となるの
は、 （ＭＭ制御信号121 ）＝ （論理アドレス４番地に対するアクセス） ｏｒ（論理アドレス５番地に対するアクセス） ｏｒ（論理アドレス６番地に対するアクセス） ｏｒ（論理アドレス７番地に対するアクセス） ｏｒ（論理アドレス８番地に対するアクセス） ｏｒ（論理アドレス９番地に対するアクセス） ｏｒ（論理アドレスＡ番地に対するアクセス） ｏｒ（論理アドレスＢ番地に対するアクセス） の論理条件をとるときである。

【００３４】この論理条件を物理アドレスのデコード条
件の式に変換すると、 （ＭＭ制御信号121 ）＝（反転Ａ03＆Ａ02）＋（Ａ03＆
反転Ａ02）となる。

【００３５】マイクロプロセッサ１が論理アドレス０番
地から昇順に１番地ずつ論理アドレスＡ番地までアクセ
スする場合、メインメモリ３へのアクセスにおいて論理
アドレス７番地から論理アドレス８番地に変化すると
き、従来は物理アドレスが“0111”から“1000”のよう
に複数成分が同時に変化するので、図７に示すように、
ＭＭ制御信号121 にデコードグリッジノイズが生じてス
タティックハザードが発生する。これに対して、本発明
の一実施例ではメインメモリ３へのアクセスにおいて論
理アドレス７番地から論理アドレス８番地に変化すると
き、物理アドレスが“0100”から“1100”のように変化
するので、図６に示すように、ＭＭ制御信号121 にデコ
ードグリッジノイズが生じることはなく、スタティック
ハザードが発生することはない。

【００３６】すなわち、マイクロプロセッサ１では連続
する論理アドレスに対してアクセスする場合、変換され
る物理アドレスがその直前の物理アドレスのビット列に
対してそのビット列のどこか１ビットが変化するだけな
ので、ＭＭ制御信号121 にデコードグリッジノイズが生
じることはない。これはローカルメモリ４〜６へのＬＭ
制御信号122 〜124 や周辺Ｉ／Ｏ装置７〜９へのＩ／Ｏ
制御信号125 〜127 についても同様である。

【００３７】このように、連続する論理アドレス110 を
時間軸方向に連続的に出力する場合、アドレス変換テー
ブル１５を用いて論理アドレス110 を変換後の隣合う物
理アドレスのハミング距離が１となる物理アドレス111
にメモリマネージメントユニット１４で変換するように
することによって、アドレスデコーダ２でアドレスデコ
ードする際にスタティックハザードの発生を防止するこ
とができる。

【００３８】よって、アドレスデコード信号を論理ゲー
トのクロック入力やメモリの制御用信号などにそのまま
使用することができるため、制御回路の簡単化や高速化
を図ることができる。

【００３９】

【発明の効果】以上説明したように本発明によれば、論
理アドレスと物理アドレスとの変換を行う変換機能によ
って連続する論理アドレスを変換するとき、連続する論
理アドレスを変換後の隣合う物理アドレスのハミング距
離が１となる物理アドレスに変換するようにすることに
よって、アドレスデコード時のスタティックハザードの
発生を防止することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例のシステム構成を示すブロッ
ク図である。

【図３】本発明の一実施例によるシステムの論理アドレ
スマップを示す図である。

【図４】図１のアドレス変換テーブルの内容を示す図で
ある。

【図５】本発明の一実施例によるメモリ接続例を示す図
である。

【図６】図２のアドレスデコーダの動作を示すタイムチ
ャートである。

【図７】従来例のアドレスデコーダの動作を示すタイム
チャートである。

【符号の説明】

１ マイクロプロセッサ ２ アドレスデコーダ ３ メインメモリ ４〜６ ローカルメモリ ７〜９ 周辺Ｉ／Ｏ装置 １０ 命令実行ユニット １４ メモリマネージメントユニット １５ アドレス変換テーブル １６ バスインタフェースユニット

Claims (1)

【特許請求の範囲】
1. 【請求項１】 論理アドレスと物理アドレスとの変換を
   行う変換機能を内部に有するアドレス変換機構内蔵型マ
   イクロプロセッサであって、前記変換機能によって連続
   する論理アドレスを変換するとき、前記連続する論理ア
   ドレスを変換後の隣合う物理アドレスのハミング距離が
   １となる物理アドレスに変換する手段を設けたことを特
   徴とするアドレス変換機構内蔵型マイクロプロセッサ。