JPH05160720A - 半導体集積回路内蔵カウンタ - Google Patents

Abstract

(57)【要約】 【目的】 カウンタの検査機能を向上するとともに、回
路規模を縮小する。 【構成】 複数のカウンタ111、112、113 は、テストモー
ド信号発生回路６１のテストモード信号を入力すること
により、並列して動作する。これにより、カウンタクロ
ックを計数する通常動作を、所定時に、当該通常動作が
正常に行なわれるか否かを検査するテストモード動作に
切り替える。また、カウンタクロック発生回路６３は、
同期化回路６２を構成するフリップフロップ３１、３
２、３３の個数に応じ、集積回路同期クロックの発生周
期よりも十分長い周期でカウンタクロックを発生する。
そして、当該カウンタクロック発生回路６３が発生する
カウンタクロックのエッジを検出し、当該エッジを検出
した時にカウンタ111、112、113が発生するデータをフリ
ップフロップ２１、２２、２３、２８にセットする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路に内蔵され、
集積回路の同期クロックとは別のクロックで動作する半
導体集積回路内蔵カウンタに関するものである。

【０００２】

【従来の技術】図２は、従来のカウンタの構成を示す回
路図である。図示のカウンタは、フリップフロップ001、
101、201、301 インバータ501、排他的論理和502、503、504、
論理積505、506でｎビットのカウンタを構成している。
このカウンタは、カウンタクロックCNTCLKの立ち上がり
エッジでカウントアップされる。

【０００３】カウンタの出力は、リードサイクル中に変
化してはならないため、各ビットについてそれぞれ２段
のフリップフロップ002・003、102・103、202・203、302・303
で集積回路のシステムクロックSYSCLKに同期させるよう
にしている。これは、システムクロックSYSCLKと、カウ
ンタクロックCNTCLKとが一方のフリップフロップに同時
に入力されることにより当該フリップフロップの出力が
不安定となっても、他方のフリップフロップによりこれ
を回避するようにするためである。このように、一般的
に非同期の信号の同期化は２段のフリップフロップで受
けることによって行なわれる。これにより、リードサイ
クル中に出力データが変化しないようにされる。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、上
述した構成では、カウンタの機能をＬＳＩテスタ等で検
査するためにはカウンタの最大値のテストベクトルを必
要とする。この最大値は、ｎビット構成のカウンタの場
合、２のｎ乗となる。そして、最近は、カウンタのビッ
ト幅が増大する傾向にあり、これにより、必要とされる
テストベクトルが指数関数的にますます増大し、テスト
作業が煩わしくなるとともに、テスト時間が長くなると
いう問題があった。また、上述した構成では、カウンタ
がタイマ等の用途に使用される場合、集積回路の同期用
のシステムクロックとは別のクロックがカウンタのクロ
ックとして使用される。このため、カウンタ値を読み出
すためには、集積回路の同期用のシステムクロックと同
期させるためにフリップフロップを各ビットに２段挿入
しなければならず、回路規模を増大させると同時に消費
電力も増大するという問題があった。

【０００５】本発明は、以上の点に着目してなされたも
ので、カウンタの機能の検査を行なうためのテストベク
トルの増大を最小限に抑え、機能検査を効率よく行なう
こと、及び同期用のシステムクロックとは別のクロック
で動作するカウンタの読み出しのための回路規模の増大
及び消費電力の増大を最小限に抑えるようにした半導体
集積回路内蔵カウンタを提供することを目的とするもの
である。

【０００６】

【課題を解決するための手段】本発明の半導体集積回路
内蔵カウンタは、カウンタクロックを計数する通常動作
を、所定時に、当該通常動作が正常に行なわれるか否か
を検査するテストモード動作に切り替えるためのテスト
モード信号を発生するテストモード信号発生回路と、当
該テストモード信号発生回路が出力するテストモード信
号を入力することにより、並列して動作するよう、数ビ
ット単位で構成された複数のカウンタとから成ることを
特徴とするものである。

【０００７】本発明の半導体集積回路内蔵カウンタは、
カウンタに入力されるカウンタクロックを、当該カウン
タを構成する半導体集積回路内の集積回路同期クロック
に同期させるため、複数のフリップフロップにより構成
された同期化回路と、当該同期化回路を構成するフリッ
プフロップの個数に応じ、前記集積回路同期クロックの
発生周期よりも十分長い周期で前記カウンタクロックを
発生するカウンタクロック発生回路と、当該カウンタク
ロック発生回路が発生するカウンタクロックのエッジを
検出し、当該エッジを検出した時にカウンタが発生する
データをセットするフリップフロップとから成ることを
特徴とするものである。

【０００８】

【作用】本発明の半導体集積回路内蔵カウンタにおいて
は、カウンタが数ビット単位の複数のカウンタにより構
成されている。これらの複数のカウンタは、テストモー
ド信号発生回路が出力するテストモード信号を入力する
ことにより、並列して動作するようにされる。これによ
り、カウンタクロックを計数する通常動作を、所定時
に、当該通常動作が正常に行なわれるか否かを検査する
テストモード動作に切り替える。

【０００９】本発明の半導体集積回路内蔵カウンタにお
いては、カウンタクロック発生回路は、同期化回路を構
成するフリップフロップの個数に応じ、集積回路同期ク
ロックの発生周期よりも十分長い周期でカウンタクロッ
クを発生する。そして、当該カウンタクロック発生回路
が発生するカウンタクロックのエッジを検出し、当該エ
ッジを検出した時にカウンタが発生するデータをフリッ
プフロップにセットする。これにより、カウンタに入力
されるカウンタクロックを、当該カウンタを構成する半
導体集積回路内の集積回路同期クロックに同期させる。

【００１０】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の半導体集積回路内蔵カウ
ンタの実施例のブロック図であり、図３は、図１のカウ
ンタの詳細を示す回路図である。図１に示す装置は、テ
ストモード信号発生回路６１と、複数のカウンタ111、11
2、113 とを備えている。また、図示の装置は、同期化回
路６２と、カウンタクロック発生回路６３と、フリップ
フロップ２１、２２、２３、２８とを備えている。カウ
ンタ111、112、113 は、８ビットカウンタを構成する。各
カウンタ111、112、113 の内部構成は、同様であるので、
図３によりカウンタ111 のみについて説明する。

【００１１】キャリッジ入力ＣＩは、排他的論理和５、
論理積９、１０、１１の入力に接続されている。カウン
トクリア信号ＣＬＲは、各フリップフロップ１、２、
３、４の同期クリア入力ＣＲに接続されている。一方、
論理積９、１０、１１の出力は、それぞれ排他的論理和
６、７、８の入力に接続されている。そして、排他的論
理和５、６、７、８の出力は、フリップフロップ１、
２、３、４のデータ入力Ｄに接続されている。また、フ
リップフロップ１の出力Ｑは、データＤ０としてカウン
タの外部に出力されるとともに、論理積９、１０、１
１、１２に接続されている。

【００１２】更に、フリップフロップ２の出力Ｑは、デ
ータＤ１としてカウンタの外部に出力されるとともに、
論理積１０、１１、１２に接続されている。更にまた、
フリップフロップ３の出力Ｑは、データＤ２としてカウ
ンタの外部に出力されるとともに、論理積１１、１２に
接続されている。そして、論理積１２の出力は、キャリ
アウトＣＯとしてカウンタの外部に出力されている。他
方、カウンタ用クロック入力TCLKは、各フリップフロッ
プ１、２、３、４に接続されている。また、カウントイ
ネーブル信号ENBLは、論理和４１、論理積５２、５３に
接続されている。そして、カウンタ111 のキャリアウト
信号ＣＯは、論理積５２、５３に接続されている。

【００１３】また、カウントクリア信号ＣＬＲは、カウ
ンタ111、112、113 のクリア入力ＣＬＲに接続されてい
る。更にまた、テストモード信号TSMDは、論理和３５、
４１、４２、４３に接続されている。そして、論理積５
２、５３の出力は、それぞれ論理和４２、４３に接続さ
れている。カウンタクロックCNTCLKは、カウンタ111、11
2、113 のカウンタ用クロック入力TCLKに接続されるとと
もに、フリップフロップ３１のデータ入力Ｄに接続され
ている。そして、フリップフロップ３１の出力Ｑは、フ
リップフロップ３２のデータ入力Ｄに接続されている。
更に、フリップフロップ３２の出力Ｑは、フリップフロ
ップ３３と論理積３４に接続されている。そして、フリ
ップフロップ３３の出力Ｑは、反転され、論理積３４に
接続されている。論理積３４の出力は、論理和３５に接
続されている。

【００１４】また、集積回路の同期用のシステムクロッ
クSYSCLKは、各フリップフロップ３１、３２、３３のク
ロック入力に接続されている。そして、論理和３５の出
力は、ラッチ２１、２２、２３、２８のゲート入力Ｇに
接続されている。上述した各カウンタ111、112、113 の各
出力Ｄ０〜Ｄ７は、それぞれラッチ２１、２２、２３、
２８のデータ入力Ｄに接続されている。そして、ラッチ
２１、２２、２３、２８の出力Ｑがそれぞれ出力Ｑ０、
Ｑ１、Ｑ２、Ｑｎとして外部に出力されている。

【００１５】図４及び図５は、本発明のカウンタの通常
動作を説明するタイムチャートである。ここに、図５
は、図４の続きである。通常動作状態では、テストモー
ド信号TSMDは、“０”とされる。そして、カウントイネ
ーブル信号ENBLが“１”であれば、カウントクリア信号
ＣＬＲが“１”のとき、カウンタクロックCNTCLKの立ち
上がりエッジでカウンタ111、112、113 の各フリップフロ
ップ１、２、３、４（カウンタ112、113 については図示
省略）がクリアされ、“０”がセットされる。カウント
クリア信号ＣＬＲが“０”になると、カウンタ111 のキ
ャリ入力ＣＩは“１”になるので、カウンタクロックCN
TCLKの立ち上がりエッジでカウントアップされ、カウン
タクロックCNTCLKの立ち上がりエッジ毎にカウントアッ
プが繰り返される。カウンタ112 のキャリ入力ＣＩは、
カウンタ111 の出力Ｄ０、Ｄ１、Ｄ２、Ｄ７がすべて
“１”の時、カウンタ112 のキャリ入力ＣＩが“１”に
なり、カウンタ112 でカウントアップが開始されること
になる。このことについては、カウンタ113 においても
同様であり、カウンタ112 のＬＳＢ側のすべてのビット
が“１”の時、カウントアップが開始される。

【００１６】また、カウンタクロックCNTCLKは、フリッ
プフロップ３１、３２で同期化される。これは、前述し
たように、一般的に非同期信号の同期化に使用されるフ
リップフロップによる２段受け回路である。そして、フ
リップフロップ３３と論理積３４で前微分がとられる。
この場合、テストモード入力が“０”なので、ラッチ２
１、２２、２３、２８のゲート入力が１クロックサイク
ルの間“１”になり、カウンタ111、112、113 の出力がラ
ッチされ、カウンタ111、112、113 の出力が同期化され
る。

【００１７】カウンタクロックCNTCLKは、集積回路同期
クロックSYSCLKよりも十分遅いので、次のカウンタクロ
ックCNTCLKの立ち上がりエッジでラッチ２１、２２、２
３、２８にデータがセットされるタイミングよりも遅く
なる。つまり、カウンタクロックCNTCLKの周期は、集積
回路同期クロックSYSCLKの周期の３倍以上の周期に設定
されている。このため、フリップフロップ３１、３２、
３３による同期化が完了し、ラッチ２１、２２、２３、
２８にデータがセットされるタイミングにおいても、依
然として次のカウンタCNTCLKの立ち上がりエッジは発生
しておらず、従って、カウンタ111、112、113 の出力は変
化していない。

【００１８】図６及び図７は、本発明のカウンタのテス
トモード動作を示すタイムチャートである。ここに、図
７は、図６の続きである。この状態では、テストモード
信号TSMDは、“１”とされている。論理和４１、４２、
４３によってカウンタ111、112、113 のキャリ入力ＣＩ
は、常に“１”となり、カウンタ111、112、113 で並列し
てカウントアップが行なわれる。また、論理和３５によ
ってラッチ２１、２２、２３、２８のゲート入力も常に
“１”となり、カウンタ111、112、113 の出力がスルーで
出力される。テストモード時は、この出力がそのまま集
積回路の外部に出力されるようになっているため、外部
でそのままカウントアップを観測できる。観測の際は、
出力端子Ｑ０、Ｑ１、Ｑ２、Ｑｎに図示しない集積回路
テスタを接続することにより行なわれるが、この場合、
例えば、各カウンタ111、112、113のビット幅が８ビット
であり、カウンタの数が４個の場合は、出力端子の数ｎ
は３２個であり、計数表示には“00000000、00000000、
00000000、00000000”から“11111111、11111111、1111
1111、11111111”までが表示される。つまり、４つの同
じカウントアップの状態が並列して観測される。

【００１９】集積回路をＬＳＩテスタ等で検査する場
合、カウンタクロックCNTCLKは検査に合わせ、同期化の
問題が起こらないように最適化できる。また、カウンタ
111 からカウンタ112 へ、更にはその上位へのキャリ
は、通常モードで検査することができる。例えば、各カ
ウンタ111、112、113 のビット幅が８ビットであり、カウ
ンタの数が４個の場合は、まず、予め“00000000、0000
0000、00000000、11111111”をセットする。そして、
“00000000、00000000、00000000、11111111”から“00
000000、00000000、00000001、00000000”へのカウント
アップの状態が観測されれば、正常であることが確認さ
れる。

【００２０】次に、予め“00000000、00000000、111111
11、11111111”をセットする。そして、“00000000、00
000000、11111111、11111111”から“00000000、000000
01、00000000、00000000”へのカウントアップの状態が
観測されれば、正常であることが確認される。最後に、
予め“00000000、11111111、11111111、11111111”をセ
ットする。そして、“00000000、11111111、11111111、
11111111”から“00000001、00000000、00000000、0000
0000”へのカウントアップの状態が観測されれば、正常
であることが確認される。以上の試験の結果、すべての
試験が終了する。

【００２１】

【発明の効果】以上説明したように、本発明の半導体集
積回路内蔵カウンタによれば、テストモードを設け、テ
ストモード時にはカウンタを８ビット等の数ビット単位
で並列して動作させることとし、そのカウントをそのま
ま外部に出力するようにしたので、ＬＳＩテスタ等によ
る検査において、必要とされるテストベクトルの数を２
のｎ乗から２の８＋ａ乗に減らすことができる。ここ
に、ａは、検査に余裕を持たせるための若干の数値であ
る。また、カウンタ出力にラッチを設け、カウンタクロ
ックの立ち上がりエッジが検出された場合のみ、カウン
タ出力をラッチにセットするようにしたので、カウンタ
の出力段に同期化に必要であった２段のフリップフロッ
プを削減することができる。このため、クロック動作す
るゲートを削減することができ、従って、回路規模を縮
小することができるとともに、消費電力を低減すること
ができる。

【図面の簡単な説明】

【図１】本発明の本発明の半導体集積回路内蔵カウンタ
の実施例のブロック図である。

【図２】従来のカウンタの構成を示す回路図である。

【図３】図１のカウンタの詳細を示す回路図である。

【図４】本発明のカウンタの通常動作を説明するタイム
チャートである。

【図５】本発明のカウンタの通常動作を説明するタイム
チャートである。

【図６】本発明のカウンタのテストモード動作を説明す
るタイムチャートである。

【図７】本発明のカウンタのテストモード動作を説明す
るタイムチャートである。

【符号の説明】

６１ テストモード信号発生回路 ６２ 同期化回路 ６３ カウンタクロック発生回路 ２１、２２、２３、２８ フリップフロップ 111、112、113 カウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 カウンタクロックを計数する通常動作
   を、所定時に、当該通常動作が正常に行なわれるか否か
   を検査するテストモード動作に切り替えるためのテスト
   モード信号を発生するテストモード信号発生回路と、 当該テストモード信号発生回路が出力するテストモード
   信号を入力することにより、並列して動作するよう、数
   ビット単位で構成された複数のカウンタとから成ること
   を特徴とする半導体集積回路内蔵カウンタ。
2. 【請求項２】 カウンタに入力されるカウンタクロック
   を、当該カウンタを構成する半導体集積回路内の集積回
   路同期クロックに同期させるため、複数のフリップフロ
   ップにより構成された同期化回路と、 当該同期化回路を構成するフリップフロップの個数に応
   じ、前記集積回路同期クロックの発生周期よりも十分長
   い周期で前記カウンタクロックを発生するカウンタクロ
   ック発生回路と、 当該カウンタクロック発生回路が発生するカウンタクロ
   ックのエッジを検出し、当該エッジを検出した時にカウ
   ンタが発生するデータをセットするフリップフロップと
   から成ることを特徴とする半導体集積回路内蔵カウン
   タ。