JPH05158713A - マルチタスク対応用プロセッサ回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来システムがマルチタスク未対応で、その
互換システムをマルチタスク対応にする時、本発明のマ
ルチタスク対応用プロセッサを付加し互換可能のマルチ
タスク対応システムを得る。 【構成】 システムから命令を受け取るための命令レジ
スタ１と、Ｉ／Ｏコマンドの発行状態をトレースし記憶
するアドレスレジスタ回路２１〜２３と、アドレス比較
回路１４と、バストレースレジスタ回路３１〜３３を有
し、この値によりマイクロプロセッサ５でシステム本体
内の動作をエミュレートする。また、仮想ビデオＲＡＭ
をシステムのメインメモリにして、マイクロプロセッサ
５からバス制御回路９とデータ入出力回路１２及びアド
レス出力回路１３を通し直接アクセスすることにより、
グラフ部のアクセレータ等のエミュレートも可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチタスク対応用プロ
セッサ回路に関し、特に従来システムがマルチタスク対
応でなく、その互換システムでマルチタスク対応したシ
ステム用のマルチタスク対応用プロセッサ回路に関す
る。

【０００２】

【従来の技術】従来、この種のシステムをマルチタスク
対応にする場合、ハードウエア的にマルチタスクに対応
できない項目は、本体コンピュータシステムのプロセッ
サでエミュレート可能な項目はエミュレートを行ってい
たが、その他の項目は、マルチタスクに対応できなかっ
た。

【０００３】従って、従来この種の技術は存在しない。

【０００４】

【発明が解決しようとする課題】従来の方法だと、従来
システムの完全互換マルチタスク対応用システムが構築
できない問題がある。

【０００５】

【課題を解決するための手段】本発明のマルチタスク対
応用プロセッサ回路は、マルチタスクを使用するコンピ
ュータシステムにおいて、コンピュータシステムからの
命令を記憶する命令レジスタ回路と、コンピュータシス
テムとデータのやりとりを行うデータレジスタ回路と、
アドレスバスの内容をデコードするアドレスデコード回
路と、コンピュータシステムの制御信号、アドレスデコ
ード回路の出力により命令レジスタ回路、データレジス
タ回路の制御信号を発行するレジスタ制御回路と、命令
レジスタ回路のデータを参照して処理を行うマイクロプ
ロセッサと、マイクロプロセッサ用のプログラムを格納
したＲＯＭ回路と、マイクロプロセッサの作業用である
ＲＡＭ回路を有している。

【０００６】また上記のマルチタスク対応用プロセッサ
回路に加えて、命令レジスタ回路にデータが書き込まれ
るとマイクロプロセッサへ割り込み信号を発行する割り
込み発生回路を具備するマルチタスク対応用プロセッサ
回路が提示されている。

【０００７】更に、アドレスをシステムアドレスバスへ
出力するアドレス出力回路と、システムデータバスとの
間でデータの入出力を行うデータ入出力回路と、システ
ムコマンドバスへバス使用要求コマンドを発行するバス
制御回路を具備するマルチタスク対応用プロセッサ回路
も示されている。

【０００８】更にまた、この３番目のマルチタスク対応
用プロセッサ回路に、調査するアドレスを記憶する複数
のアドレスレジスタ回路と、この複数のアドレスレジス
タ回路の出力とシステムアドレスバスの内容を比較する
アドレス比較回路と、このアドレス比較回路の出力結果
によりシステムデータバスとシステムコマンドバスの内
容を取り込む複数のバストレースレジスタ回路を具備す
るマルチタスク対応用プロセッサ回路の発明が提示され
ている。

【０００９】

【作用】本発明のマルチタスク対応用プロセッサ回路
は、従来のマルチタスクを使用するコンピュータシステ
ムに上記のように４種類の回路群を追加して４種類のマ
ルチタスク対応用プロセッサ回路を構成している。

【００１０】このようにマルチタスク対応用プロセッサ
回路を構成し、その何れかと従来のコンピュータシステ
ムとをシステムデータ、システムコマンド、システムア
ドレスの各バスを介して結合することにより、従来のコ
ンピュータシステムでマルチタスク対応が出来ないこと
がある場合でも、従来のコンピュータシステムとの互換
性を有するマルチタスク対応用コンピュータシステムが
得られる。

【００１１】

【実施例】次に本発明について図面を参照して説明す
る。

【００１２】図１，２，３，４はそれぞれ本発明の請求
項１，２，３，４に対応するマルチタスク対応用プロセ
ッサ回路の実施例の回路構成を示し、システムデータ、
アドレス、コマンドの各バスを介して従来のコンピュー
タシステムに連結されて各種のマルチタスク対応可能な
コンピュータシステムが構成される。

【００１３】図１は、本発明の一実施例である。図１に
おいて、命令レジスタ回路１はコンピュータシステムか
ら発行される動作要求命令を記憶し、データレジスタ回
路２はコンピュータシステムからの動作要求命令を実行
するためにデータをやりとりする。アドレスデコード回
路３はシステムアドレスバス１１ｂからレジスタ制御回
路４に送られるアドレスをデコードし、レジスタ制御回
路４はシステムコマンドバス１１ｃとアドレスデコード
回路３の出力からレジスタ制御信号を作成する。マイク
ロプロセッサ５はコンピュータシステムと協同して従来
実施不可能であったマルチタスクを実行し、ＲＯＭ回路
６にはマイクロプロセッサ５用のプログラムが格納さ
れ、ＲＡＭ回路７にはマイクロプロセッサの作業領域の
プログラム等が格納されている。

【００１４】ここで、コンピュータシステムはＩ／Ｏコ
マンドにより拡張プロセッサへ動作要求命令を発行する
ものとする。コンピュータシステムが動作要求命令を発
行する場合、システムアドレスバス１１ｂに命令レジス
タ回路１のアドレスを出力し、システムデータバス１１
ａに動作タスク番号と命令内容、システムコマンドバス
１１ｃにＩ／Ｏライトコマンドを出力する。アドレスデ
コード回路３は、システムアドレスバス１１ｂに命令レ
ジスタ回路１のアドレスが出力されていることを確認し
てレジスタ制御回路４へ知らせる。レジスタ制御回路４
は、システムコマンドバス１１ｃにＩ／Ｏライトコマン
ドが出力されていることを確認して、命令レジスタ回路
１にシステムデータバス１１ａの内容を取り込むよう指
示する。命令レジスタ回路１はレジスタ制御回路４の指
示に従い、システムデータバス１１ａの内容を取り込
む。マイクロプロセッサ５は、命令レジスタ回路１の内
容をときどきチェックしており、コンピュータシステム
からの命令を確認できたときは、命令レジスタ回路１の
内容を消去し、その命令に従い処理をスタートさせる。
なお、命令レジスタ回路１の内奥の内容のチェック方法
は、マイクロプロセッサ５がレジスタ制御回路４に命令
レジスタ回路１の内容の読み込み指示をすれば、レジス
タ制御回路４は命令レジスタ回路１へローカルデータバ
ス５１ａへのデータ出力指示を行い、マイクロプロセッ
サ５がデータを取り込みチェックできる。

【００１５】この時、処理の内容はコンピュータシステ
ムの内部資源の内、マルチタスクに対応できないものを
各タスクごとにエミュレート動作を行うものである。

【００１６】なお、マイクロプロセッサ５は通常ＲＯＭ
回路６に記憶されている命令コードにより動作してお
り、処理途中でデータ作業領域が必要になったときはＲ
ＡＭ回路７を使用する。

【００１７】マイクロプロセッサ５が命令コードを取り
込むには、まずマイクロプロセッサ５がＲＯＭ回路６に
対し、ローカルアドレスバス５１ｂに動作アドレスを出
力する。さらに、マイクロプロセッサ５がＲＯＭ回路６
に対し、データ出力するよう指示すると、ＲＯＭ回路６
はローカルデータバス５１ａに命令コードを出力する。
マイクロプロセッサ５はこのデータを取り込み次の命令
を実行する。上記で、ＲＯＭ回路６に対するデータ出力
指示を、ＲＡＭ回路７に対するデータ出力指示に変更す
ると、マイクロプロセッサ５はＲＡＭ回路７に書かれた
データを読みとることができる。また、マイクロプロセ
ッサ５がローカルデータバス５１ａへ書き込みデータを
出力し、ＲＡＭ回路７へデータ書き込み指示をすれば、
ＲＡＭ回路７へデータ書き込みができる。なお、命令コ
ードをＲＡＭ回路７へ書き込み、マイクロプロセッサ５
を動作させることもできる。

【００１８】コンピュータシステムからの動作要求命令
に詳細データが必要なときは、コンピュータシステムは
命令レジスタ回路１へのデータ書き込みと同様な方法
で、データレジスタ回路２へデータの書き込みを行う。
マイクロプロセッサ５は、やはり命令レジスタ回路１か
らのデータ取り込みと同様な方法で、データレジスタ回
路２から詳細データを取得する。

【００１９】コンピュータシステムからの動作要求命令
でマルチタスク対応用プロセッサ回路からデータ出力が
要求されている場合は、まずマイクロプロセッサ５がロ
ーカルデータバス５１ａへ応答データを出力し、レジス
タ制御回路４へデータレジスタ回路２に対しデータ書き
込みを行うよう指示する。レジスタ制御回路４はデータ
レジスタ回路２に対し、ローカルデータバス５１ａの内
容を書き込むよう指示し、データレジスタ回路２はその
指示に従いローカルデータバス５１ａの内容を取り込
む。コンピュータシステムはシステムアドレスバス１１
ｂにデータレジスタ回路２を示すアドレスを出力し、シ
ステムコマンドバス１１ｃへＩ／Ｏリードコマンドを出
力する。アドレスデコード回路３は、システムアドレス
バス１１ｂにデータレジスタ回路２のアドレスが出力さ
れていることを確認してレジスタ制御回路４へ知らせ
る。レジスタ制御回路４は、システムコマンドバス１１
ｃにＩ／Ｏリードコマンドが出力されていることを確認
して、命令レジスタ回路１に内容をシステムデータバス
１１ａへ出力するよう指示する。命令レジスタ回路１は
レジスタ制御回路４の指示に従い、システムデータバス
１１ａへデータを出力し、コンピュータシステムはその
内容を取り込む。

【００２０】このようにして、コンピュータシステムの
内部資源のエミュレートが可能となる。

【００２１】次に第２の発明の一実施例を図２を用いて
説明する。

【００２２】図２において、割り込み発生回路８はマイ
クロプロセッサ５に対して割り込み作用を指示する。そ
して本実施例は、第１の発明の動作以外に以下の動作を
行う。

【００２３】命令レジスタ回路１でコンピュータシステ
ムからデータ書き込みを行うと、割り込み発生回路８は
アドレスデコード回路３からシステムアドレスバス１１
ｂに命令レジスタ回路１のアドレスが出力されていると
の連絡を受ける。更に、レジスタ制御回路４からシステ
ムコマンドバス１１ｃにＩ／Ｏライトコマンドが出力さ
れていることを入力すると、割り込み発生回路８はマイ
クロプロセッサ５に割り込み要求を発行する。

【００２４】このことにより、マイクロプロセッサ５は
命令レジスタ回路１の定期的な内容チェックから解放さ
れる。

【００２５】次に第３の発明の一実施例を図３を用いて
説明する。

【００２６】図３において、バス制御回路９はマイクロ
プロセッサ５からの出力要求コマンドをシステムコマン
ドバス１１ｃへ出力し、データ入出力回路１２はマイク
ロプロセッサ５とシステムデータバス１１ａとの間で直
接データのやりとりを行い得るようにし、アドレス出力
回路１３はマイクロプロセッサ５の出力アドレスをシス
テムアドレスバス１１ｂに出力する。

【００２７】本実施例は、第２の発明の動作以外に以下
の動作を行う。すなわち、コンピュータシステムからの
動作要求命令の内容でコンピュータシステムのメモリ等
へデータの出力が必要であった場合、次の動作を行う。

【００２８】マイクロプロセッサ５はまずローカルアド
レスバス５１ｂへメモリアドレスを出力し、バス制御回
路９へアドレスをコンピュータシステムへ出力するよう
指示する。バス制御回路９はアドレス出力回路１３へロ
ーカルアドレスバス５１ｂの内容をシステムアドレスバ
ス１１ｂへ出力するよう指示する。アドレス出力回路１
３は指示どおりローカルアドレスバス５１ｂの内容をシ
ステムアドレスバス１１ｂへ出力する。次に、マイクロ
プロセッサ５はローカルデータバス５１ａに書き込みデ
ータを出力し、バス制御回路９に対し、データをコンピ
ュータシステムへ出力するよう指示する。バス制御回路
９はデータ入出力回路１２に対し、ローカルデータバス
５１ａの内容をシステムデータバス１１ａへ出力するよ
う指示する。データ入出力回路１２はバス制御回路９の
指示どおり、ローカルデータバス５１ａの内容をシステ
ムデータバス１１ａへ出力する。最後に、マイクロプロ
セッサ５はバス制御回路９に対し、メモリライトコマン
ドをシステムに出力するよう指示する。バス制御回路９
は指示どおり、メモリライトコマンドをシステムコマン
ドバス１１ｃへ出力する。これにより、コンピュータシ
ステムのメモリへデータが書き込まれることになる。

【００２９】また、上記でデータをマイクロプロセッサ
５から出力せず、システムデータバス１１ａの内容を取
り込んで、メモリライトコマンドの代わりにメモリリー
ドコマンドを出力すれば、システムのメモリから直接デ
ータの読み出しを行える。

【００３０】これにより、システムメモリを仮想ビデオ
ＲＡＭに見立てることにより、ビデオＲＡＭに対する高
速描写システムのエミュレートが可能となる。

【００３１】次に第４の発明の一実施例を図４を用いて
説明する。図４において、アドレスレジスタ回路２１，
２２，２３はトレースするシステムアドレスを記憶し、
アドレス比較回路１４はシステムアドレスバス１１ｂと
アドレスレジスタ回路２１，２２，２３の内容を比較
し、バストレースレジスタ回路３１，３２，３３はアド
レス比較回路１４で一致したＩ／Ｏ命令のデータを取り
込む。

【００３２】本実施例は、第３の発明の動作以外に以下
の動作を行う。

【００３３】まず、コンピュータシステムの要求に従
い、マイクロプロセッサ５はアドレスレジスタ回路２
１，２２，２３にデータを書き込むためＩ／Ｏトレース
アドレスをローカルデータバス５１ａに出力し、アドレ
スレジスタ回路２１，２２，２３に一つづつ書き込みを
指示する。本実施例ではアドレスレジスタ回路は３本定
義されているため、３種類のＩ／Ｏアドレスを書き込み
ことができる。アドレス比較回路１４はアドレスレジス
タ回路２１，２２，２３の内容とシステムアドレスバス
１１ｂの値を比較し、レジスタ制御回路４と割り込み発
生回路８へ知らせる。次に、コンピュータシステムは動
作中のタスク番号を第１の発明と同様な方法で命令レジ
スタ回路１にセットし、マイクロプロセッサ５はその内
容を受け取る。それにともない、マイクロプロセッサ５
がレジスタ制御回路４へＩ／Ｏアドレストレース開始を
指示すると、アドレス比較回路１４からＩ／Ｏアドレス
の一致が報告された時点でバストレースレジスタ回路３
１，３２，３３へシステムデータバス１１ａの内容を取
り込むよう指示する。バストレースレジスタ回路３１，
３２，３３は一致したアドレスレジスタ回路２１，２
２，２３の内容に対応したレジスタへデータの書き込み
を行う。また、割り込み発生回路８はマイクロプロセッ
サ５に対し割り込み要求を行う。マイクロプロセッサ５
は割り込み信号を受けて、レジスタ制御回路４を経由し
てバストレースレジスタ回路３１，３２，３３にデータ
をローカルデータバス５１ａへ出力するように要求し
て、データを取り込む。その内容により、対応内部資源
のエミュレートを実施する。

【００３４】本実施例は、本体コンピュータシステムの
Ｉ／Ｏアドレス出力値を変換できるか、本体コンピュー
タシステムのＩ／Ｏレジスタの動作を止めることができ
る必要があるが、システムプログラムでＩ／Ｏ命令を解
析する必要がなく、本体コンピュータの性能アップが実
現できる。

【００３５】

【発明の効果】本発明は以上説明したようにマルチタス
ク対応用プロセッサ回路を構成することにより、ハード
ウエアでマルチタスクに対応できない項目でソフトウエ
アでエミュレートできない項目があるシステムにおいて
も、従来システムとの互換性を持ったマルチタスクシス
テムが構築できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の発明の一実施例を示すブロック
図である。

【図２】本発明の第２の発明の一実施例を示すブロック
図である。

【図３】本発明の第３の発明の一実施例を示すブロック
図である。

【図４】本発明の第４の発明の一実施例を示すブロック
図である。

【符号の説明】

１ 命令レジスタ回路 ２ データレジスタ回路 ３ アドレスデコード回路 ４ レジスタ制御回路 ５ マイクロプロセッサ ６ ＲＯＭ回路 ７ ＲＡＭ回路 ８ 割り込み発生回路 ９ バス制御回路 １２ データ入出力回路 １３ アドレス出力回路 １４ アドレス比較回路 ２１ アドレスレジスタ回路 ２２ アドレスレジスタ回路 ２３ アドレスレジスタ回路 ３１ バストレースレジスタ回路 ３２ バストレースレジスタ回路 ３３ バストレースレジスタ回路 ３ａ アドレスデコード信号 ４ａ データレジスタ制御信号 ４ｂ 命令レジスタ制御信号 ４ｃ 割り込みトリガ信号 ４ｄ バストレースレジスタ制御信号 ５ａ レジスタコマンド信号 ５ｂ ＲＯＭ制御信号 ５ｃ ＲＡＭ制御信号 ５ｄ ローカルコマンドバス ５ｅ アドレスレジスタ制御信号 ８ａ 割り込み信号 ９ａ データ入出力制御回路 ９ｂ アドレス出力制御回路 １１ａ システムデータバス １１ｂ システムアドレスバス １１ｃ システムコマンドバス １４ａ トレースアドレス一致信号 ２１ａ トレースアドレスバス ５１ａ ローカルデータバス ５１ｂ ローカルアドレスバス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マルチタスクを使用するコンピュータシ
   ステムにおいて、 コンピュータシステムからの命令を記憶する命令レジス
   タ回路と、 コンピュータシステムとデータのやりとりを行うデータ
   レジスタ回路と、 アドレスバスの内容をデコードするアドレスデコード回
   路と、 コンピュータシステムの制御信号、前記アドレスデコー
   ド回路の出力により前記命令レジスタ回路、データレジ
   スタ回路の制御信号を発行するレジスタ制御回路と、 命令レジスタ回路のデータを参照して処理を行うマイク
   ロプロセッサと、 前記マイクロプロセッサ用のプログラムを格納したＲＯ
   Ｍ回路と、 前記マイクロプロセッサの作業用であるＲＡＭ回路を、 具備することを特徴とするマルチタスク対応用プロセッ
   サ回路。
2. 【請求項２】 請求項１に、 前記命令レジスタ回路にデータが書き込まれた時前記マ
   イクロプロセッサへ割り込み信号を発行する割り込み発
   生回路を具備することを特徴とするマルチタスク対応用
   プロセッサ回路。
3. 【請求項３】 請求項２に、 アドレスをシステムアドレスバスへ出力するアドレス出
   力回路と、 システムデータバスとの間でデータの入出力を行うデー
   タ入出力回路と、 システムコマンドバスへバス使用要求コマンドを発行す
   るバス制御回路を、 具備することを特徴とするマルチタスク対応用プロセッ
   サ回路。
4. 【請求項４】 請求項３に、 調査するアドレスを記憶する複数のアドレスレジスタ回
   路と、 前記複数のアドレスレジスタ回路の出力とシステムアド
   レスバスの内容を比較するアドレス比較回路と、 前記アドレス比較回路の出力結果によりシステムコマン
   ドバス及びシステムデータバスの内容を取り込む複数の
   バストレースレジスタ回路を、 具備することを特徴とするマルチタスク対応用プロセッ
   サ回路。