JPH05145045A - Semiconductor storage device and its manufacture - Google Patents

Semiconductor storage device and its manufacture

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JPH05145045A
JPH05145045A JP3300888A JP30088891A JPH05145045A JP H05145045 A JPH05145045 A JP H05145045A JP 3300888 A JP3300888 A JP 3300888A JP 30088891 A JP30088891 A JP 30088891A JP H05145045 A JPH05145045 A JP H05145045A
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well
semiconductor
semiconductor region
memory cell
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Natsuo Ajika
夏夫 味香
Makoto Oi
誠 大井
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Abstract

PURPOSE:To prevent adverse influence upon other regions when a negative voltage is applied to a first region of a peripheral circuit part, by forming a second semiconductor region of second conductivity type so as to surround a first semiconductor region of first conductivity type, and forming a third semiconductor region of first conductivity type at a specified distance from the first semiconductor region. CONSTITUTION:In a flash EEPROM of a 5V single power supply system, a P well 2 is formed in a X decoder region in a specified region on the main surface of an N-type semiconductor substrate 1, an N well 4 is formed in the X decoder region at a specified distance from the P well 2, and a P well 3 is formed in a memory cell array region at specified distances from the P well 2 and the N well 4. A peripheral circuit part for controlling the operation of a memory cell array part is formed on the surface of the P well 2. The memory cell array part is formed on the surface of the P well 3. Thereby, when a negative voltage is applied to the peripheral circuit part, voltage is not applied to the other semiconductor region in virtue of the well 4, so that adverse influence is not exerted on other elements.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に、情報を記憶するためのメ
モリセルアレイ部とそのメモリセルアレイ部の動作制御
を行なうための周辺回路部とを有し、電気的に情報の書
込および消去が可能な半導体記憶装置およびその製造方
法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly to a memory cell array portion for storing information and a peripheral circuit portion for controlling the operation of the memory cell array portion. The present invention relates to a semiconductor memory device capable of electrically writing and erasing information and a manufacturing method thereof.

【0002】[0002]

【従来の技術】従来、電気的に情報の書込および消去が
可能な不揮発性の半導体記憶装置として、EEPROM
(Electrically Erasableand
Programable Read Only Me
mory)が知られている。このEEPROMは、書
込、消去ともに電気的に行なえるという利点はあるが、
メモリセルに2つのトランジスタを必要とするため、高
集積化が困難であるという問題点があった。そこで、従
来、メモリセルが1つのトランジスタで構成され、書込
まれた情報を電気的に一括消去することが可能なフラッ
シュEEPROMが提案されている。これらは、たとえ
ば、米国特許第4,868,619号などに開示されて
いる。
2. Description of the Related Art Conventionally, an EEPROM has been used as a nonvolatile semiconductor memory device capable of electrically writing and erasing information.
(Electrically Erasable
Programmable Read Only Me
is known. This EEPROM has the advantage that it can be electrically written and erased,
Since the memory cell requires two transistors, there is a problem that it is difficult to achieve high integration. Therefore, conventionally, there has been proposed a flash EEPROM in which a memory cell is composed of one transistor, and written information can be electrically erased collectively. These are disclosed, for example, in US Pat. No. 4,868,619.

【0003】図8は、従来のフラッシュEEPROMの
一般的な構成を示すブロック図である。図8を参照し
て、フラッシュEEPROMは、データを記憶するため
のメモリセル(図示せず)がマトリックス状に複数個配
置されたメモリセルアレイ100と、外部からのアドレ
ス信号を解読してメモリセルアレイ100の行および列
を選択するためのXデコーダ101およびYデコーダ1
02と、Yゲート103と、Yゲート103に接続さ
れ、データの入出力を行なうための入出力回路105
と、Yゲート103および入出力回路105に接続さ
れ、外部からの制御信号に基づいてフラッシュEEPR
OMの動作制御を行なうための制御回路104とを備え
ている。Xデコーダ101、Yデコーダ102、Yゲー
ト103、制御回路104、入出力回路105およびメ
モリセルアレイ100は、半導体チップ106上の同一
基板上に形成されている。さらに、半導体チップ106
には、電源入力端子VC C (5V)107と、高圧電源
入力端子Vp p (12V)108とが設けられている。
すなわち、従来では、外部から2つの電源(5V,12
V)が供給される2電源方式が採用されている。
FIG. 8 is a block diagram showing a general structure of a conventional flash EEPROM. Referring to FIG. 8, the flash EEPROM includes a memory cell array 100 in which a plurality of memory cells (not shown) for storing data are arranged in a matrix, and a memory cell array 100 that decodes an external address signal. Decoder 101 and Y Decoder 1 for Selecting Rows and Columns of
02, a Y gate 103, and an input / output circuit 105 connected to the Y gate 103 for inputting / outputting data.
And a flash EEPR connected to the Y gate 103 and the input / output circuit 105 based on a control signal from the outside.
And a control circuit 104 for controlling the operation of the OM. The X decoder 101, the Y decoder 102, the Y gate 103, the control circuit 104, the input / output circuit 105, and the memory cell array 100 are formed on the same substrate on the semiconductor chip 106. Further, the semiconductor chip 106
A power supply input terminal V CC (5V) 107 and a high-voltage power supply input terminal V pp (12V) 108 are provided in the.
That is, conventionally, two power sources (5 V, 12 V
V) is supplied to the dual power supply system.

【0004】図9は、図8に示したメモリセルアレイ1
00の概略構成を示す等価回路図である。図9を参照し
て、メモリセルアレイ100内では、行方向に延びる複
数本のワード線WL1 ,WL2 ,・・・,WLi と、列
方向に延びる複数本のビット線BL1 ,BL2 ,・・
・,BLi とが互いに直交するように配置されている。
各ワード線と各ビット線との交点には、それぞれフロー
ティングゲートを有するメモリセルトランジスタ
1 1 ,Q1 2 ,・・・,Qi i が配設されている。各
メモリトランジスタのドレインは、各ビット線に接続さ
れている。メモリセルトランジスタのコントロールゲー
トは、各ワード線に接続されている。メモリセルトラン
ジスタのソースは、各ソース線SL1 ,SL2 ,・・・
に接続されいてる。ソース線SL1 ,SL2 ,・・・
は、両側に配置されたソース線S1 ,S2 ・・・に接続
されている。
FIG. 9 shows the memory cell array 1 shown in FIG.
It is an equivalent circuit diagram showing a schematic configuration of 00. Referring to FIG. 9, in memory cell array 100, a plurality of word lines WL 1 , WL 2 , ..., WL i extending in the row direction and a plurality of bit lines BL 1 , BL 2 extending in the column direction.・ ・ ・
, BL i are arranged so as to be orthogonal to each other.
Memory cell transistors Q 1 1 , Q 1 2 , ..., Q ii each having a floating gate are arranged at the intersections of each word line and each bit line. The drain of each memory transistor is connected to each bit line. The control gate of the memory cell transistor is connected to each word line. The sources of the memory cell transistors are the source lines SL 1 , SL 2 , ...
Connected to. Source lines SL 1 , SL 2 , ...
Are connected to source lines S 1 , S 2 ... Arranged on both sides.

【0005】図10は、従来の2電源方式のフラッシュ
EEPROMを示した断面図である。図10を参照し
て、従来のフラッシュEEPROMは、P型半導体基板
110と、P型半導体基板110の主表面上に形成さ
れ、Xデコーダ領域に位置するPウェル200およびN
ウェル400と、P型半導体基板110の主表面上のP
ウェル200から所定の間隔を隔てた領域に形成され、
メモリセルアレイ領域に位置するPウェル300とを備
えている。Pウェル200の主表面上には、所定の間隔
を隔ててn+ 型不純物領域202および203が形成さ
れている。n+ 型不純物領域202から所定の間隔を隔
てたPウェル200の主表面上には、p+ 型不純物領域
201が形成されている。n+ 型不純物領域202、2
03間のPウェル200上には、ゲート酸化膜204を
介してゲート電極205が形成されている。n+ 型不純
物領域202、203と、ゲート電極205とによっ
て、MOS型のスイッチングトランジスタが構成されて
いる。
FIG. 10 is a sectional view showing a conventional dual power supply type flash EEPROM. Referring to FIG. 10, a conventional flash EEPROM includes a P-type semiconductor substrate 110, P wells 200 and N formed on a main surface of P-type semiconductor substrate 110 and located in an X decoder region.
Well 400 and P on the main surface of P-type semiconductor substrate 110
Is formed in a region spaced apart from the well 200 by a predetermined distance,
And a P-well 300 located in the memory cell array region. N + type impurity regions 202 and 203 are formed at a prescribed interval on the main surface of P well 200. P + -type impurity region 201 is formed on the main surface of P well 200 at a prescribed distance from n + -type impurity region 202. n + type impurity regions 202, 2
A gate electrode 205 is formed on the P-well 200 between 03 via a gate oxide film 204. The n + type impurity regions 202 and 203 and the gate electrode 205 form a MOS type switching transistor.

【0006】Pウェル300の主表面上には、所定の間
隔を隔ててn+ 型ドレイン領域302およびn+ 型ソー
ス領域303が形成されている。n+ 型ドレイン領域3
02から所定の間隔を隔てたPウェル300の主表面上
には、p+ 型不純物領域301が形成されている。n+
型ドレイン領域302とn+ 型ソース領域303との間
のPウェル300上には、ゲート酸化膜304を介して
フローティングゲート305が形成されている。フロー
ティングゲート305上には、層間絶縁膜306を介し
てコントロールゲート307が形成されている。n+
ドレイン領域302、n+ 型ソース領域303、ゲート
酸化膜304、フローティングゲート305、層間絶縁
膜306およびコントロールゲート307によって、1
つのメモリセルトランジスタが構成されている。このよ
うなメモリセルトランジスタが、Pウェル300の主表
面上に所定の間隔を隔ててマトリックス状に形成されて
いる。
On the main surface of P well 300, an n + type drain region 302 and an n + type source region 303 are formed at a predetermined interval. n + type drain region 3
Ap + -type impurity region 301 is formed on the main surface of P well 300 at a predetermined distance from 02. n +
A floating gate 305 is formed on the P well 300 between the type drain region 302 and the n + type source region 303 via a gate oxide film 304. A control gate 307 is formed on the floating gate 305 via an interlayer insulating film 306. The n + -type drain region 302, the n + -type source region 303, the gate oxide film 304, the floating gate 305, the interlayer insulating film 306, and the control gate 307 make it 1
One memory cell transistor is configured. Such memory cell transistors are formed in a matrix on the main surface of P well 300 with a predetermined space therebetween.

【0007】Xデコーダ領域に位置するPウェル200
内のp+ 型不純物領域201には、0Vが印加される。
MOS型のスイッチングトランジスタを構成するn+
不純物領域202には、3種類の電圧(12V(外部電
源)、5V(外部電源)、0V(GND))が印加され
る。ゲート電極204には、OV、5Vまたは12Vが
印加される。メモリセルアレイ領域のp+ 型不純物領域
301には、0Vが印加される。
P well 200 located in the X decoder area
0 V is applied to the p + -type impurity region 201 therein.
Three types of voltages (12 V (external power supply), 5 V (external power supply), 0 V (GND)) are applied to the n + -type impurity region 202 that constitutes the MOS switching transistor. OV, 5V or 12V is applied to the gate electrode 204. 0V is applied to the p + -type impurity region 301 in the memory cell array region.

【0008】図11は、図10に示したフラッシュEE
PROMのデータの書込時の状態を示した断面図であ
る。図12は、図10に示したフラッシュEEPROM
のデータの消去時の状態を示した断面図である。図13
は、図10に示したフラッシュEEPROMのデータの
読出時の状態を示した断面図である。
FIG. 11 shows the flash EE shown in FIG.
FIG. 6 is a cross-sectional view showing a state at the time of writing data in PROM. FIG. 12 is a flash EEPROM shown in FIG.
FIG. 6 is a cross-sectional view showing a state when erasing the data of FIG. FIG.
FIG. 11 is a sectional view showing a state at the time of reading data of the flash EEPROM shown in FIG. 10.

【0009】まず、図11を参照して、データの書込時
では、Xデコーダ領域に位置するn + 型不純物領域20
2に、12V(外部電源)を印加する。そして、ゲート
電極205に12Vを印加すると、スイッチングトラン
ジスタがON状態となる。これにより、n+ 型不純物領
域203に接続されたワード線(WLi )を介して、コ
ントロールゲート307に12Vが印加される。この状
態では、メモリセルトランジスタを構成するn+ 型ドレ
イン領域302には、外部電源(12V)から負荷抵抗
を介して7Vが印加されている。n+ 型ソース領域30
3は接地され、接地電位(GND)となる。このとき、
+ 型ソース領域303からn+ 型ドレイン領域302
に向けて電子が移動し、チャネル領域には、0.5〜1
mA程度の電流が流れる。そして、流れた電流は、n+
型ドレイン領域302近傍の高電界によって加速され
る。この加速により、電子は、P型半導体基板110の
表面からゲート酸化膜304へのエネルギ障壁3.2e
Vを越す高いエネルギを得る。この高いエネルギを得た
電子は、ホットエレクトロンと呼ばれる。ホットエレク
トロンの一部は、ゲート酸化膜304の障壁を飛び越え
てコントロールゲート307の高電位(12V)に引か
れ、フローティングゲート305に注入される。これに
より、フローティングゲート305は、電気的にマイナ
スの状態となる。この状態をデータの「0」に対応させ
ている。
First, referring to FIG. 11, at the time of writing data
Then, n located in the X decoder area +Type impurity region 20
12V (external power supply) is applied to 2. And the gate
Applying 12V to the electrode 205 will cause a switching transformer.
The transistor is turned on. By this, n+Type impurity region
The word line (WLi) Via
12V is applied to the control gate 307. This state
In the state, n forming the memory cell transistor+Mold drain
The load resistance from the external power supply (12V) is applied to the in area 302.
7V is applied via. n+Mold source region 30
3 is grounded and has a ground potential (GND). At this time,
n+Mold source regions 303 to n+Mold drain region 302
Electrons move toward the channel region, and 0.5 to 1
A current of about mA flows. Then, the flowing current is n+
Accelerated by a high electric field near the mold drain region 302
It Due to this acceleration, the electrons of the P-type semiconductor substrate 110 are
Energy barrier 3.2e from the surface to the gate oxide film 304
Get high energy over V. Got this high energy
The electrons are called hot electrons. Hot electric
Part of the thoron jumps over the barrier of gate oxide 304
Control gate 307 to high potential (12V)
And is injected into the floating gate 305. to this
Therefore, the floating gate 305 is electrically
It will be in a state of being. Correspond this state to “0” of data
ing.

【0010】次に、図12を参照して、データの消去時
では、Xデコーダ領域のp+ 型不純物領域201には、
0Vが印加されている。n+型不純物領域202には、
0V(GND)が印加されている。この状態で、ゲート
電極205に5Vを印加すると、スイッチングトランジ
スタがON状態となり、n+ 型不純物領域203に接続
されたワード線(WLi)を介してコントロールゲート
307に0Vが印加される。この状態で、メモリセルト
ランジスタのn+ 型ドレイン領域302はフローティン
グ状態にされる。n+ 型ソース領域303には外部電源
(12V)から負荷抵抗を介して9.0Vが印加され
る。このとき、フローティングゲート305とn+ 型ソ
ース領域303との間のゲート酸化膜304に高電界が
発生する。この高電界によって、フローティングゲート
305とn+ 型ソース領域303との間にファウラノル
ドハイムトンネル電流と呼ばれる電流が流れる。この電
流は、フローティングゲート305に蓄積されていた電
荷量によるものだけなので、非常に小さい。これによ
り、フローティングゲート305は、電荷の存在しない
電気的に中性な状態または過剰に電子が引き抜かれた正
の状態となる。この状態をデータの「1」に対応させて
いる。
Next, referring to FIG. 12, when erasing data, the p + -type impurity region 201 in the X decoder region is
0V is applied. In the n + type impurity region 202,
0V (GND) is applied. When 5V is applied to the gate electrode 205 in this state, the switching transistor is turned on, and 0V is applied to the control gate 307 via the word line (WL i ) connected to the n + type impurity region 203. In this state, the n + type drain region 302 of the memory cell transistor is brought into a floating state. 9.0 V is applied to the n + type source region 303 from an external power source (12 V) through a load resistor. At this time, a high electric field is generated in the gate oxide film 304 between the floating gate 305 and the n + type source region 303. Due to this high electric field, a current called Fowler-Nordheim tunnel current flows between the floating gate 305 and the n + type source region 303. This current is very small because it is only due to the amount of charge accumulated in the floating gate 305. As a result, the floating gate 305 becomes in an electrically neutral state in which no charge exists or in a positive state in which excessive electrons are extracted. This state corresponds to "1" of the data.

【0011】次に、図13を参照して、データの書込後
にデータを読出す場合には、Xデコーダ領域のn+ 型不
純物領域202に5V(外部電源)を印加する。ゲート
電極205には、5Vが印加される。これにより、スイ
ッチングトランジスタがON状態となり、n+ 型不純物
領域203に接続されたワード線(WLi )を介してコ
ントロールゲート307に5Vが印加される。この状態
でメモリセルトランジスタのn+ 型ドレイン領域302
には、1Vが印加され、n+ 型ソース領域303には0
Vが印加される。そして、5Vよりもメモリセルトラン
ジスタのしきい値電圧Vt h が大きいか小さいかによっ
て書込まれているデータの判別を行なう。すなわち、デ
ータの書込状態では、メモリセルトランジスタのしきい
値電圧V t h を5Vより大きくなるように設定する。こ
れにより、データの書込状態で5Vを印加しても、メモ
リセルトランジスタはONせずにOFF状態のままであ
る。そして、データの消去状態では、メモリセルトラン
ジスタのしきい値電圧Vt h を0V以上で5Vより小さ
くなるように設定する。これにより、データの消去状態
でVC C (5V)を印加すると、メモリセルトランジス
タはONする。このように、コントロールゲート307
に5Vを印加した場合に、メモリセルトランジスタがO
NするかまたはOFF状態のままであるかによって、書
込まれているデータの判別を行なう。
Next, referring to FIG. 13, after writing the data
When reading data to the+Typeless
5V (external power supply) is applied to the pure material region 202. Gate
5V is applied to the electrode 205. This allows the
The switching transistor is turned on and n+Type impurities
The word line (WLi) Through
5V is applied to the control gate 307. This state
And memory cell transistor n+Mold drain region 302
1V is applied to the+0 in the mold source area 303
V is applied. And memory cell trans
Threshold voltage V of transistorthIs big or small
The written data is identified. That is,
The threshold of the memory cell transistor is
Value voltage V thIs set to be higher than 5V. This
As a result, even if 5V is applied in the data write state, the memory
The recell transistor does not turn on but remains in the off state.
It In the erased state of data, the memory cell
Threshold voltage V of transistort hOver 0V and less than 5V
Set so that This will erase the data
And VCCWhen (5V) is applied, the memory cell transistor
Turns on. In this way, the control gate 307
When 5V is applied to the memory cell transistor
Depending on whether it is N or remains in the OFF state.
Determine the embedded data.

【0012】このようにして、従来の2電源方式を用い
たフラッシュEEPROMの動作制御が行なわれてい
た。
In this way, the operation control of the flash EEPROM using the conventional dual power supply method has been performed.

【0013】ところで、最近では、従来の2電源(5
V、12V)方式から5V単一電源方式に市場のニーズ
が移行しつつある。
By the way, recently, two conventional power supplies (5
The market needs are shifting from the V, 12V) system to the 5V single power supply system.

【0014】しかし、従来のフラッシュEEPROMの
構造にそのまま5V単一電源方式を採用すると以下に述
べるような問題点が生じる。
However, if the 5V single power source system is used as it is in the structure of the conventional flash EEPROM, the following problems occur.

【0015】[0015]

【発明が解決しようとする課題】図14は、従来のフラ
ッシュEEPROMに5V単一電源方式を採用した場合
の書込時の状態を示した断面図である。図15は、従来
のフラッシュEEPROMに5V単一電源方式を採用し
た場合のデータの消去時の状態を示した断面図である。
図16は、従来のフラッシュEEPROMに5V単一電
源方式を採用した場合のデータの読出時の状態を示した
断面図である。
FIG. 14 is a sectional view showing a state at the time of writing when a 5V single power source system is adopted in a conventional flash EEPROM. FIG. 15 is a cross-sectional view showing a state at the time of erasing data when a 5V single power source system is adopted for a conventional flash EEPROM.
FIG. 16 is a cross-sectional view showing a state at the time of reading data when a 5V single power source system is adopted for a conventional flash EEPROM.

【0016】図14ないし図16を参照して、従来のフ
ラッシュEEPROMの構造に5V単一電源方式を採用
した場合の動作制御について説明する。
With reference to FIGS. 14 to 16, the operation control when the 5V single power source system is adopted in the structure of the conventional flash EEPROM will be described.

【0017】まず、図14を参照して、データの書込時
では、Xデコーダ領域のp+ 型不純物領域201に、0
Vが印加される。そして、n+ 型不純物領域202に
は、5V(外部電源)を内部で昇圧した12V(内部電
源)が印加される。これにより、スイッチングトランジ
スタがON状態となり、n+ 型不純物領域203に接続
されたワード線(WLi)を介してコントロールゲート
307に12Vが印加される。この状態で、メモリセル
トランジスタのn+ 型ドレイン領域302には、5Vが
印加される。n+ 型ソース領域303は、接地され、接
地電位となる。このように、データの書込動作において
は、従来の構造をそのまま適用可能である。
First, referring to FIG. 14, when writing data, 0 is written in p + -type impurity region 201 in the X decoder region.
V is applied. Then, 12V (internal power supply) obtained by internally boosting 5V (external power supply) is applied to the n + -type impurity region 202. As a result, the switching transistor is turned on, and 12 V is applied to the control gate 307 via the word line (WL i ) connected to the n + type impurity region 203. In this state, 5V is applied to the n + type drain region 302 of the memory cell transistor. The n + type source region 303 is grounded and has a ground potential. Thus, in the data writing operation, the conventional structure can be applied as it is.

【0018】しかし、図15に示すように、データの消
去動作を行なう際に、従来の構造では不都合が生じる。
すなわち、データの消去時では、Xデコーダ領域のp+
型不純物領域201に5V(外部電源)から変圧した−
9V(内部電源)が印加される。n+ 型不純物領域20
2にも同様に−9V(内部電源)が印加される。そし
て、ゲート電極205に5Vが印加されると、スイッチ
ングトランジスタがON状態となる。これにより、n+
型不純物領域203に接続されたワード線(WL i )を
介してコントロールゲート307に−9Vが印加され
る。メモリセルトランジスタのn+ 型ドレイン領域30
2はフローティング状態にされ、n+ 型ソース領域30
3には5Vが印加される。
However, as shown in FIG.
When performing the leaving operation, the conventional structure causes inconvenience.
That is, when erasing data, p in the X decoder area+
Transformed from 5V (external power supply) to the type impurity region 201-
9V (internal power supply) is applied. n+Type impurity region 20
Similarly, -9V (internal power supply) is applied to the second circuit. That
Then, when 5 V is applied to the gate electrode 205, the switch
The switching transistor is turned on. By this, n+
Type word line (WL i)
-9V is applied to the control gate 307 via
It N of memory cell transistor+Type drain region 30
2 is floated and n+Mold source region 30
5V is applied to 3.

【0019】ここで、Xデコーダ領域のPウェル200
表面のp+ 型不純物領域201に−9Vを印加するの
は、以下のような理由による。すなわち、5V単一電源
方式を採用するためには、データの消去時に、コントロ
ールゲート307に負の電圧(−9V)を印加する必要
がある。これは、n+ 型ソース領域303に5Vを印加
した場合に、フローティングゲート305とn+ 型ソー
ス領域303との間の電界を、従来の2電源方式と同じ
にするために必要な電圧である。このような負の電圧
(−9V)をデコードするには、Pチャネルトランジス
タを用いるのが通常である。しかし、従来のXデコーダ
領域は、Nチャネルトランジスタで構成されているた
め、Pチャネルトランジスタでデコードする場合には、
新たにPチャネルトランジスタで構成したXデコーダ領
域を追加する必要がある。さらに、Pチャネルトランジ
スタはNチャネルトランジスタに比べて大きな面積を必
要とするため、チップ面積が増大するという不都合が生
じる。そこで、負の電圧(−9V)をデコードするもの
として、従来のXデコーダ領域のPウェル200内のN
チャネルトランジスタを使用するということが考えられ
る。このように、負の電圧(−9V)のデコードにNチ
ャネルトランジスタを用いる場合には、スイッチングト
ランジスタが形成されるPウェル200も負の電圧−9
Vにする必要がある。このため、p+ 型不純物領域20
1に、−9Vを印加しているのである。
Here, the P well 200 in the X decoder region
The reason why −9V is applied to the p + -type impurity region 201 on the surface is as follows. That is, in order to adopt the 5V single power supply system, it is necessary to apply a negative voltage (-9V) to the control gate 307 when erasing data. This is the case of applying 5V to the n + -type source region 303, the electric field between the floating gate 305 and the n + -type source region 303 is the voltage required to be the same as the conventional dual power supply .. In order to decode such a negative voltage (-9V), it is usual to use a P-channel transistor. However, since the conventional X decoder region is composed of N-channel transistors, when decoding with P-channel transistors,
It is necessary to newly add an X decoder region composed of P channel transistors. Further, the P-channel transistor requires a larger area than the N-channel transistor, which causes a disadvantage that the chip area increases. Therefore, the N in the P well 200 in the conventional X decoder region is used to decode a negative voltage (-9V).
It is possible to use a channel transistor. In this way, when the N-channel transistor is used for decoding the negative voltage (-9V), the P well 200 in which the switching transistor is formed also has the negative voltage -9.
Must be V. Therefore, the p + type impurity region 20
Therefore, -9V is applied to 1.

【0020】ところが、従来のフラッシュEEPROM
の構造で、Xデコーダ領域のp+ 型不純物領域201に
−9Vを印加すると、Pウェル200のみならず、P型
半導体基板110にも−9Vが印加されてしまう。この
結果、負電位(−9)をスイッチングしないNチャネル
トランジスタにもバックゲート電圧が印加される。これ
により、負電圧をスイッチングしないNチャネルトラン
ジスタの動作が不能になる。また、消費電力も大きくな
るため、5V(外部電源)から変圧される−9Vの供給
が困難になるという問題点があった。
However, the conventional flash EEPROM
When -9V is applied to the p + -type impurity region 201 of the X decoder region in the structure of -9V, -9V is applied not only to the P well 200 but also to the P-type semiconductor substrate 110. As a result, the back gate voltage is also applied to the N-channel transistor that does not switch the negative potential (-9). This disables the operation of the N-channel transistor that does not switch the negative voltage. In addition, there is a problem that it becomes difficult to supply −9V which is transformed from 5V (external power source) because power consumption increases.

【0021】なお、図16に示すように、データの読出
動作では、Xデコーダ領域のp+ 型不純物領域201に
負電圧を印加する必要がないため、データの消去時のよ
うな問題点は生じない。
As shown in FIG. 16, in the data read operation, it is not necessary to apply a negative voltage to p + type impurity region 201 in the X decoder region, so that a problem such as when erasing data occurs. Absent.

【0022】このように、従来では、5V単一電源方式
を採用するためには、データの消去時にXデコーダ領域
のp+ 型不純物領域201に負の電圧(−9V)を印加
する必要があり、この結果、P型半導体基板110全体
にバックバイアスがかかった状態となっていた。これに
より、負の電圧をデコードしないNチャネルトランジス
タの動作が不能になるとともに、−9Vの供給が困難に
なるという問題点があった。
As described above, conventionally, in order to adopt the 5V single power supply system, it is necessary to apply a negative voltage (-9V) to the p + type impurity region 201 in the X decoder region at the time of erasing data. As a result, back bias was applied to the entire P-type semiconductor substrate 110. As a result, there is a problem in that the operation of the N-channel transistor that does not decode the negative voltage is disabled and it becomes difficult to supply -9V.

【0023】この発明は、上記のような課題を解決する
ためになされたもので、周辺回路部(Xデコーダ領域)
の半導体領域(Pウェル)に負の電圧を印加した場合に
も、他の半導体領域に負の電圧がかかることがなく、他
の素子の動作に悪影響を及ぼすことのない半導体記憶装
置およびその製造方法を提供することを目的とする。
The present invention has been made to solve the above-mentioned problems, and is a peripheral circuit section (X decoder area).
Even when a negative voltage is applied to the semiconductor region (P well) of the semiconductor memory device, no negative voltage is applied to the other semiconductor region, and the operation of other elements is not adversely affected, and the manufacturing thereof. The purpose is to provide a method.

【0024】[0024]

【課題を解決するための手段】請求項1における半導体
記憶装置は、情報を記憶するためのメモリセルアレイ部
とメモリセルアレイ部の動作制御を行なうための周辺回
路部とを有し電気的に情報の書込および消去が可能な半
導体記憶装置であって、その表面上に周辺回路部が形成
される第1導電型の第1の半導体領域と、少なくとも第
1の半導体領域を包囲するように形成された第2導電型
の第2の半導体領域と、第1の半導体領域から所定の間
隔を隔てて形成されその表面にメモリセル部が形成され
るべき第1導電型の第3の半導体領域とを備えている。
According to a first aspect of the present invention, a semiconductor memory device has a memory cell array portion for storing information and a peripheral circuit portion for controlling operation of the memory cell array portion. A writable and erasable semiconductor memory device, which is formed so as to surround at least a first semiconductor region of a first conductivity type on which a peripheral circuit portion is formed, and a first semiconductor region. A second semiconductor region of the second conductivity type, and a third semiconductor region of the first conductivity type which is formed at a predetermined distance from the first semiconductor region and on which the memory cell portion is to be formed. I have it.

【0025】請求項2における半導体記憶装置の製造方
法は、情報を記憶するためのメモリセルアレイ部とメモ
リセルアレイ部の動作制御を行なうための周辺回路部と
を有し電気的に情報の書込および消去が可能な半導体記
憶装置の製造方法であって、第1導電型の半導体基板の
主表面上の所定領域に第1導電型の不純物をイオン注入
することによって周辺回路部が形成されるべき第1の半
導体領域を形成する工程と、第1の半導体領域から所定
の間隔を隔てた半導体基板の主表面上に第1導電型の半
導体を導入することによってメモリセルアレイ部が形成
されるべき第2の半導体領域を形成する工程と、第1の
半導体領域の両側方に位置する半導体基板の領域に第2
導電型の不純物をイオン注入することによって第1の半
導体領域に隣接する第3の半導体領域を形成する工程
と、第1の半導体領域が形成される半導体基板の領域よ
り深い領域に第2導電型の不純物をイオン注入すること
によって第1の半導体領域と第3の半導体領域の下方に
接する第4の半導体領域を形成する工程とを備えてい
る。
A method of manufacturing a semiconductor memory device according to a second aspect of the present invention has a memory cell array portion for storing information and a peripheral circuit portion for controlling operation of the memory cell array portion, and electrically writes and writes information. A method of manufacturing an erasable semiconductor memory device, comprising: forming a peripheral circuit section by ion-implanting a first conductivity type impurity into a predetermined region on a main surface of a first conductivity type semiconductor substrate. A step of forming a first semiconductor region, and a step of forming a memory cell array part by introducing a semiconductor of a first conductivity type onto a main surface of a semiconductor substrate at a predetermined distance from the first semiconductor region; Forming a semiconductor region of the semiconductor substrate and forming a second semiconductor region on both sides of the first semiconductor region.
A step of forming a third semiconductor region adjacent to the first semiconductor region by ion-implanting a conductivity type impurity; and a second conductivity type in a region deeper than a region of the semiconductor substrate in which the first semiconductor region is formed. Forming a fourth semiconductor region below the first semiconductor region and the third semiconductor region by ion-implanting the impurity.

【0026】[0026]

【作用】請求項1にかかる半導体記憶装置では、少なく
とも、その表面上に周辺回路部が形成される第1導電型
の第1の半導体領域を包囲するように第2導電型の第2
の半導体領域が形成され、第1の半導体領域から所定の
間隔を隔ててその表面にメモリセルアレイ部が形成され
るべき第1導電型の第3の半導体領域が形成されるの
で、周辺回路部が形成される第1の半導体領域に負の電
圧が印加された場合にも、第2導電型の第2の半導体領
域によってその電圧が他の領域にかかることが有効に防
止される。
According to another aspect of the semiconductor memory device of the present invention, at least the second conductive type second semiconductor region is formed so as to surround at least the first conductive type first semiconductor region in which the peripheral circuit portion is formed.
Is formed, and a third semiconductor region of the first conductivity type, on which the memory cell array portion is to be formed, is formed on the surface thereof with a predetermined distance from the first semiconductor region. Even when a negative voltage is applied to the formed first semiconductor region, the second conductivity type second semiconductor region effectively prevents the voltage from being applied to other regions.

【0027】請求項2にかかる半導体記憶装置の製造方
法では、第1導電型の半導体基板の主表面上の所定領域
に第1導電型の不純物をイオン注入することによって周
辺回路部が形成されるべき第1の半導体領域が形成さ
れ、その第1の半導体領域から所定の間隔を隔てた半導
体基板の主表面上に第1導電型の不純物を導入すること
によってメモリセルアレイ部が形成されるべき第2の半
導体領域が形成され、第1の半導体領域の両側方に位置
する半導体基板の領域に第2導電型の不純物をイオン注
入することによって第1の半導体領域に隣接する第3の
半導体領域が形成され、第1の半導体領域が形成される
半導体基板の領域より深い領域に第2導電型の不純物を
イオン注入することによって第1の半導体領域と第3の
半導体領域の下方に接する第4の半導体領域が形成され
るので、周辺回路部が形成されるべき第1の半導体領域
に負の電圧が印加された場合にも、第3の半導体領域と
第4の半導体領域とによって、第1の半導体領域に印加
された負の電圧が他の半導体領域にかかることがない。
In the method of manufacturing the semiconductor memory device according to the second aspect, the peripheral circuit portion is formed by ion-implanting the first conductivity type impurity into a predetermined region on the main surface of the first conductivity type semiconductor substrate. A first semiconductor region to be formed is formed, and a memory cell array portion is formed by introducing an impurity of the first conductivity type into the main surface of the semiconductor substrate at a predetermined distance from the first semiconductor region. The second semiconductor region is formed, and the third semiconductor region adjacent to the first semiconductor region is formed by ion-implanting impurities of the second conductivity type into regions of the semiconductor substrate located on both sides of the first semiconductor region. An impurity of the second conductivity type is ion-implanted into a region deeper than the region of the semiconductor substrate in which the first semiconductor region is formed, so that the region below the first semiconductor region and the third semiconductor region is formed. Since the fourth semiconductor region is formed, even when a negative voltage is applied to the first semiconductor region in which the peripheral circuit section is to be formed, the third semiconductor region and the fourth semiconductor region cause The negative voltage applied to the first semiconductor region is not applied to other semiconductor regions.

【0028】[0028]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。
Embodiments of the present invention will be described below with reference to the drawings.

【0029】図1は、本発明の一実施例による5V単一
電源方式のフラッシュEEPROMを示した断面図であ
る。図1を参照して、本実施例の5V単一電源方式のフ
ラッシュEEPROMは、N型半導体基板1と、N型半
導体基板1の主表面上の所定領域に形成されたXデコー
ダ領域に位置するPウェル2と、Pウェル2から所定の
間隔を隔てて形成されたXデコーダ領域に位置するNウ
ェル4と、Pウェル2およびNウェル4から所定の間隔
を隔てて形成されたメモリセルアレイ領域に位置するP
ウェル3とを備えている。
FIG. 1 is a sectional view showing a 5V single power supply type flash EEPROM according to an embodiment of the present invention. Referring to FIG. 1, a 5V single power supply type flash EEPROM of the present embodiment is located in an N-type semiconductor substrate 1 and an X-decoder region formed in a predetermined region on a main surface of the N-type semiconductor substrate 1. A P well 2, an N well 4 located in the X decoder region formed at a predetermined distance from the P well 2, and a memory cell array region formed at a predetermined distance from the P well 2 and the N well 4. Located P
Well 3 and.

【0030】Xデコーダ領域に位置するPウェル2の主
表面には所定の間隔を隔ててn+ 型不純物領域22、2
3と、n+ 型不純物領域22、23間にゲート酸化膜2
4を介して形成されたゲート電極25と、n+ 型不純物
領域22から所定の間隔を隔てて形成されたp+ 型不純
物領域21とを備えている。n+ 型不純物領域22、2
3と、ゲート酸化膜24と、ゲート電極25とによっ
て、XデコーダのMOS型スイッチングトランジスタが
構成されている。
On the main surface of P well 2 located in the X decoder region, n + type impurity regions 22 and 2 are spaced apart from each other by a predetermined distance.
3 and the n + -type impurity regions 22 and 23 between the gate oxide film 2
4 and a p + type impurity region 21 formed at a predetermined distance from the n + type impurity region 22. n + type impurity regions 22 and 2
3, the gate oxide film 24, and the gate electrode 25 form a MOS switching transistor of the X decoder.

【0031】メモリセルアレイ領域に位置するPウェル
3の主表面上には、所定の間隔を隔ててn+ 型ドレイン
領域32とn+ 型ソース領域33とが形成されている。
+ 型ドレイン領域32とn+ 型ソース領域33との間
にはゲート酸化膜34を介してフローティングゲート3
5が形成されている。フローティングゲート35上には
層間絶縁膜36を介してコントロールゲート37が形成
されている。コントロールゲート37には、Xデコーダ
領域のスイッチングトランジスタを構成するn + 型不純
物領域23にその一端が接続されたワード線(WLi
が接続されている。
P well located in the memory cell array region
N on the main surface of 3 at a predetermined interval.+Mold drain
Region 32 and n+A mold source region 33 is formed.
n+Type drain region 32 and n+Between the mold source region 33
The floating gate 3 via the gate oxide film 34.
5 is formed. On the floating gate 35
A control gate 37 is formed via an interlayer insulating film 36.
Has been done. The control gate 37 has an X decoder
N forming a switching transistor in the region +Type impure
One end of the word line (WLi)
Are connected.

【0032】Xデコーダ領域のスイッチングトランジス
タを構成するn+型不純物領域22は、3種類の電圧
(5V(外部電源)、12V(内部電源)、−9V(内
部電源))が印加される。ゲート電極25には、5Vま
たは12Vが印加される。p+ 型不純物領域21には、
−9Vまたは0Vが印加される。メモリセルアレイ領域
のp+ 型不純物領域31には、0Vが印加される。
Three types of voltages (5 V (external power supply), 12 V (internal power supply), and -9 V (internal power supply)) are applied to the n + type impurity region 22 forming the switching transistor in the X decoder region. 5V or 12V is applied to the gate electrode 25. In the p + type impurity region 21,
-9V or 0V is applied. 0V is applied to the p + -type impurity region 31 of the memory cell array region.

【0033】このように、本実施例では、N型半導体基
板1の主表面上のXデコーダ領域に位置する領域に、P
ウェル2を形成する。これにより、データの消去時にP
ウェル2のp+ 型不純物領域21に−9Vを印加した場
合にも、N型半導体基板1に負の電圧(−9V)がかか
ることがない。
As described above, in this embodiment, P is formed in the region located in the X decoder region on the main surface of the N-type semiconductor substrate 1.
Well 2 is formed. As a result, when erasing data, P
Negative voltage (-9V) is not applied to the N-type semiconductor substrate 1 even when -9V is applied to the p + -type impurity region 21 of the well 2.

【0034】図2は、図1に示したフラッシュEEPR
OMのデータの消去時の状態を示した断面図である。図
2を参照して、このようにデータの消去時では、Xデコ
ーダ領域のp+ 型不純物領域21に−9Vが印加されて
いる。したがって、Pウェル2は−9Vとなるが、N型
半導体基板1にはこの負の電位(−9V)はかからな
い。この結果、他のPウェル領域にバックゲート電圧が
かかることもなく、負の電圧をデコードしないNチャネ
ルトランジスタの動作が不能になることもない。また、
消費電力も少なくなるため、外部からの5Vを変圧して
作る−9Vを供給するのが困難になることがない。ま
た、本実施例では、データの消去時に、負の電圧(−9
V)をワード線(WLi )に印加するので、従来の0V
を印加する方式では不可能であったワード線ごとの消去
(セクタ消去)が可能になる。
FIG. 2 shows the flash EEPR shown in FIG.
It is sectional drawing which showed the state at the time of erasing the data of OM. Referring to FIG. 2, −9V is applied to p + -type impurity region 21 in the X decoder region at the time of erasing data in this way. Therefore, the P well 2 has a voltage of -9V, but the negative potential (-9V) is not applied to the N-type semiconductor substrate 1. As a result, the back gate voltage is not applied to the other P well regions, and the operation of the N channel transistor that does not decode the negative voltage is not disabled. Also,
Since the power consumption is also reduced, it is not difficult to supply −9V that is generated by transforming 5V from the outside. In addition, in this embodiment, a negative voltage (-9
Since V) is applied to the word line (WL i ), the conventional 0 V
It becomes possible to erase each word line (sector erase), which was impossible with the method of applying the voltage.

【0035】図3は、本発明の第2の実施例による5V
単一電源方式のフラッシュEEPROMのデータの消去
時の状態を示した断面図である。図3を参照して、この
第2の実施例のフラッシュEEPROMは、P型半導体
基板51と、P型半導体基板51の主表面上のXデコー
ダ領域に形成されたPウェル52と、Pウェル52を包
囲するように形成されたNウェル55と、Pウェル52
から所定の間隔を隔てて形成されたXデコーダ領域に位
置するNウェル54と、Pウェル52およびNウェル5
4から所定の間隔を隔てて形成されたメモリセルアレイ
領域に位置するPウェル53とを備えている。Xデコー
ダ領域のPウェル52の表面上には、所定の間隔を隔て
てn+ 型不純物領域62、63が形成されている。n+
型不純物領域62、63間には、ゲート酸化膜64を介
してゲート電極65が形成されている。n+ 型不純物領
域62から所定の間隔を隔ててp+ 型不純物領域61が
形成されている。
FIG. 3 shows a 5V circuit according to the second embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a state of erasing data of a flash EEPROM of a single power supply system. Referring to FIG. 3, the flash EEPROM of the second embodiment has a P-type semiconductor substrate 51, a P-well 52 formed in the X-decoder region on the main surface of the P-type semiconductor substrate 51, and a P-well 52. N well 55 and P well 52 formed so as to surround
N well 54 located in the X decoder region formed with a predetermined distance from P well 52, and N well 5
4 and a P-well 53 located in a memory cell array region formed at a predetermined distance from each other. N + type impurity regions 62 and 63 are formed on the surface of the P well 52 in the X decoder region at a predetermined interval. n +
A gate electrode 65 is formed between the type impurity regions 62 and 63 with a gate oxide film 64 interposed therebetween. p + -type impurity region 61 from the n + -type impurity region 62 at a predetermined interval are formed.

【0036】メモリセルアレイ領域に位置するPウェル
53の表面上には、所定の間隔を隔ててn+ 型ドレイン
領域72およびn+ 型ソース領域73が形成されてい
る。n + 型ドレイン領域72とn+ 型ソース領域73と
の間に位置するPウェル53の表面上には、ゲート酸化
膜74を介してフローティングゲート75が形成されて
いる。フローティングゲート75上には層間絶縁膜76
を介してコントロールゲート77が形成されている。コ
ントロールゲート77には、その一端がXデコーダ領域
のスイッチングトランジスタを構成するn+ 型不純物領
域63に接続されたワード線(WLi )が接続されてい
る。
P well located in the memory cell array region
On the surface of 53, n+Mold drain
Regions 72 and n+The mold source region 73 is formed
It n +Type drain region 72 and n+Mold source region 73 and
A gate oxide is formed on the surface of the P well 53 located between
The floating gate 75 is formed through the film 74
There is. An interlayer insulating film 76 is formed on the floating gate 75.
A control gate 77 is formed via the. Ko
One end of the control gate 77 has an X decoder area.
N of the switching transistor of+Type impurity region
Word line (WLi) Is connected
It

【0037】このように、この第2の実施例では、P型
半導体基板51の主表面上のXデコーダ領域に位置する
領域に、Pウェル52を形成する。そして、Pウェル5
2を包囲するようにNウェル55を形成する。このよう
に構成することにより、図1に示した第1の実施例と同
様の効果を得ることができる。すなわち、Xデコーダ領
域に位置するp+ 型不純物領域61に負の電圧−9Vを
印加した場合にも、その負の電圧がP型半導体基板51
にかかることがない。この結果、メモリセルアレイ領域
に位置するPウェル53にも負の電圧がかかることがな
く、Pウェル53内のNチャネルトランジスタの動作が
不能になることもない。また、消費電力も少ないため、
5V(外部電源)を変圧して得られる−9V(内部電
源)の供給ができなくなることがない。つまり、この第
2の実施例では、P型半導体基板51を用いて、第1の
実施例と同様の効果を得ることができる。
As described above, in the second embodiment, the P well 52 is formed in the region located in the X decoder region on the main surface of the P type semiconductor substrate 51. And P well 5
An N well 55 is formed so as to surround 2. With this configuration, the same effect as that of the first embodiment shown in FIG. 1 can be obtained. That is, even when a negative voltage of −9 V is applied to the p + type impurity region 61 located in the X decoder region, the negative voltage is applied to the P type semiconductor substrate 51.
It does not affect As a result, the negative voltage is not applied to the P well 53 located in the memory cell array region, and the operation of the N channel transistor in the P well 53 is not disabled. Also, because it consumes less power,
The supply of -9V (internal power) obtained by transforming 5V (external power) will not be lost. That is, in the second embodiment, the same effect as that of the first embodiment can be obtained by using the P-type semiconductor substrate 51.

【0038】図4ないし図7は、図3に示した第2の実
施例のフラッシュEEPROMの製造プロセス(第1工
程〜第4工程)を説明するための断面図である。図4な
いし図7を参照して、第2の実施例のフラッシュEEP
ROMの製造プロセスについて説明する。
4 to 7 are sectional views for explaining the manufacturing process (first step to fourth step) of the flash EEPROM of the second embodiment shown in FIG. Referring to FIGS. 4 to 7, the flash EEP according to the second embodiment.
The ROM manufacturing process will be described.

【0039】まず、図4に示すように、P型半導体基板
51の主表面上の所定領域にフィールド酸化膜を750
0Å程度の厚みで形成する。
First, as shown in FIG. 4, a field oxide film 750 is formed in a predetermined region on the main surface of P type semiconductor substrate 51.
It is formed with a thickness of about 0Å.

【0040】次に、図5に示すように、Pウェルが形成
される領域以外の領域上にレジストマスク82を形成す
る。レジストマスク82をマスクとして、ボロン(B)
を、700KeV−1×101 3 /cm2 、310Ke
V−2×101 2 /cm2 、50KeVの条件下で、イ
オン注入することによって、レトログレードウェル(P
ウェル)52および53を形成する。なお、上記イオン
注入のうち、50KeVのエネルギによる注入は、トラ
ンジスタのしきい値電圧Vt h を制御するためのもので
ある。この後、レジストマスク82を除去する。
Next, as shown in FIG. 5, a resist mask 82 is formed on a region other than the region where the P well is formed. Boron (B) using the resist mask 82 as a mask
700 KeV-1 × 10 13 / cm 2 , 310 Ke
V-2 × 10 12 / cm 2 , 50 KeV, under conditions of ion implantation, retrograde well (P
Wells) 52 and 53 are formed. Of the above-mentioned ion implantation, the implantation with energy of 50 KeV is for controlling the threshold voltage V th of the transistor. After that, the resist mask 82 is removed.

【0041】次に、図6に示すように、Pウェル52の
両側方のNウェルが形成される領域およびNウェル54
が形成される領域以外の領域上にレジストマスク83を
形成する。レジストマスク83をマスクとして、リン
(p)を、1200eV−1×101 3 /cm2 、98
0KeV−2×101 2 /cm2 、180KeV−6×
101 2 /cm2 の条件下でイオン注入することによっ
て、レトログレードウェルであるNウェル55aおよび
54を形成する。この後、ボロン(B)を50KeVの
条件下でイオン注入する。このボロン(B)の注入は、
トランジスタのしきい値電圧Vt h を制御するためのも
のである。この後、レジストマスク83を除去する。
Next, as shown in FIG. 6, a region where the N wells on both sides of the P well 52 are formed and the N well 54.
A resist mask 83 is formed on a region other than the region where the mask is formed. Using the resist mask 83 as a mask, phosphorus (p) is added to 1200 eV-1 × 10 13 / cm 2 , 98
0 KeV-2 × 10 12 / cm 2 , 180 KeV-6 ×
By implanting ions under the condition of 10 12 / cm 2 , retrograde wells N wells 55a and 54 are formed. Then, boron (B) is ion-implanted under the condition of 50 KeV. This boron (B) injection is
It is for controlling the threshold voltage V th of the transistor. After that, the resist mask 83 is removed.

【0042】次に、図7に示すように、Pウェル52お
よびNウェル55a以外の領域上にレジストマスク94
を形成する。レジストマスク94をマスクとして、リン
(p)を、3000KeV、2×101 3 /cm2の条
件下でイオン注入することによって、Pウェル52およ
びNウェル55aの下方に接するnウェル55bを形成
する。この後、レジストマスク94を除去する。そし
て、Pウェル52およびPウェル53の表面上に各素子
を形成する。なお、本実施例ではPウェル52とPウェ
ル53とを同一の工程で製造したが、別工程で製造して
もよい。このようにして、第2の実施例のフラッシュE
EPROMが完成される。
Next, as shown in FIG. 7, a resist mask 94 is formed on the region other than the P well 52 and the N well 55a.
To form. Using the resist mask 94 as a mask, phosphorus (p) is ion-implanted under the conditions of 3000 KeV and 2 × 10 13 / cm 2 to form the n well 55b in contact with the P well 52 and the N well 55a. .. After that, the resist mask 94 is removed. Then, each element is formed on the surfaces of the P well 52 and the P well 53. Although the P well 52 and the P well 53 are manufactured in the same process in this embodiment, they may be manufactured in different processes. In this way, the flash E of the second embodiment is
The EPROM is completed.

【0043】[0043]

【発明の効果】請求項1に記載の半導体記憶装置によれ
ば、少なくともその表面上に周辺回路部が形成される第
1導電型の第1の半導体領域を包囲するように第2導電
型の第1の半導体領域を形成し、第1の半導体領域から
所定の間隔を隔ててその表面にメモリセルアレイ部が形
成されるべき第1導電型の第3の半導体領域を形成する
ことにより、周辺回路部に負の電圧を印加した場合にも
第2の半導体領域によってその負の電圧が他の半導体領
域(たとえば第3の半導体領域)にかかることがない。
この結果、周辺回路部(Xデコーダ領域)が形成される
第1の半導体領域(Pウェル)に負の電圧を印加した場
合にも、他の半導体領域の素子の動作に悪影響を及ぼす
こともない。また、第1の半導体領域に印加する負の電
圧の消費電力も少なくなり、容易に5V単一電源方式を
適用できる。
According to the semiconductor memory device of the first aspect, the second conductivity type is surrounded so as to surround at least the first conductivity type first semiconductor region in which the peripheral circuit portion is formed on the surface thereof. A peripheral circuit is formed by forming a first semiconductor region and forming a third semiconductor region of a first conductivity type on a surface of which a predetermined distance is formed from the first semiconductor region and a memory cell array portion is formed on the surface. Even when a negative voltage is applied to the portion, the second semiconductor region prevents the negative voltage from being applied to another semiconductor region (for example, the third semiconductor region).
As a result, even when a negative voltage is applied to the first semiconductor region (P well) in which the peripheral circuit portion (X decoder region) is formed, there is no adverse effect on the operation of elements in other semiconductor regions. .. Also, the power consumption of the negative voltage applied to the first semiconductor region is reduced, and the 5V single power supply system can be easily applied.

【0044】請求項2にかかる半導体記憶装置の製造方
法によれば、第1導電型の半導体基板の主表面上の所定
領域に第1導電型の不純物をイオン注入することによっ
て周辺回路部が形成されるべき第1の半導体領域を形成
し、その第1の半導体領域を包囲するように第3の半導
体領域および第4の半導体領域を形成することにより、
第1の半導体領域に負の電圧が印加された場合にも、第
3および第4の半導体によってその負の電圧が他の領域
にかかることはない。この結果、他の半導体領域に位置
する素子の動作に悪影響を及ぼすこともなく、また、第
1の半導体領域に印加する負の電圧の消費電力も少なく
なり、容易に5V単一電源方式を適用できる。
According to the method of manufacturing the semiconductor memory device of the second aspect, the peripheral circuit portion is formed by ion-implanting the first conductivity type impurities into a predetermined region on the main surface of the first conductivity type semiconductor substrate. Forming a first semiconductor region to be formed, and forming a third semiconductor region and a fourth semiconductor region so as to surround the first semiconductor region,
Even when a negative voltage is applied to the first semiconductor region, the third and fourth semiconductors do not apply the negative voltage to other regions. As a result, the operation of the element located in the other semiconductor region is not adversely affected, and the power consumption of the negative voltage applied to the first semiconductor region is reduced, so that the 5V single power supply system can be easily applied. it can.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例による5V単一電源方式のフ
ラッシュEEPROMを示した断面図である。
FIG. 1 is a cross-sectional view showing a 5V single power supply type flash EEPROM according to an embodiment of the present invention.

【図2】図1に示したフラッシュEEPROMのデータ
の消去時の状態を示した断面図である。
FIG. 2 is a cross-sectional view showing a state when erasing data of the flash EEPROM shown in FIG.

【図3】本発明の第2の実施例による5V単一電源方式
のフラッシュEEPROMのデータの消去時の状態を示
した断面図である。
FIG. 3 is a cross-sectional view showing a state of erasing data of a 5V single power source type flash EEPROM according to a second embodiment of the present invention.

【図4】図3に示した第2の実施例のフラッシュEEP
ROMの製造プロセスの第1工程を説明するための断面
図である。
FIG. 4 is a flash EEP of the second embodiment shown in FIG.
FIG. 9 is a cross-sectional view for explaining the first step of the ROM manufacturing process.

【図5】図3に示した第2の実施例のフラッシュEEP
ROMの製造プロセスの第2工程を説明するための断面
図である。
FIG. 5 is a flash EEP of the second embodiment shown in FIG.
FIG. 9 is a cross-sectional view for explaining the second step of the ROM manufacturing process.

【図6】図3に示した第2の実施例のフラッシュEEP
ROMの製造プロセスの第3工程を説明するための断面
図である。
FIG. 6 is a flash EEP of the second embodiment shown in FIG.
FIG. 11 is a cross-sectional view for explaining the third step of the ROM manufacturing process.

【図7】図3に示した第2の実施例のフラッシュEEP
ROMの製造プロセスの第4工程を説明するための断面
図である。
FIG. 7 is a flash EEP of the second embodiment shown in FIG.
FIG. 11 is a cross-sectional view for explaining the fourth step of the ROM manufacturing process.

【図8】従来のフラッシュEEPROMの一般的な構成
を示すブロック図である。
FIG. 8 is a block diagram showing a general configuration of a conventional flash EEPROM.

【図9】図8に示したメモリセルアレイの概略構成を示
す等価回路図である。
9 is an equivalent circuit diagram showing a schematic configuration of the memory cell array shown in FIG.

【図10】従来の2電源方式のフラッシュEEPROM
方式のフラッシュEEPROM法を示した断面図であ
る。
FIG. 10 is a conventional dual-power-supply-type flash EEPROM.
It is sectional drawing which showed the flash EEPROM method of the system.

【図11】図10に示したフラッシュEEPROMのデ
ータの書込時の状態を示した断面図である。
11 is a cross-sectional view showing a state at the time of writing data in the flash EEPROM shown in FIG.

【図12】図10に示したフラッシュEEPROMのデ
ータの消去時の状態を示した断面図である。
12 is a cross-sectional view showing a state at the time of erasing data of the flash EEPROM shown in FIG.

【図13】図10に示したフラッシュEEPROMのデ
ータの読出時の状態を示した断面図である。
13 is a cross-sectional view showing a state at the time of reading data from the flash EEPROM shown in FIG.

【図14】従来のフラッシュEEPROMに5V単一電
源方式を採用した場合のデータの書込時の状態を示した
断面図である。
FIG. 14 is a cross-sectional view showing a state at the time of writing data in a case where a 5V single power source system is adopted in a conventional flash EEPROM.

【図15】従来のフラッシュEEPROMに5V単一電
源方式を採用した場合のデータの消去時の状態を示した
断面図である。
FIG. 15 is a cross-sectional view showing a state at the time of erasing data in a case where a 5V single power source system is adopted in a conventional flash EEPROM.

【図16】従来のフラッシュEEPROMに5V単一電
源方式を採用した場合のデータの読出時の状態を示した
断面図である。
FIG. 16 is a cross-sectional view showing a state at the time of reading data when a 5V single power source system is adopted for a conventional flash EEPROM.

【符号の説明】[Explanation of symbols]

1:N型半導体基板 2:Pウェル 3:Pウェル 4:Nウェル 21:p+ 型不純物領域 22:n+ 型不純物領域 23:n+ 型不純物領域 24:ゲート酸化膜 25:ゲート電極 31:p+ 型不純物領域 32:n+ 型ドレイン領域 33:n+ 型ソース領域 34:ゲート酸化膜 35:フローティングゲート 36:層間絶縁膜 37:コントロールゲート 51:P型半導体基板 52:Pウェル 53:Pウェル 54:Nウェル 55:Nウェル 61:p+ 型不純物領域 62:n+ 型不純物領域 63:n+ 型不純物領域 64:ゲート酸化膜 65:ゲート電極 71:p+ 型不純物領域 72:n+ 型ドレイン領域 73:n+ 型ソース領域 74:ゲート酸化膜 75:フローティングゲート 76:層間絶縁膜 77:コントロールゲート なお、各図中、同一符号は同一または相当部分を示す。1: N type semiconductor substrate 2: P well 3: P well 4: N well 21: p + type impurity region 22: n + type impurity region 23: n + type impurity region 24: gate oxide film 25: gate electrode 31: p + type impurity region 32: n + type drain region 33: n + type source region 34: gate oxide film 35: floating gate 36: interlayer insulating film 37: control gate 51: P type semiconductor substrate 52: P well 53: P Well 54: N well 55: N well 61: p + type impurity region 62: n + type impurity region 63: n + type impurity region 64: gate oxide film 65: gate electrode 71: p + type impurity region 72: n + -type drain region 73: n + -type source region 74: gate oxide film 75: a floating gate 76: interlayer insulating film 77: a control gate in the drawings, the same No. denote the same or corresponding parts.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 H01L 29/78 371 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 29/792 H01L 29/78 371

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 情報を記憶するためのメモリセルアレイ
部と、前記メモリセルアレイ部の動作制御を行なうため
の周辺回路部とを有し、電気的に情報の書込および消去
が可能な半導体記憶装置であって、 その表面上に前記周辺回路部が形成される第1導電型の
第1の半導体領域と、 少なくとも前記第1の半導体領域を包囲するように形成
された第2導電型の第2の半導体領域と、 前記第1の半導体領域から所定の間隔を隔てて形成さ
れ、その表面に前記メモリセルアレイ部が形成されるべ
き第1導電型の第3の半導体領域とを備えた、半導体記
憶装置。
1. A semiconductor memory device having a memory cell array section for storing information and a peripheral circuit section for controlling the operation of the memory cell array section and capable of electrically writing and erasing information. A first conductivity type first semiconductor region on the surface of which the peripheral circuit portion is formed, and a second conductivity type second semiconductor region formed so as to surround at least the first semiconductor region. And a semiconductor region of a first conductivity type which is formed at a predetermined distance from the first semiconductor region and on which the memory cell array portion is to be formed. apparatus.
【請求項2】 情報を記憶するためのメモリセルアレイ
部と、前記メモリセルアレイ部の動作制御を行なうため
の周辺回路部とを有し、電気的に情報の書込および消去
が可能な半導体記憶装置の製造方法であって、 第1導電型の半導体基板の主表面上の所定領域に、第1
導電型の不純物をイオン注入することによって、前記周
辺回路部が形成されるべき第1の半導体領域を形成する
工程と、 前記第1の半導体領域から所定の間隔を隔てた前記半導
体基板の主表面上に、第1導電型の不純物を導入するこ
とによって、前記メモリセルアレイ部が形成されるべき
第2の半導体領域を形成する工程と、 前記第1の半導体領域の両側方に位置する前記半導体基
板の領域に、第2導電型の不純物をイオン注入すること
によって、前記第2の半導体領域に隣接する第3の半導
体領域を形成する工程と、 前記第1の半導体領域が形成される前記半導体基板の領
域より深い領域に、第2導電型の不純物をイオン注入す
ることによって、前記第1の半導体領域と前記第3の半
導体領域の下方に接する第4の半導体領域を形成する工
程とを備えた、半導体記憶装置の製造方法。
2. A semiconductor memory device having a memory cell array portion for storing information and a peripheral circuit portion for controlling the operation of the memory cell array portion, and capable of electrically writing and erasing information. Of the first conductivity type semiconductor substrate, wherein the first region is formed on the main surface of the semiconductor substrate of the first conductivity type.
Forming a first semiconductor region in which the peripheral circuit portion is to be formed by ion-implanting a conductivity type impurity; and a main surface of the semiconductor substrate separated from the first semiconductor region by a predetermined distance. Forming a second semiconductor region in which the memory cell array portion is to be formed by introducing an impurity of the first conductivity type; and the semiconductor substrate located on both sides of the first semiconductor region. Forming a third semiconductor region adjacent to the second semiconductor region by ion-implanting an impurity of the second conductivity type into the region, and the semiconductor substrate in which the first semiconductor region is formed. By implanting an impurity of the second conductivity type into a region deeper than the region, a fourth semiconductor region is formed below the first semiconductor region and the third semiconductor region so as to be in contact therewith. And a degree, a method of manufacturing the semiconductor memory device.
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