JPH0514200A - High accuracy a/d converter - Google Patents
High accuracy a/d converterInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は精度の高い基準電圧を
用いず、ＡＤコンバータを複数個組み合わせて高精度と
なるように構成されたＡＤコンバータに関する。なお以
下各図において同一の符号は同一もしくは相当部分を示
す。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an AD converter configured to have a high accuracy by combining a plurality of AD converters without using a highly accurate reference voltage. In the drawings below, the same reference numerals indicate the same or corresponding parts.
【０００２】[0002]
【従来の技術】図７はＮビットのＡＤコンバータの精度
を１ビット上げるときの従来の原理回路のブロック図を
示す。同図において１は入力電圧範囲０〜Ｅ／２〔Ｖ〕
のＮビットのＡＤコンバータ、２はコンパレータ、３は
ＤＡコンバータ、４はアナログ減算器である。このブロ
ック図７の動作原理は以下に示すようになる。コンパ
レータ２を介して入力電圧範囲の上限値Ｅ〔Ｖ〕の１／
２の基準電圧と入力電圧Ｖｉｎと比較し、このコンパレ
ータ出力２ａで最上位ビットを決定する。コンパレー
タ出力２ａをＤＡコンバータ３にかけ、出力２ａが有れ
ばＥ／２〔Ｖ〕を発生させて、減算器４により入力電圧
Ｖｉｎとの差をとる。減算器出力４ａをＮビットＡＤ
コンバータ１にかけ、の結果を合わせ（Ｎ＋１）ビッ
トのＡＤコンバータ出力Ｖｏｕｔを得る。2. Description of the Related Art FIG. 7 shows a block diagram of a conventional principle circuit when the accuracy of an N-bit AD converter is increased by 1 bit. In the figure, 1 is the input voltage range 0 to E / 2 [V]
N-bit AD converter, 2 is a comparator, 3 is a DA converter, and 4 is an analog subtractor. The operating principle of this block diagram 7 is as follows. 1 / of the upper limit value E [V] of the input voltage range via the comparator 2
The reference voltage of 2 is compared with the input voltage Vin, and the comparator output 2a determines the most significant bit. The comparator output 2a is applied to the DA converter 3, and if the output 2a is present, E / 2 [V] is generated, and the subtracter 4 takes the difference from the input voltage Vin. N bit AD for subtracter output 4a
The result is applied to the converter 1 and the result is combined to obtain the (N + 1) -bit AD converter output Vout.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら前述の方
式はＥ／２〔Ｖ〕の基準電圧に（Ｎ＋１）ビットの精度
を必要とするため、コスト高になるという問題がある。
そこで本発明はこの問題を解消できる高精度化ＡＤコン
バータを提供することを課題とする。However, the above-mentioned method requires a precision of (N + 1) bits for the reference voltage of E / 2 [V], which causes a problem of high cost.
Therefore, an object of the present invention is to provide a highly accurate AD converter that can solve this problem.
【０００４】[0004]
【課題を解決するための手段】前記の課題を解決するた
めに請求項１の高精度化ＡＤコンバータは、被変換電圧
（Ｖｉｎ）の範囲（０〜Ｅ〔Ｖ〕）を２のＭ乗個（＝ｍ
個，但しＭは１以上の所定の整数とする）に等分割して
なる各部分電圧範囲（０〜Ｅ／ｍ〔Ｖ〕）に含まれる前
記被変換電圧を、前記部分電圧範囲がＮビットフルスケ
ールに相当する２のＭ乗個のＡＤコンバータ（１−１…
１−ｍなど）を介して夫々ＡＤ変換し、前記ＡＤコンバ
ータの全てについてのこのＡＤ変換されたディジタル値
を（ディジタル加算器６などを介し）加算して（Ｎ＋
Ｍ）ビットのＡＤ変換値（Ｖｏｕｔ）を得るようにし、In order to solve the above-mentioned problems, the high-precision AD converter according to the first aspect of the present invention is arranged such that the range (0 to E [V]) of the converted voltage (Vin) is 2 M powers. (= M
, Where M is a predetermined integer greater than or equal to 1), and the converted voltage included in each partial voltage range (0 to E / m [V]) is equally divided into N bits. 2 M power AD converters (1-1 ...
1-m or the like), and the AD-converted digital values of all the AD converters are added (via the digital adder 6 or the like) and added (N +
To obtain an M-bit AD conversion value (Vout),
【０００５】請求項２の高精度化ＡＤコンバータは、被
変換電圧の範囲を２のＭ乗個（但しＭは１以上の所定の
整数とする）に等分割してなる各部分電圧範囲に含まれ
る前記被変換電圧に（増巾器７−１，７−２などを介
し）夫々共通の所定の比率を乗じてなる電圧を、前記部
分電圧範囲に前記比率を乗じてなる電圧範囲がＮビット
フルスケールに相当する２のＭ乗個のＡＤコンバータを
介して夫々ＡＤ変換し、前記ＡＤコンバータの全てにつ
いてのこのＡＤ変換されたディジタル値を加算して（Ｎ
＋Ｍ）ビットのＡＤ変換値を得るようにし、またAccording to a second aspect of the present invention, there is provided a high accuracy AD converter, which includes a range of the converted voltage in each partial voltage range which is equally divided into 2 M powers (where M is a predetermined integer of 1 or more). A voltage obtained by multiplying the converted voltage to be converted (via the amplifiers 7-1 and 7-2) by a common predetermined ratio, and a voltage range obtained by multiplying the partial voltage range by the ratio is N bits. AD conversion is performed via 2 M power AD converters corresponding to full scale, and the AD-converted digital values of all the AD converters are added (N
+ M) bit to obtain the AD conversion value, and
【０００６】請求項３の高精度化ＡＤコンバータでは、
請求項１または請求項２に記載の高精度化ＡＤコンバー
タにおいて、前記ＮビットフルスケールのＡＤコンバー
タへの入力電圧は少なくとも電圧リミッタ（５−１…５
−ｍ，９など）とアナログ減算器（４−１…４−（ｍ−
１）など）とを備えた回路を介して生成されるものであ
るようにする。According to the high precision AD converter of claim 3,
3. The high precision AD converter according to claim 1, wherein the input voltage to the N-bit full scale AD converter is at least a voltage limiter (5-1 ... 5).
-M, 9) and analog subtractor (4-1 ... 4- (m-
1) and the like).
【０００７】[0007]
【作用】被変換入力電圧Ｖｉｎの範囲０〜Ｅ〔Ｖ〕をｍ
＝２M 個に等分割し、この分割された各電圧範囲０〜Ｅ
／ｍ〔Ｖ〕の窓に表れる被変換電圧Ｖｉｎについての部
分電圧（またはこれに所定比を乗じた電圧）を夫々、前
記の分割された電圧範囲０〜Ｅ／ｍ〔Ｖ〕（またはこれ
に前記所定比を乗じた電圧範囲）をＮビットフルスケー
ルとするＡＤコンバータを介してＡＤ変換し、この各変
換ディジタル値を加算して（Ｎ＋Ｍ）ビットの変換ディ
ジタル値を得るものである。Function: The range 0 to E [V] of the converted input voltage Vin is m
= 2 M equal divisions and each divided voltage range 0 to E
/ M [V] partial voltage of the converted voltage Vin (or a voltage obtained by multiplying the converted voltage Vin by a predetermined ratio), respectively, in the divided voltage range 0 to E / m [V] (or The voltage range obtained by multiplying the predetermined ratio) is AD-converted through an AD converter having N-bit full scale, and the converted digital values are added to obtain a (N + M) -bit converted digital value.
【０００８】[0008]
【実施例】図１は本発明の第１の実施例としての原理回
路を示すブロック図である。この回路はＮビットのＡＤ
コンバータの精度を１ビット上げるときの回路である。
同図において、１−１，１−２は入力電圧範囲０〜Ｅ／
２〔Ｖ〕のＡＤコンバータ、５−１はＥ／２〔Ｖ〕のリ
ミッタ、４−１はアナログ減算器、６はディジタル加算
器である。この図１の動作原理は以下に示すようにな
る。入力電圧範囲Ｅ〔Ｖ〕の入力Ｖｉｎをリミッタ５
−１で入力電圧範囲の中央電圧Ｅ／２〔Ｖ〕でリミット
し、入力電圧Ｖｉｎのうち、電圧範囲０〜Ｅ／２〔Ｖ〕
に含まれる部分電圧としてのリミッタ出力Ｖａ１を得る
と共にさらにアナログ減算器４−１を介しこの出力Ｖａ
１と入力電圧Ｖｉｎとの差をとることにより、入力電圧
Ｖｉｎのうちの電圧範囲Ｅ／２〜Ｅ〔Ｖ〕に含まれる部
分電圧としての減算器出力Ｖｂ１を得る。の出力Ｖ
ａ１とＶｂ１をそれぞれ２つのＮビット精度のＡＤコン
バータ１−１，１−２に入力し、ディジタル変換する。
ＡＤコンバータ１−１，１−２のディジタル変換出力
を加算器６で加算して、Ｎ＋１ビットの精度で入力Ｖｉ
ｎのディジタル変換値を得る。1 is a block diagram showing a principle circuit as a first embodiment of the present invention. This circuit is N bit AD
This is a circuit for increasing the accuracy of the converter by 1 bit.
In the figure, 1-1 and 1-2 are input voltage ranges 0 to E /
A 2 [V] AD converter, 5-1 is an E / 2 [V] limiter, 4-1 is an analog subtractor, and 6 is a digital adder. The operating principle of FIG. 1 is as follows. Limiter 5 for input Vin in input voltage range E [V]
At -1, the voltage is limited to the center voltage E / 2 [V] of the input voltage range, and within the input voltage Vin, the voltage range 0 to E / 2 [V]
The limiter output Va1 as a partial voltage included in the output voltage Va1 is obtained through the analog subtractor 4-1.
By taking the difference between 1 and the input voltage Vin, the subtracter output Vb1 as a partial voltage included in the voltage range E / 2 to E [V] of the input voltage Vin is obtained. Output V
Each of a1 and Vb1 is input to two N-bit precision AD converters 1-1 and 1-2 to be digitally converted.
The digital conversion outputs of the AD converters 1-1 and 1-2 are added by the adder 6 and input Vi with an accuracy of N + 1 bits.
Obtain the digital conversion value of n.
【０００９】このように図１の回路では、入力電圧Ｖｉ
ｎを分割するためにＥ／２〔Ｖ〕の基準電圧によるリミ
ッタ５−１を使用している。しかしこの方式では基準電
圧の変動がＡＤコンバータ１−１と１−２の夫々の出力
電圧Ｖｏ１とＶｏ２で相殺され、最終のディジタル変換
結果に影響を及ぼさない。この様子を図４に示す。なお
同図（Ａ）は基準電圧が正しいとき、同図（Ｂ）は基準
電圧がずれたときを夫々示す。即ち同図（Ｂ）のように
基準電圧がＥ／２〔Ｖ〕からΔＶｒｅｆだけずれたとす
ると、ＡＤコンバータ１−１の出力電圧Ｖｏ１は増加す
るが、ＡＤコンバータ１−２の出力電圧Ｖｏ２は同じ電
圧だけ減少するので電圧Ｖｏ１とＶｏ２を加算すると、
その結果は基準電圧が正しい場合と同じ値になる。As described above, in the circuit of FIG. 1, the input voltage Vi is
A limiter 5-1 with a reference voltage of E / 2 [V] is used to divide n. However, in this method, the fluctuation of the reference voltage is canceled by the output voltages Vo1 and Vo2 of the AD converters 1-1 and 1-2, respectively, and does not affect the final digital conversion result. This state is shown in FIG. Note that FIG. 7A shows the case where the reference voltage is correct, and FIG. 8B shows the case where the reference voltage is deviated. That is, if the reference voltage deviates from E / 2 [V] by ΔVref as shown in FIG. 7B, the output voltage Vo1 of the AD converter 1-1 increases, but the output voltage Vo2 of the AD converter 1-2 remains the same. Since the voltage decreases only by adding the voltage Vo1 and Vo2,
The result is the same as if the reference voltage were correct.
【００１０】図２は本発明の第２の実施例としての原理
回路を示すブロック図である。同図において１−１，１
−２…１−ｍは入力電圧範囲０〜Ｅ／ｍ〔Ｖ〕のＮビッ
トＡＤコンバータである。但しここでｍ＝２M である。
また５−１，５−２…５−ｍは夫々Ｅ／ｍ〔Ｖ〕，２・
Ｅ／ｍ〔Ｖ〕，…（ｍ−０）・Ｅ／ｍ〔Ｖ〕のリミッ
タ，４−１，４−２，…４−（ｍ−１）はアナログ減算
器である。この回路はＮビットの精度のＡＤコンバータ
を（Ｎ＋Ｍ）ビットに上げる場合の回路であり、この場
合の動作原理も図１と同様でｍ＝２M 個のＡＤコンバー
タ１−１…１−ｍを組み合わせることにより実現が可能
となる。FIG. 2 is a block diagram showing a principle circuit as a second embodiment of the present invention. In the figure, 1-1, 1
-2 ... 1-m is an N-bit AD converter having an input voltage range of 0 to E / m [V]. However, here, m = 2 M.
Further, 5-1, 5-2 ... 5-m are E / m [V], 2 ...
E / m [V], ... (m-0) .E / m [V] limiters 4-1, 4-2, ... 4- (m-1) are analog subtractors. This circuit is a circuit for increasing an N-bit precision AD converter to (N + M) bits, and the operation principle in this case is the same as in FIG. 1, and m = 2 M AD converters 1-1 ... 1-m are used. Realization is possible by combining them.
【００１１】図３は図１の回路の変形例であり、Ｎビッ
トＡＤコンバータとして０〜Ｅ〔Ｖ〕の入力電圧範囲の
ＡＤコンバータ１Ａ−１，１Ａ−２を用いたものであ
る。この場合、各ＡＤコンバータ１Ａ−１，１Ａ−２の
前段に夫々２倍のゲインＧを持つアンプ７−１，７−２
を挿入することにより、入力電圧Ｖｉｎと同じ電圧範囲
０〜Ｅ〔Ｖ〕のＡＤコンバータを用いて（Ｎ＋１）ビッ
トのＡＤコンバータを構成することができる。FIG. 3 is a modification of the circuit of FIG. 1, in which AD converters 1A-1 and 1A-2 having an input voltage range of 0 to E [V] are used as N-bit AD converters. In this case, the amplifiers 7-1 and 7-2 each having a double gain G are provided in front of the AD converters 1A-1 and 1A-2.
By inserting, an (N + 1) -bit AD converter can be configured by using an AD converter in the same voltage range 0 to E [V] as the input voltage Vin.
【００１２】図５は図１の回路の別の変形例であり、入
力電圧Ｖｉｎの範囲０〜５〔Ｖ〕と同じ入力電圧範囲０
〜５〔Ｖ〕で１２ビットのＡＤコンバータ１Ａ−１，１
Ａ−２を用い１３ビットのＡＤコンバータを構成した例
である。この回路ではアナログ減算器４−１の前段にゲ
インＧ＝２のアンプ７−２を設け、また１段目のＡＤコ
ンバータ１Ａ−１の入力側のリミッタとアンプの動作を
２（Ｖｉｎ−２．５）〔Ｖ〕の演算出力を得る演算アン
プ８と０Ｖリミッタとしての整流回路９とで実現してい
る。FIG. 5 shows another modification of the circuit shown in FIG. 1, in which the input voltage range 0 is the same as the range 0-5 [V] of the input voltage Vin.
12-bit AD converters 1A-1, 1 at ~ 5 [V]
It is an example of configuring a 13-bit AD converter using A-2. In this circuit, an amplifier 7-2 having a gain G = 2 is provided in the preceding stage of the analog subtractor 4-1, and the operation of the limiter and the amplifier on the input side of the AD converter 1A-1 in the first stage is 2 (Vin-2. 5) It is realized by an operational amplifier 8 for obtaining an operational output of [V] and a rectifying circuit 9 as a 0V limiter.
【００１３】図６は図５のブロック図のＡＤコンバータ
１Ａ−１，１Ａ−２の前段の部分を実際の回路で示した
ものである。なお図６中のオペアンプＯＰ１，ＯＰ４の
回路は１：１のバッファ回路（インピーダンス変換回
路）である。FIG. 6 shows an actual circuit in a portion preceding the AD converters 1A-1 and 1A-2 in the block diagram of FIG. The circuits of the operational amplifiers OP1 and OP4 in FIG. 6 are 1: 1 buffer circuits (impedance conversion circuits).
【００１４】[0014]
【発明の効果】請求項１に関わる発明によれば、被変換
電圧Ｖｉｎの範囲（０〜Ｅ〔Ｖ〕）を２のＭ乗個（＝ｍ
個，但しＭは１以上の所定の整数とする）に等分割して
なる各部分電圧範囲（０〜Ｅ／ｍ〔Ｖ〕）に含まれる前
記被変換電圧を、前記部分電圧範囲がＮビットフルスケ
ールに相当する２のＭ乗個のＡＤコンバータ（１−１…
１−ｍなど）を介して夫々ＡＤ変換し、前記ＡＤコンバ
ータの全てについてのこのＡＤ変換されたディジタル値
をディジタル加算器６を介し加算して（Ｎ＋Ｍ）ビット
のＡＤ変換値Ｖｏｕｔを得るようにし、According to the invention of claim 1, the range (0 to E [V]) of the converted voltage Vin is 2 to the Mth power (= m).
, Where M is a predetermined integer greater than or equal to 1), and the converted voltage included in each partial voltage range (0 to E / m [V]) is equally divided into N bits. 2 M power AD converters (1-1 ...
1-m, etc.), and the AD-converted digital values of all the AD converters are added via the digital adder 6 to obtain the (N + M) -bit AD conversion value Vout. ,
【００１５】請求項２に関わる発明によれば、被変換電
圧の範囲（０〜Ｅ〔Ｖ〕）を２のＭ乗個（＝ｍ個，但し
Ｍは１以上の所定の整数とする）に等分割してなる各部
分電圧範囲（０〜Ｅ／ｍ〔Ｖ〕）に含まれる前記被変換
電圧に（増巾器７−１，７−２などを介し）夫々共通の
所定の比率を乗じてなる電圧を、前記部分電圧範囲に前
記比率を乗じてなる電圧範囲がＮビットフルスケールに
相当する２のＭ乗個のＡＤコンバータ（１Ａ−１，１Ａ
−２など）を介して夫々ＡＤ変換し、前記ＡＤコンバー
タの全てについてのこのＡＤ変換されたディジタル値を
ディジタル加算器６を介し加算して（Ｎ＋Ｍ）ビットの
ＡＤ変換値を得るようにし、またAccording to the second aspect of the invention, the range (0 to E [V]) of the converted voltage is set to 2 M powers (= m, where M is a predetermined integer of 1 or more). The converted voltage included in each partial voltage range (0 to E / m [V]) formed by equal division is multiplied (via the amplifiers 7-1 and 7-2) by a predetermined ratio. The voltage range obtained by multiplying the partial voltage range by the ratio is 2 M power AD converters (1A-1, 1A) whose voltage range corresponds to N-bit full scale.
-2 etc.), and the AD-converted digital values of all the AD converters are added via a digital adder 6 to obtain an (N + M) -bit AD converted value.
【００１６】請求項３に関わる発明によれば、請求項１
または請求項２に記載の高精度化ＡＤコンバータにおい
て、前記ＮビットフルスケールのＡＤコンバータへの入
力電圧は少なくとも電圧リミッタ（５−１…５−ｍ，９
など）とアナログ減算器（４−１…４−（ｍ−１）な
ど）とを備えた回路を介して生成されるものであるよう
にしたので、According to the invention of claim 3, claim 1
Alternatively, in the high accuracy AD converter according to claim 2, the input voltage to the N-bit full scale AD converter is at least a voltage limiter (5-1 ... 5-m, 9).
Etc.) and an analog subtractor (4-1 ... 4- (m-1), etc.).
【００１７】次のような効果を得ることができる。精
度の高い基準電圧源を必要とせずに精度の高いＡＤコン
バータを構成することができる。ＮビットのＡＤコン
バータを２M 個組み合わせることにより（Ｎ＋Ｍ）ビッ
トのＡＤコンバータを構成することができる。入力電
圧範囲０〜Ｅ〔Ｖ〕のＮビットＡＤコンバータがあるが
それ以上の精度が必要になったとき、そのＡＤコンバー
タを使い、外付け回路を追加するだけで高精度化が可能
である。The following effects can be obtained. A highly accurate AD converter can be configured without the need for a highly accurate reference voltage source. By combining 2 M pieces of N-bit AD converters, an (N + M) -bit AD converter can be constructed. There is an N-bit AD converter with an input voltage range of 0 to E [V], but when higher accuracy is required, higher accuracy can be achieved by using the AD converter and adding an external circuit.
【図１】本発明の第１の実施例としての原理回路を示す
ブロック図FIG. 1 is a block diagram showing a principle circuit as a first embodiment of the present invention.
【図２】本発明の第２の実施例としての原理回路を示す
ブロック図FIG. 2 is a block diagram showing a principle circuit as a second embodiment of the present invention.
【図３】図１の回路の変形例を示すブロック図FIG. 3 is a block diagram showing a modification of the circuit of FIG.
【図４】図１の回路における基準電圧のずれの影響の説
明図FIG. 4 is an explanatory diagram of an influence of deviation of the reference voltage in the circuit of FIG.
【図５】図１の回路の別の変形例を示すブロック図5 is a block diagram showing another modification of the circuit of FIG.
【図６】図５の回路におけるＡＤコンバータの前段部分
の実際の回路図6 is an actual circuit diagram of a front stage part of an AD converter in the circuit of FIG.
【図７】図１に対応する従来のブロック図FIG. 7 is a conventional block diagram corresponding to FIG.
１−２…１−ｍ 入力電圧範囲０〜E/m 〔Ｖ〕のＮビッ
トADコンバータ
１Ａ−１…１Ａ−２ 入力電圧範囲０〜Ｅ〔Ｖ〕のＮビ
ットADコンバータ
４−１…４−（ｍ−１） アナログ減算器
５−１…５−ｍ 電圧リミッタ
６ ディジタル加算器
７−１，７−２ 増巾器
８ ２（Ｖｉｎ−２．５）〔Ｖ〕の演算アンプ
９ ０Ｖリミッタ
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧1-2 ... 1-m N-bit AD converter with input voltage range 0 to E / m [V] 1A-1 ... 1A-2 N-bit AD converter with input voltage range 0 to E [V] 4-1 ... 4- (M-1) Analog subtractor 5-1 ... 5-m Voltage limiter 6 Digital adders 7-1 and 7-2 Magnifier 82 2 (Vin-2.5) Operational amplifier 90 of V [V] Limiter Vin Input voltage Vout Output voltage
Claims (3)
１以上の所定の整数）に等分割してなる各部分電圧範囲
に含まれる前記被変換電圧を前記部分電圧範囲がＮビッ
トフルスケールに相当する２のＭ乗個のＡＤコンバータ
を介して夫々ＡＤ変換し、前記ＡＤコンバータの全てに
ついてのこのＡＤ変換されたディジタル値を加算して
（Ｎ＋Ｍ）ビットのＡＤ変換値を得ることを特徴とする
高精度化ＡＤコンバータ。1. The converted voltage included in each partial voltage range obtained by equally dividing the range of the converted voltage into 2 M powers (where M is a predetermined integer of 1 or more) AD conversion is performed via 2 M power AD converters corresponding to N-bit full scale, and the AD-converted digital values of all the AD converters are added to obtain an (N + M) -bit AD conversion value. A highly accurate AD converter characterized by being obtained.
１以上の所定の整数とする）に等分割してなる各部分電
圧範囲に含まれる前記被変換電圧に夫々共通の所定の比
率を乗じてなる電圧を、前記部分電圧範囲に前記比率を
乗じてなる電圧範囲がＮビットフルスケールに相当する
２のＭ乗個のＡＤコンバータを介して夫々ＡＤ変換し、
前記ＡＤコンバータの全てについてのこのＡＤ変換され
たディジタル値を加算して（Ｎ＋Ｍ）ビットのＡＤ変換
値を得ることを特徴とする高精度化ＡＤコンバータ。2. The converted voltage included in each partial voltage range obtained by equally dividing the range of the converted voltage into 2 M powers (where M is a predetermined integer of 1 or more) is common to each of the converted voltages. A voltage obtained by multiplying a predetermined ratio is AD-converted via M 2 AD converters in which a voltage range obtained by multiplying the partial voltage range by the ratio corresponds to N-bit full scale.
A high-precision AD converter, wherein the AD-converted digital values of all the AD converters are added to obtain an (N + M) -bit AD converted value.
ＡＤコンバータにおいて、前記Ｎビットフルスケールの
ＡＤコンバータへの入力電圧は少なくとも電圧リミッタ
とアナログ減算器とを備えた回路を介して生成されるも
のであることを特徴とする高精度化ＡＤコンバータ。3. The high accuracy AD converter according to claim 1, wherein the input voltage to the N-bit full scale AD converter is at least through a circuit including a voltage limiter and an analog subtractor. A highly accurate A / D converter characterized by being generated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15723391A JPH0514200A (en) | 1991-06-28 | 1991-06-28 | High accuracy a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15723391A JPH0514200A (en) | 1991-06-28 | 1991-06-28 | High accuracy a/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514200A true JPH0514200A (en) | 1993-01-22 |
Family
ID=15645151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15723391A Pending JPH0514200A (en) | 1991-06-28 | 1991-06-28 | High accuracy a/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514200A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6071008A (en) * | 1997-01-28 | 2000-06-06 | Nagoya University | Method of measuring heat capacity of sample |
| US7079060B2 (en) | 2004-02-12 | 2006-07-18 | Renesas Technology Corp. | Test circuit for evaluating characteristic of analog signal of device |
-
1991
- 1991-06-28 JP JP15723391A patent/JPH0514200A/en active Pending
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