JPH05136809A

JPH05136809A - ヘツダ処理方式

Info

Publication number: JPH05136809A
Application number: JP3300265A
Authority: JP
Inventors: Shuji Yoshimura; 修二吉村; Naoki Fukuda; 直樹福田
Original assignee: Fujitsu Ltd; Fujitsu Kyushu Communication Systems Ltd
Current assignee: Fujitsu Ltd; Fujitsu Kyushu Communication Systems Ltd
Priority date: 1991-11-15
Filing date: 1991-11-15
Publication date: 1993-06-01

Abstract

(57)【要約】【目的】ＡＴＭ方式による交換機の入力セルのヘッダ
処理方式に関し、ＶＰＩ及びＶＣＩの全ビットをフルサ
ポート可能とすることを目的とする。【構成】仮想識別子記憶手段１０２及び比較手段１０
３は、入力される仮想識別子の高々２５６程度の変化数
に一致する個数だけ設けられる。また、出力ヘッダ情報
記憶手段１０６にも上記変化数に対応するｎアドレス分
の記憶領域が設定される。#1〜#nの各比較手段１０３
は、入力された仮想識別子と各仮想識別子記憶手段１０
２に記憶されている各仮想識別子とが一致するか否かを
同時に比較する。アドレス指定手段１０４は、上記比較
結果に基づき、入力された仮想識別子の値として特定さ
れる呼に対応する記憶領域を、出力ヘッダ情報記憶手段
１０６に対して指定する。この結果読み出された出力ヘ
ッダ情報１０５は、ヘッダ挿入手段１０７により、セル
１０１のヘッダ部に挿入される。このようにして、セル
１０１のヘッダ部のデータの付け替えが自律的に行われ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭ（非同期転送モ
ード）方式による広帯域ＩＳＤＮ用交換機に係り、更に
詳しくは、交換機の入力部の入力ハイウェイ上における
セルのヘッダ処理方式に関する。

【０００２】

【従来の技術】ＡＴＭ（非同期転送モード）方式による
広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ：広帯域サービス総合デ
ィジタルネットワーク）においては、ユーザの通信デー
タや局の制御データなどは、セルと呼ばれる固定長のパ
ケット形式のデータに分割、格納されて伝送される。

【０００３】図４は、広帯域ＩＳＤＮにおいて、加入者
と交換機との間のインタフェース（ＵＮＩ：ユーザ−ネ
ットワークインタフェース）において、加入者側から交
換機側へ入力されるセルのデータフォーマットを示した
図であり、ＣＣＩＴＴ（国際電信電話諮問委員会）の勧
告に基づいて決定されたものである。

【０００４】セルは、ヘッダ情報が格納される５バイト
のヘッダ部と、実際に転送されるデータが格納される４
８バイトの情報部とから構成されている。５バイトのヘ
ッダ部の構成は以下の通りである。

【０００５】まず、ＧＦＣ（ジェネリックフローコント
ロール）は、ＵＮＩにおいて、トラヒックにおける過負
荷の発生を緩和するために、加入者端末がそのデータを
用いてセルのフロー制御を行うための４ビットのデータ
である。

【０００６】仮想パス識別子（ＶＰＩ：バーチャルパス
アイデンティファイアー）と仮想チャネル識別子（ＶＣ
Ｉ：バーチャルチャネルアイデンティファイアー）は、
各呼に属するセル毎に、そのセルが次に転送されるべき
局（交換機など）又は加入者の宛先を示す計２４ビット
のデータである。

【０００７】ＰＴ（ペイロードタイプ）は、情報部に含
まれる内容が、ユーザ情報であるのか、局間の保守運用
などに用いられる網情報であるのかを示すデータであ
る。ＲＥＳ（リザーブ）は、予約ビットである。

【０００８】ＣＬＰ（セルロスプライオリティ）は、セ
ル廃棄処理時の優先度を表示するための１ビットのデー
タである。網において輻輳が発生した場合に、このＣＬ
Ｐが表示されていないセルが優先的に廃棄される。

【０００９】ＨＥＣ（ヘッダエラーチェック）は、交換
機が、入力ハイウエイから入力するセルのヘッダ部の入
力タイミングの検出と、その部分の誤り検出を同時に行
うための上記４バイトのヘッダ部に対して付加される１
バイトからなるＣＲＣ（巡回冗長検査）符号である。

【００１０】即ち、送信側において、上記４バイトの送
信対象データからなる２進表現の多項式が、例えば“０
１０１０１０１”なる数で除算されることにより、その
除算の剰余として１バイトのＣＲＣ符号が得られる。そ
して、このＣＲＣ符号が４バイトの送信対象データに付
加されることにより、５バイトからなる送信用のセルの
ヘッダ部のデータが生成される。

【００１１】このような送信側のヘッダ部の生成動作に
対して、受信側の同期回路は、取り出す位置を１バイト
ずつずらしながら連続する５バイトの受信データを順次
取り出し、この５バイトの受信データの各データ組から
なる２進表現の多項式を送信側と同じ例えば“０１０１
０１０１”なる数で除算するＣＲＣ演算を実行する。そ
して、このＣＲＣ演算を実行して得られた剰余が“０”
となったときの５バイトの受信データの入力タイミング
が、誤りのないセルのヘッダ部の入力タイミングとして
検出される。

【００１２】次に、図５は、広帯域ＩＳＤＮにおいて、
交換機と交換機との間のインタフェース（ＮＮＩ：ネッ
トワーク−ネットワークインタフェース）におけるセル
のデータフォーマットを示した図である。図４のＵＮＩ
におけるフォーマットとほとんど同じであるが、４ビッ
トのＧＦＣが無く、ＶＰＩとＶＣＩが計２８ビットのデ
ータである点のみが異なる。

【００１３】上述の図４又は図５のセルのデータフォー
マットにおいて、交換機内では、５バイトのヘッダ部の
先頭に、更にタグと呼ばれるデータが付加される。この
タグは、セルが、或る入力ハイウエイから或る出力ハイ
ウエイに出力されるように、交換機内の各スイッチ部を
自律的にスイッチングされてゆくために必要なデータで
ある。

【００１４】以上のようなデータフォーマットを有し、
ＵＮＩ又はＮＮＩ上を転送されてきたセルは、入力ハイ
ウエイから交換機に入力される。ここで、交換機の入口
の各入力ハイウエイ上には、仮想チャネル変換器（ＶＣ
Ｃ：バーチャルチャネルコンバータ）と呼ばれる回路が
設置される。

【００１５】前述したように、セルのヘッダ部に付加さ
れるＶＰＩ及びＶＣＩとしては、各呼毎に固有のネット
ワーク内の論理的なパス（経路）を示すために、各セル
が属する呼に対応する値が設定されている。そして、セ
ルが、所定の入力ハイウエイから交換機に入力した時点
においては、そのセルに付与されているＶＰＩ及びＶＣ
Ｉは、前段の交換機から現段の交換機に向うパス（ハイ
ウエイ）を示す値とされている。そこで、セルが転送さ
れてきた現段の交換機の入口の入力ハイウエイ上のＶＣ
Ｃは、そのセルのヘッダ部に付加されているＶＰＩ及び
ＶＣＩの値を、そのセルが転送されるべき次段の交換機
に向うパス（出力ハイウエイ）に対応する値に付け替え
る。

【００１６】また、ＶＣＣは、各セルの先頭に、そのセ
ルが交換機内の各スイッチ部を自律的にスイッチングさ
れて目的とする出力ハイウエイに出力されるように、前
述したタグを付加する。

【００１７】更に、現段の交換機は、図４又は図５とし
て示したセルのヘッダ部のＧＦＣ、ＰＴ、ＣＬＰ又はＨ
ＥＣなどに基づいて種々の制御処理を実行し、必要に応
じて、ＶＣＣを介して各セルのヘッダ部の上記各ヘッダ
情報を付け替える。

【００１８】図６は、ＶＣＣ及びその周辺の従来例の構
成図である。コールプロセッサ（ＣＰＲ）６０１は、呼
処理を実行するプロセッサであり、オーダ受信・分配回
路６０２を介して、６０３〜６０６で示される各部分よ
りなるＶＣＣの制御を行う。

【００１９】入力ハイウェイ６０７から入力されるセル
のヘッダ部に付加された２４ビット（図４のＵＮＩの場
合）又は２８ビット（図５のＮＮＩの場合）のＶＰＩ及
びＶＣＩは、入力ＶＰＩ／ＶＣＩラッチ回路６０３内の
特には図示しないラッチに取り込まれる。

【００２０】同回路６０３にラッチされた入力セルのＶ
ＰＩ及びＶＣＩは、セレクタ６０４を介して、変換テー
ブルＲＡＭ６０５にリードアドレスとして与えられる。
変換テーブルＲＡＭ６０５には、予め、ＣＰＲ６０１か
らオーダ受信・分配回路６０２を介して、前述した出力
ハイウエイに対応するタグ、ＶＰＩ及びＶＣＩ、並びに
前述したＧＦＣ、ＰＴ又はＣＬＰなどの各種ヘッダ情報
が格納されている。このときの変換テーブルＲＡＭ６０
５上のアドレスは、各呼に対応する入力ハイウエイ側の
２４ビット又は２８ビットのＶＰＩ及びＶＣＩの値とし
て、ＣＰＲ６０１からオーダ受信・分配回路６０２及び
セレクタ６０４を介して与えられる。

【００２１】従って、入力セルのＶＰＩ及びＶＣＩが変
換テーブルＲＡＭ６０５にリードアドレスとして与えら
れることにより、同ＲＡＭ６０５からは、それに対応す
るタグ、新たなＶＰＩとＶＣＩ、及び上述した各種ヘッ
ダ情報が読み出される。

【００２２】そして、ヘッダ挿入回路６０６は、現在、
入力ハイウエイ６０７から入力されているセルのヘッダ
部の各データを、変換テーブルＲＡＭ６０５から読み出
された各データに付け替えて、交換機内のスイッチング
モジュールに出力する。

【００２３】

【発明が解決しようとする課題】しかし、図６に示され
る従来例では、入力セルに付加されているＶＰＩ及びＶ
ＣＩが、直接、変換テーブルＲＡＭ６０５のアドレスと
されている。従って、ＶＰＩ及びＶＣＩが例えば２８ビ
ットの場合（図５のＮＮＩの場合）、指定され得るアド
レスは、２²⁸アドレス、即ち、約 2.6億アドレスとなっ
てしまい、このようなアドレスをカバーできる変換テー
ブルＲＡＭ６０５は、現在の技術では実現不可能である
という問題点を有している。

【００２４】このような問題点を解決するために、ＶＰ
Ｉ及びＶＣＩの全てのビットをサポートする代わりに、
２４ビット又は２８ビットを例えば８ビットに縮退させ
るような方式も考えられるが、このような方式は、縮退
のアルゴリズムがまちまちで汎用性がなく、他の機種と
の整合性に問題を生じてしまう。

【００２５】本発明は、ＶＰＩ及びＶＣＩの全てのビッ
トをフルサポート可能とし、かつ、汎用性のある形式で
ヘッダ情報の変換を可能とすることを目的とする。

【００２６】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、非同期転送モード方式による交
換機に入力されるセル１０１のヘッダ部のヘッダ情報を
処理するヘッダ処理方式を前提とする。このヘッダ処理
方式は、例えば交換機の入口の各入力ハイウエイ上に設
けられる仮想チャネル変換器（ＶＣＣ：バーチャルチャ
ネルコンバータ）の機能として実現される。

【００２７】そして、まず、現在設定されている各呼を
特定するための各仮想識別子をそれぞれ記憶する#1〜#n
の複数の仮想識別子記憶手段１０２を有する。仮想識別
子は、例えば仮想パス識別子（ＶＰＩ：バーチャルパス
アイデンティファイアー）と仮想チャネル識別子（ＶＣ
Ｉ：バーチャルチャネルアイデンティファイアー）であ
る。

【００２８】次に、#1〜#nの各仮想識別子記憶手段１０
２に対応して設けられ、入力されるセル１０１のヘッダ
部に付加されている仮想識別子と各仮想識別子記憶手段
１０２に記憶されている各仮想識別子とが一致するか否
かをそれぞれ比較する#1〜#nの複数の比較手段１０３を
有する。

【００２９】また、#1〜#nの複数の仮想識別子記憶手段
１０２のそれぞれに対応する記憶領域を有し、各記憶領
域に各仮想識別子記憶手段１０２に記憶されている仮想
識別子として特定される呼に対応する#1〜#nの出力ヘッ
ダ情報１０５をそれぞれ記憶する出力ヘッダ情報記憶手
段１０６を有する。この出力ヘッダ情報１０５は、タグ
及び新たなＶＰＩとＶＣＩを含み得るが、これらについ
ては本出願人は、特願平２−２８２６０５号の特許出願
において特許権の付与を請求している。従って、本発明
において特許権の付与を請求する出力ヘッダ情報１０５
の範囲は、タグ及び新たなＶＰＩとＶＣＩ以外の、例え
ばＧＦＣ（ジェネリックフローコントロール）、ＰＴ
（ペイロードタイプ）又はＣＬＰ（セルロスプライオリ
ティ）などのヘッダ情報である。

【００３０】続いて、複数の比較手段１０３の何れにお
いて一致が検出されたかを判定し、出力ヘッダ情報記憶
手段１０６に対して、上記判定結果に対応する記憶領域
の出力ヘッダ情報１０５の読出しを指示するアドレス指
定手段１０４を有する。

【００３１】更に、アドレス指定手段１０４の指示に基
づいて出力ヘッダ情報記憶手段１０６から読み出された
出力ヘッダ情報１０５を入力されるセル１０１のヘッダ
部に挿入するヘッダ挿入手段１０７を有する。

【００３２】以上の本発明の構成において、#1〜#nの各
仮想識別子記憶手段１０２における各仮想識別子の設定
状態を制御する仮想識別子設定制御手段を更に有するよ
うに構成することができる。

【００３３】また、出力ヘッダ情報記憶手段１０６の各
記憶領域における#1〜#nの各出力ヘッダ情報１０５の設
定状態を制御する出力ヘッダ情報制御手段を更に有する
ように構成することもできる。

【００３４】

【作用】ＶＰＩ及びＶＣＩなどの仮想識別子は、例えば
ＮＮＩの場合は２８ビットで構成され、それらの変化数
は最大２²⁸個にもなる。しかし、実際に１つの交換機に
入力されるセルにおける仮想識別子の変化数は、２²⁸個
よりはるかに少なく、高々２⁸ ＝２５６個程度と考えら
れる。そこで、本発明では、入力される仮想識別子の変
化数ｎを最大２５６個程度と仮定して、その変化数ｎに
一致する個数の#1〜#nの仮想識別子記憶手段１０２及び
比較手段１０３が設けられる。

【００３５】更に本発明では、入力されるセル１０１の
ヘッダ部の各ヘッダ情報を付け替えるために設けられる
出力ヘッダ情報記憶手段１０６には、上記#1〜#nの仮想
識別子記憶手段１０２に記憶されている各仮想識別子の
値として特定される呼に対応する出力ヘッダ情報１０５
を記憶できるよう、それぞれｎアドレス分の記憶領域が
設定されている。

【００３６】ここで、#1〜#nのｎ個の比較手段１０３
は、入力されるセル１０１のヘッダ部に付加されている
仮想識別子と#1〜#nの仮想識別子記憶手段１０２に記憶
されている各仮想識別子とが一致するか否かを同時に比
較する。この結果、何れか１つのみの比較手段１０３に
おいて一致が検出される。そして、アドレス指定手段１
０４は、上記判定結果に基づいて、入力された仮想識別
子の値として特定される呼に対応する記憶領域を、出力
ヘッダ情報記憶手段１０６に対して瞬時に指定すること
ができる。

【００３７】このようにして出力ヘッダ情報記憶手段１
０６から読み出された出力ヘッダ情報１０５は、ヘッダ
挿入手段１０７によって、入力されるセル１０１のヘッ
ダ部に挿入される。

【００３８】このように、本発明では、仮想識別子の全
ビット範囲の変化数をフルサポートすることができ、か
つ、入力されるセル１０１のヘッダ部のデータの付け替
えを自律的に行うハードウエア回路を、実用的な回路規
模で実現できる。

【００３９】また、本発明では、出力ヘッダ情報記憶手
段１０６の各記憶領域における#1〜#nの各出力ヘッダ情
報１０５の設定状態を、ソフトウエア処理又はハードウ
エア処理によって制御する出力ヘッダ情報制御手段を外
部に接続することにより、ヘッダ情報に関する様々な処
理を効率良く実行することができ、かつ、ヘッダ情報の
設定を出力ヘッダ情報記憶手段１０６を介して行うこと
により、ヘッダ情報の仕様の変化にも柔軟に対応するこ
とができる。

【００４０】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。図２は、本発明によるＶＣＣの実
施例の構成図である。

【００４１】入力ＶＰＩ／ＶＣＩラッチ回路２０１は、
入力ハイウエイ２１０から入力するセルのヘッダ部に付
加されたＶＰＩ及びＶＣＩを、セルの入力タイミングを
抽出しながら、内部の特には図示しないラッチに取り込
む。

【００４２】#1〜#nのｎ個のラッチ２０３は、現在設定
されているの各呼に対応する各ＶＰＩ及びＶＣＩを記憶
する。これらのＶＰＩ及びＶＣＩは、図６と同様の特に
は図示しないコールプロセッサ（ＣＰＲ）からオーダ受
信・分配回路、データバス２１１及び書き込み制御線２
１２を介して、書き込まれる。

【００４３】#1〜#nのｎ個の比較回路２０２は、入力Ｖ
ＰＩ／ＶＣＩラッチ回路２０１に取り込まれた入力ＶＰ
Ｉ及びＶＣＩを、#1〜#nの各ラッチ２０３にラッチされ
ている各ＶＰＩ及びＶＣＩと比較する。各比較回路２０
２の出力は、アドレス判定回路２０４に入力される。

【００４４】図３は、図２の比較回路２０２の構成図で
ある。入力ＶＰＩ／ＶＣＩラッチ回路２０１からのｍビ
ットの入力ＶＰＩ及びＶＣＩのデータの各ビットは、#1
〜#mの各排他論理和（ＥＸＯＲ）回路３０１の第１の入
力に入力される。同様に、図２のラッチ２０３からのｍ
ビットのＶＰＩ及びＶＣＩのデータの各ビットは、#1〜
#mの各ＥＸＯＲ回路３０１の第２の入力に入力される。
#1〜#mの各ＥＸＯＲ回路３０１の出力は、ＮＯＲ回路３
０２に入力される。そして、ＮＯＲ回路３０２の出力
は、図２のアドレス判定回路２０４に出力される。ここ
で、ＶＰＩ及びＶＣＩのビット数ｍは、ＶＣＣがＵＮＩ
（図４参照）として設けられる場合は２４ビット、ＶＣ
ＣがＮＮＩ（図５参照）として設けられる場合は２８ビ
ットである。

【００４５】図２に戻って、アドレス判定回路２０４
は、#1〜#nの比較回路２０２の何れの出力がアクティブ
となったかによって、ｎ個のアドレス値のうちの何れか
のアドレス値を出力する。

【００４６】タグテーブル２０６、ＶＰＩ／ＶＣＩ変換
テーブル２０７及びヘッダ処理テーブル２０８は、それ
ぞれｎアドレス分の記憶領域を有する。そして、各テー
ブルの各アドレスには、#1〜#nのラッチ２０３に格納さ
れている各ＶＰＩ及びＶＣＩの値として特定される呼に
対して設定されるべきタグ、新たなＶＰＩとＶＣＩ、及
び各種ヘッダ情報は、図６と同様の特には図示しないコ
ールプロセッサ及びオーダ受信・分配回路から、アドレ
スバス２１３、セレクタ２０５、データバス２１５及び
書き込み制御線２１４を介して、書き込まれる。ここ
で、ヘッダ処理テーブル２０８に書き込まれる各種ヘッ
ダ情報は、コールプロセッサからソフトウエア処理によ
ってではなく、専用の処理回路からアドレスバス２１
３、セレクタ２０５、データバス２１５及び書き込み制
御線２１４を介してハードウエア処理によって書き込ま
れるように構成されてもよい。

【００４７】上述の構成を有するタグテーブル２０６、
ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘッダ処理テー
ブル２０８に、アドレス判定回路２０４からのアドレス
がセレクタ２０５を介して供給されることにより、これ
ら各テーブルからは、入力セルのＶＰＩ及びＶＣＩとし
て特定される呼に対応するタグ、新たなＶＰＩとＶＣ
Ｉ、及びヘッダ情報が読み出される。

【００４８】そして、ヘッダ挿入回路２０９は、現在、
入力ハイウエイ２１０から入力されている入力セルのヘ
ッダ部の各データを、上記各テーブルから読み出された
タグ、新たなＶＰＩとＶＣＩ、及びヘッダ情報に付け替
えて、交換機内のスイッチングモジュールに出力する。

【００４９】上述の構成を有する実施例の動作について
以下に説明する。前述したように、ＶＰＩ及びＶＣＩ
は、例えば図５のＮＮＩの場合は２８ビットで構成さ
れ、それらの変化数は最大２²⁸個にもなる。しかし、実
際に１つの交換機に入力されるセルにおけるＶＰＩ及び
ＶＣＩの変化数は、２²⁸個よりはるかに少なく、高々２
⁸ ＝２５６個程度と考えられる。そこで、本実施例で
は、入力されるＶＰＩ及びＶＣＩの変化数ｎを最大２５
６個程度と仮定して、その変化数ｎに一致する個数の#1
〜#nのラッチ２０３及び比較回路２０２が設けられる。

【００５０】更に本実施例では、入力セルのヘッダの各
データを付け替えるために設けられるタグテーブル２０
６、ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘッダ処理
テーブル２０８には、上記#1〜#nのラッチ２０３に格納
されている各ＶＰＩ及びＶＣＩの値として特定される呼
に対応するタグ、新たなＶＰＩとＶＣＩ、及びヘッダ情
報を格納できるよう、それぞれｎアドレス分の記憶領域
が設定されている。

【００５１】ここで、#1〜#nのｎ個の比較回路２０２
は、入力ＶＰＩ／ＶＣＩラッチ回路２０１に取り込まれ
た入力ＶＰＩ及びＶＣＩを、#1〜#nの各ラッチ２０３に
ラッチされている各ＶＰＩ及びＶＣＩと同時に比較す
る。この結果、何れか１つのみの比較回路２０２におい
て、図３の#1〜#mの全てのＥＸＯＲ回路３０１の出力が
ローレベルとなり、その結果、ＮＯＲ回路３０２の出力
がハイレベルとなる。そして、アドレス判定回路２０４
は、上記比較結果に基づいて、入力ＶＰＩ及びＶＣＩの
値として特定される呼に対応するアドレスを、タグテー
ブル２０６、ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘ
ッダ処理テーブル２０８に対して瞬時に指定することが
できる。

【００５２】以上の説明から理解されるように、本実施
例では、２４ビット又は２８ビットのＶＰＩ及びＶＣＩ
の全ての変化に対応可能で、かつ、入力ハイウエイ２１
０から入力するセルのヘッダ部のデータの付け替えを自
律的に行うハードウエア回路を、実用的な回路規模で実
現することができる。

【００５３】この場合、タグテーブル２０６、ＶＰＩ／
ＶＣＩ変換テーブル２０７及びヘッダ処理テーブル２０
８の各アドレスには、呼の設定中でも、図６と同様の特
には図示しないコールプロセッサ及びオーダ受信・分配
回路から、アドレスバス２１３、セレクタ２０５、デー
タバス２１５及び書き込み制御線２１４を介して、タ
グ、新たなＶＰＩとＶＣＩ、及び各種ヘッダ情報を、任
意に書き込むことができる。

【００５４】ここで、ヘッダ処理テーブル２０８に書き
込まれる各種ヘッダ情報は、コールプロセッサからソフ
トウエア処理によってではなく、専用の処理回路からア
ドレスバス２１３、セレクタ２０５、データバス２１５
及び書き込み制御線２１４を介してハードウエア処理に
よって書き込まれるように構成することもできる。

【００５５】具体的には、まず、図４のＵＮＩにおける
ＧＦＣの処理については、ＣＣＩＴＴにおいて明確な勧
告がなされていないため、例えばコールプロセッサが、
ヘッダ処理テーブル２０８上の各呼に対応するアドレス
のＧＦＣとして、値“０”を設定するように構成でき
る。

【００５６】次に、図４のＵＮＩ又は図５のＮＮＩにお
けるＰＴの処理に関しては、例えばコールプロセッサ
が、ソフトウエア処理によって、ヘッダ処理テーブル２
０８上の各呼に対応するアドレスのＰＴを設定する。或
いは、試験セルを発生するための専用の処理回路が、ハ
ードウエア処理によって、ヘッダ処理テーブル２０８上
の各呼に対応するアドレスのＰＴを設定する。

【００５７】また、図４のＵＮＩ又は図５のＮＮＩにお
けるＣＬＰの処理に関しては、通常はコールプロセッサ
が、ソフトウエア処理によって、ヘッダ処理テーブル２
０８上の各呼に対応するアドレスのＣＬＰを設定する。
これに加えて、各呼の帯域を管理しているポリス回路
が、ハードウエア処理によって、違反セルと判定したセ
ルが属する呼に対応するヘッダ処理テーブル２０８上の
アドレスのＣＬＰを設定する。なお、ポリス回路による
違反セルの設定は、ＣＬＰだけではなく、予約ビットで
あるＲＥＳ（図４又は図５参照）を使用して行われても
よい。

【００５８】以上の説明から理解されるように、本実施
例では、ヘッダ情報に関する様々な処理を効率良く実行
することができ、ヘッダ処理テーブル２０８を介するこ
とにより、将来のＣＣＩＴＴの勧告の変化にも柔軟に対
応することができる。

【００５９】上述の実施例では、タグテーブル２０６、
ＶＰＩ／ＶＣＩ変換テーブル２０７及びヘッダ処理テー
ブル２０８は、それぞれ独立した記憶部として構成され
ているが、これら３つのテーブルは、タグ、新たなＶＰ
ＩとＶＣＩ及び各種ヘッダ情報が１組のデータとして各
アドレスに記憶される構成を有する１つのテーブルで置
き換えられてもよい。

【００６０】

【発明の効果】本発明によれば、入力されたセルの仮想
識別子を判定するための仮想識別子記憶手段及び比較手
段は、実際に１つの交換機に入力されるセルにおいて仮
想識別子の値が変化し得る高々２５６個程度設けるだけ
でよい。また、入力されるセルのヘッダ部の各ヘッダ情
報を付け替えるために設けられる出力ヘッダ情報記憶手
段においても、それと同程度の記憶領域を設けるだけで
よい。従って、仮想識別子の全ビット範囲の変化数をフ
ルサポートすることができ、かつ、入力されるセルのヘ
ッダ部のデータの付け替えを自律的に行うハードウエア
回路を、実用的な回路規模で実現することが可能とな
る。

【００６１】また、ヘッダ情報の制御を出力ヘッダ情報
記憶手段を介して行うことにより、ヘッダ情報の仕様の
変化にも柔軟に対応することが可能となる。特に、出力
ヘッダ情報記憶手段の各記憶領域における各出力ヘッダ
情報の設定状態を、外部に接続された出力ヘッダ情報制
御手段などによるソフトウエア処理又はハードウエア処
理によって制御することにより、ヘッダ情報に関する様
々な処理を効率良く実行することが可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明によるＶＣＣの実施例の構成図である。

【図３】比較回路２０２の構成図である。

【図４】ＵＮＩにおけるセルのデータフォーマットを示
した図である。

【図５】ＮＮＩにおけるセルのデータフォーマットを示
した図である。

【図６】ＶＣＣ及びその周辺の従来例の構成図である。

【符号の説明】

１０１入力されるセル１０２仮想識別子記憶手段１０３比較手段１０４アドレス指定手段１０５出力ヘッダ情報１０６出力ヘッダ情報記憶手段１０７ヘッダ挿入手段

Claims

【特許請求の範囲】

【請求項１】非同期転送モード方式による交換機に入
力されるセル（１０１）のヘッダ部のヘッダ情報を処理
するヘッダ処理方式において、現在設定されている各呼を特定するための各仮想識別子
をそれぞれ記憶する複数（#1〜#n）の仮想識別子記憶手
段（１０２）と、該各仮想識別子記憶手段に対応して設けられ、前記入力
されるセル（１０１）のヘッダ部に付加されている仮想
識別子と前記各仮想識別子記憶手段（１０２）に記憶さ
れている各仮想識別子とが一致するか否かをそれぞれ比
較する複数（#1〜#n）の比較手段（１０３）と、前記複数の仮想識別子記憶手段（１０２）のそれぞれ
（#1〜#n）に対応する記憶領域を有し、該各記憶領域に
前記各仮想識別子記憶手段（１０２）に記憶されている
仮想識別子として特定される呼に対応する出力ヘッダ情
報（１０５）をそれぞれ記憶する出力ヘッダ情報記憶手
段（１０６）と、前記複数の比較手段（１０３）の何れにおいて一致が検
出されたかを判定し、前記出力ヘッダ情報記憶手段（１
０６）に対して、該判定結果に対応する記憶領域の出力
ヘッダ情報（１０５）の読出しを指示するアドレス指定
手段（１０４）と、該アドレス指定手段の指示に基づいて前記出力ヘッダ情
報記憶手段（１０６）から読み出された出力ヘッダ情報
（１０５）を前記入力されるセル（１０１）のヘッダ部
に挿入するヘッダ挿入手段（１０７）と、を有することを特徴とするヘッダ処理方式。
【請求項２】前記各仮想識別子記憶手段における各仮
想識別子の設定状態を制御する仮想識別子設定制御手段
を更に有する、ことを特徴とする請求項１に記載のヘッダ処理方式。
【請求項３】前記出力ヘッダ情報記憶手段の各記憶領
域における各出力ヘッダ情報の設定状態を制御する出力
ヘッダ情報制御手段を更に有する、ことを特徴とする請求項１又は２の何れか１項に記載の
ヘッダ処理方式。