JPH05136311A - Package for integrated circuit - Google Patents
Package for integrated circuitInfo
- Publication number
- JPH05136311A JPH05136311A JP29899091A JP29899091A JPH05136311A JP H05136311 A JPH05136311 A JP H05136311A JP 29899091 A JP29899091 A JP 29899091A JP 29899091 A JP29899091 A JP 29899091A JP H05136311 A JPH05136311 A JP H05136311A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- ceramic substrate
- circuit package
- external lead
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、セラミック基板の表面
に低融点ガラスなどのフリットシールによって外部リー
ドを接続した集積回路用パッケージに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit package in which external leads are connected to the surface of a ceramic substrate by a frit seal made of low melting point glass or the like.
【０００２】[0002]
【従来の技術】フリットシールによって外部リードを接
続した集積回路用パッケージは、外部リードがボンディ
ングワイヤを介して直接、搭載される集積回路と電気的
に接続される構造であった。2. Description of the Related Art An integrated circuit package in which external leads are connected by a frit seal has a structure in which the external leads are directly electrically connected to an integrated circuit to be mounted via a bonding wire.
【０００３】[0003]
【発明が解決しようとする課題】外部リードに使用され
る材料は、４２アロイやコバールなどインダクタンスが
比較的大きい。電源や接地される外部リードのインダク
タンスが大きくなると、搭載される集積回路の誤作動を
招きやすくなる。この結果、従来の集積回路用パッケー
ジは、高速演算を行う集積回路の搭載が困難であった。
また、搭載される集積回路の備える電源端子の数や接地
端子の数に応じた外部リードが必要となり、外部リード
の数が多く、結果的に集積回路用パッケージが大型化し
てしまう。なお、高速演算を行う集積回路を搭載する集
積回路用パッケージとして、セラミックを積層して内部
に複数の導電層を形成した積層形基板を使用したものが
ある。しかるに、この種の集積回路用パッケージは、積
層基板の作成コストや、外部リード（ピンやバンプも含
む）と内部配線との接続コストが高く、結果的に集積回
路用パッケージのコストが高くなってしまう。The material used for the external leads has a relatively large inductance such as 42 alloy or Kovar. If the inductance of the power supply or the external lead to be grounded is increased, the integrated circuit mounted therein is likely to malfunction. As a result, it is difficult for the conventional integrated circuit package to mount an integrated circuit that performs high-speed calculation.
Also, external leads are required in accordance with the number of power supply terminals and the number of ground terminals included in the integrated circuit to be mounted, and the number of external leads is large, resulting in an increase in the size of the integrated circuit package. As an integrated circuit package for mounting an integrated circuit that performs high-speed calculation, there is a package that uses a laminated substrate in which ceramics are laminated to form a plurality of conductive layers. However, this type of integrated circuit package has a high manufacturing cost for the laminated substrate and a high connection cost between the external leads (including pins and bumps) and the internal wiring, resulting in a high cost of the integrated circuit package. I will end up.
【０００４】[0004]
【発明の目的】本発明は、上記の事情に鑑みてなされた
もので、その目的は、高速演算を行う集積回路を搭載可
能な集積回路用パッケージを安価に提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an integrated circuit package capable of mounting an integrated circuit for performing high-speed calculation at low cost.
【０００５】[0005]
【課題を解決するための手段】本発明の集積回路用パッ
ケージは、次の技術的手段を採用した。集積回路用パッ
ケージは、プレス成形された単層のセラミック基板と、
このセラミック基板に搭載される集積回路と電気的に接
続される外部リードと、前記セラミック基板と前記外部
リードとを固着するフリットシールとを備える。そし
て、前記セラミック基板の表面には、電源またはグラン
ドに接続される前記外部リードと接続される導電層を備
える。The integrated circuit package of the present invention employs the following technical means. The integrated circuit package is a single-layer ceramic substrate press-molded,
An external lead electrically connected to the integrated circuit mounted on the ceramic substrate and a frit seal for fixing the ceramic substrate and the external lead are provided. The surface of the ceramic substrate is provided with a conductive layer connected to the external lead connected to a power source or a ground.
【０００６】[0006]
【発明の作用および発明の効果】本発明の集積回路用パ
ッケージは、セラミック基板の表面に形成された導電層
を電源層あるいは接地層として使用することにより、こ
の電源層あるいは接地層と接続される外部リードのイン
ダクタンスを小さく抑えることができる。これにより、
高速演算を行う集積回路を搭載することができる。ま
た、搭載される集積回路の電源端子の数が多くても、電
源端子をセラミック基板の表面の電源層（電源と接続さ
れる導電層）に接続することで、電源と接続される外部
リードの数が１つで済む。同様に、搭載される集積回路
の接地端子の数が多くても、接地端子を接地層（グラン
ドと接続される導電層）に接続することで、接地と接続
される外部リードの数が１つで済む。つまり、外部リー
ドの数を従来に比較して減少させて、集積回路用パッケ
ージを小型化することができる。あるいは、搭載される
集積回路の入出力端子の数を増すことができる。さら
に、使用されるセラミック基板が、プレス成形された単
層のセラミック基板であるとともに、外部リードをフリ
ットシールによってセラミック基板に固着した構造であ
るため、集積回路用パッケージの製造コストを、ＰＧＡ
やＬＤＣＣなど積層基板を使用した他の集積回路用パッ
ケージに比較して、低く抑えることができる。The integrated circuit package of the present invention is connected to the power supply layer or the ground layer by using the conductive layer formed on the surface of the ceramic substrate as the power supply layer or the ground layer. The inductance of the external lead can be suppressed to a low level. This allows
An integrated circuit that performs high-speed calculation can be mounted. Even if the number of power terminals of the integrated circuit mounted is large, by connecting the power terminals to the power layer (conductive layer connected to the power) on the surface of the ceramic substrate, the external leads connected to the power are connected. Only one is required. Similarly, even if the number of ground terminals of the integrated circuit mounted is large, the number of external leads connected to the ground is one by connecting the ground terminals to the ground layer (conductive layer connected to the ground). It's done. That is, the number of external leads can be reduced as compared with the conventional one, and the integrated circuit package can be downsized. Alternatively, the number of input / output terminals of the integrated circuit mounted can be increased. Further, since the ceramic substrate used is a press-molded single-layer ceramic substrate and has a structure in which the external leads are fixed to the ceramic substrate by a frit seal, the manufacturing cost of the integrated circuit package is reduced.
It can be kept low as compared with other integrated circuit packages using a laminated substrate such as LDCC and LDCC.
【０００７】[0007]
【実施例】次に、本発明の集積回路用パッケージを、図
に示す一実施例に基づき説明する。 〔実施例の構成〕図１ないし図３は本発明の第１実施例
を示すもので、図１は集積回路用パッケージの断面図、
図２はセラミック基板の斜視図である。本実施例の集積
回路用パッケージ１は、集積回路２を搭載するセラミッ
ク基板３と、フリットシールである第１低融点ガラス４
によってセラミック基板３に固着される外部リード５と
からなる。そして、集積回路用パッケージ１は、集積回
路２を搭載した後に、集積回路２を封止するための封止
板６が固着される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an integrated circuit package of the present invention will be described based on an embodiment shown in the drawings. [Configuration of Embodiment] FIGS. 1 to 3 show a first embodiment of the present invention. FIG. 1 is a sectional view of an integrated circuit package.
FIG. 2 is a perspective view of the ceramic substrate. The integrated circuit package 1 of this embodiment includes a ceramic substrate 3 on which the integrated circuit 2 is mounted and a first low melting point glass 4 which is a frit seal.
And external leads 5 fixed to the ceramic substrate 3. After the integrated circuit 2 is mounted on the integrated circuit package 1, a sealing plate 6 for sealing the integrated circuit 2 is fixed.
【０００８】セラミック基板３は、プレス成形されて焼
結された単層のセラミック焼結体で、中央部分に、集積
回路を搭載する凹部７を備える。この凹部７は、集積回
路２の外形よりもやや大きく設けられている。また、セ
ラミック基板３は、凹部７から１つの外部リード５（例
えばグランド接地されるリード）に向かって伸びる溝８
を備える（図２参照）。この凹部７および溝８（セラミ
ック基板３の表面である）の底部には、導電層９が設け
られている。この導電層９は、外部リード５を介してグ
ランド接地される接地層で、集積回路２の接地端子とボ
ンディングワイヤ１０で電気的に接続される。また、凹
部７の周囲（第１低融点ガラス４の内周部分、セラミッ
ク基板３の表面）にも、導電層９が設けられている。こ
の導電層９は、外部リード５を介して電源と接続される
電源層で、搭載される集積回路２の電源端子とボンディ
ングワイヤ１０で電気的に接続される。なお、導電層９
は、外部リード５を第１低融点ガラス４でセラミック基
板３に固着した後に、導電性の銀ガラス１１によって外
部リード５と電気的に接続されるものである。The ceramic substrate 3 is a single-layer ceramic sintered body that is press-molded and sintered, and has a concave portion 7 for mounting an integrated circuit in the central portion. The recess 7 is provided slightly larger than the outer shape of the integrated circuit 2. Further, the ceramic substrate 3 has a groove 8 extending from the recess 7 toward one external lead 5 (for example, a lead grounded).
(See FIG. 2). A conductive layer 9 is provided on the bottoms of the recess 7 and the groove 8 (which is the surface of the ceramic substrate 3). The conductive layer 9 is a ground layer grounded via the external lead 5, and is electrically connected to a ground terminal of the integrated circuit 2 by a bonding wire 10. The conductive layer 9 is also provided around the recess 7 (the inner peripheral portion of the first low melting point glass 4, the surface of the ceramic substrate 3). The conductive layer 9 is a power supply layer that is connected to a power supply via the external lead 5, and is electrically connected to the power supply terminal of the integrated circuit 2 mounted by the bonding wire 10. The conductive layer 9
After the outer lead 5 is fixed to the ceramic substrate 3 with the first low melting point glass 4, the outer lead 5 is electrically connected to the outer lead 5 by the conductive silver glass 11.
【０００９】外部リード５は、ボンディングワイヤ１０
を介して、あるいは銀ガラス１１、導電層９、ボンディ
ングワイヤ１０を介して、集積回路２の各端子と接続さ
れるもので、４２アロイ、コバール等の金属薄板をプレ
ス加工やエッチング処理によって形成したものである。
なお、導電層９と接続される外部リード５の端部は、図
３に示すように、銀ガラス１１を流し込み、銀ガラス１
１と電気的に接続される穴１２が設けられている。ま
た、外部リード５のワイヤボンディングされる部分、お
よび銀ガラス１１と電気的に接続される穴１２の周辺部
分には、蒸着やメッキによりアルミニウムや金、銀の層
１３が設けられている。そして、外部リード５が第１低
融点ガラス４によってセラミック基板３に固着された後
に、周囲のリードフレーム（図示しない）が切断される
ものである。The external lead 5 is a bonding wire 10
Or a silver glass 11, a conductive layer 9, and a bonding wire 10 to be connected to each terminal of the integrated circuit 2. A thin metal plate such as 42 alloy or Kovar is formed by pressing or etching. It is a thing.
As shown in FIG. 3, the end portions of the external leads 5 connected to the conductive layer 9 are filled with the silver glass 11 and the silver glass 1
1 is provided with a hole 12 electrically connected thereto. Further, a layer 13 of aluminum, gold, or silver is provided by vapor deposition or plating on a portion of the external lead 5 to be wire-bonded and a peripheral portion of the hole 12 electrically connected to the silver glass 11. Then, after the external leads 5 are fixed to the ceramic substrate 3 by the first low melting point glass 4, the peripheral lead frame (not shown) is cut.
【００１０】第１低融点ガラス４は、上述のごとく、外
部リード５をセラミック基板３に固着するためのフリッ
トシールで、外部リード５と導電層９とを電気的に接続
する部分には、銀ガラス１１を設けるべく、開口して設
けられる。そして、外部リード５をセラミック基板３に
固着した後、銀ガラス１１を外部リード５の穴１２より
流し込み、導体柱９と外部リード５との接続を行ってい
る（図３参照）。As described above, the first low melting point glass 4 is a frit seal for fixing the external lead 5 to the ceramic substrate 3, and a silver portion is electrically connected to the external lead 5 and the conductive layer 9. An opening is provided to provide the glass 11. Then, after fixing the outer leads 5 to the ceramic substrate 3, the silver glass 11 is poured into the holes 12 of the outer leads 5 to connect the conductor columns 9 to the outer leads 5 (see FIG. 3).
【００１１】封止板６を除く集積回路用パッケージ１の
製造方法の一例を簡単に説明する。実施例に示すセラミ
ック基板３は、アルミナが主成分である粉末原料を、凹
部７や溝８を有する所定形状にプレス成形する。次い
で、１４００〜１５００℃で焼結する。焼結後、凹部７
の周囲に導電層９となる導電性のインクを印刷し、乾燥
させる。続いて、凹部７および溝８内の底部に導電性の
インクを塗布あるいは印刷し、乾燥させる。その後、８
５０〜９５０℃でセラミック表面に設けられたインクを
焼成して、凹部７の周囲と、凹部７、溝８内の底部に導
電層９を形成する。次いで、セラミック基板３の表面
に、第１低融点ガラス４を印刷技術によってプリントす
る。この時、導電層９の露出部分を、第１低融点ガラス
４が覆わないように、開口してプリントされる。次に、
第１低融点ガラス４の表面に外部リード５を配置し、第
１低融点ガラス４の融点以上に一旦加熱して、外部リー
ド５をセラミック基板３に固着する。続いて、銀ガラス
１１によってセラミック基板３の導電層９と外部リード
５とを電気的に接続する。以上の工程によって、集積回
路用パッケージ１が完成する。An example of a method of manufacturing the integrated circuit package 1 excluding the sealing plate 6 will be briefly described. The ceramic substrate 3 shown in the embodiment is obtained by press-molding a powder raw material containing alumina as a main component into a predetermined shape having the recesses 7 and the grooves 8. Then, it is sintered at 1400 to 1500 ° C. After sintering, recess 7
A conductive ink that will become the conductive layer 9 is printed around and is dried. Subsequently, conductive ink is applied or printed on the bottoms of the recess 7 and the groove 8 and dried. Then 8
The ink provided on the ceramic surface is fired at 50 to 950 ° C. to form the conductive layer 9 around the recesses 7 and the bottoms of the recesses 7 and the grooves 8. Next, the first low melting point glass 4 is printed on the surface of the ceramic substrate 3 by a printing technique. At this time, the exposed portion of the conductive layer 9 is printed with an opening so as not to be covered with the first low melting point glass 4. next,
The external leads 5 are arranged on the surface of the first low melting point glass 4, and once heated above the melting point of the first low melting point glass 4, the external leads 5 are fixed to the ceramic substrate 3. Then, the conductive layer 9 of the ceramic substrate 3 and the external lead 5 are electrically connected by the silver glass 11. Through the above steps, the integrated circuit package 1 is completed.
【００１２】封止板６は、セラミック基板３とほぼ同じ
熱膨張率を備えるセラミック板で、第１低融点ガラス４
よりも融点の低い第２低融点ガラス１４によって封止板
６をセラミック基板３に固着して、内部に搭載された集
積回路２を気密に保つのである。なお、本実施例の封止
板６は、プレス成形体を焼結したものである。The sealing plate 6 is a ceramic plate having substantially the same coefficient of thermal expansion as the ceramic substrate 3, and the first low melting point glass 4
The sealing plate 6 is fixed to the ceramic substrate 3 by the second low-melting-point glass 14 having a lower melting point to keep the integrated circuit 2 mounted inside airtight. In addition, the sealing plate 6 of the present embodiment is obtained by sintering a press-molded body.
【００１３】〔実施例の効果〕上記構成よりなる本実施
例の集積回路用パッケージ１は、次の効果を奏する。 ａ）集積回路用パッケージ１は、セラミック基板３の表
面に形成した２層の導電層９を電源層と接地層として使
用することにより、この電源層および接地層と接続され
る外部リード５のインダクタンスを低く抑えることがで
きる。これにより、搭載される集積回路２の動作による
電位の変動が従来に比較して抑えられ、高速演算を行う
集積回路２の誤作動が防がれるため、結果的に高速演算
を行う集積回路２を搭載することが可能となる。 ｂ）搭載される集積回路２の電源端子の数が多くても、
電源端子をセラミック基板３の表面の電源層（電源と接
続される導電層９）に接続することで、電源と接続され
る外部リード５の数が１つで済む。同様に、搭載される
集積回路２の接地端子の数が多くても、接地端子を接地
層（グランドと接続される導電層９）に接続すること
で、接地と接続される外部リード５の数が１つで済む。
この結果、外部リード５の数を従来に比較して減少させ
て、集積回路用パッケージ１を小型化することができ
る。 ｃ）セラミック基板３が単層のプレス成形セラミックで
有るとともに、外部リード５を第１低融点ガラス４によ
ってセラミック基板３に固着した構造であるため、本実
施例の集積回路用パッケージ１の製造コストを、ＰＧＡ
やＬＤＣＣなど積層基板を使用した他の集積回路用パッ
ケージに比較して、低く抑えることができる。[Effects of the Embodiment] The integrated circuit package 1 of the present embodiment having the above-described structure has the following effects. a) The integrated circuit package 1 uses the two conductive layers 9 formed on the surface of the ceramic substrate 3 as a power supply layer and a ground layer, and thereby the inductance of the external lead 5 connected to the power supply layer and the ground layer. Can be kept low. As a result, fluctuations in the potential due to the operation of the integrated circuit 2 mounted on the integrated circuit 2 can be suppressed as compared with the related art, and malfunction of the integrated circuit 2 that performs high-speed calculation can be prevented. Can be installed. b) Even if the number of power supply terminals of the integrated circuit 2 mounted is large,
By connecting the power supply terminal to the power supply layer (conductive layer 9 connected to the power supply) on the surface of the ceramic substrate 3, the number of the external leads 5 connected to the power supply is only one. Similarly, even if the number of ground terminals of the integrated circuit 2 mounted is large, by connecting the ground terminals to the ground layer (the conductive layer 9 connected to the ground), the number of external leads 5 connected to the ground is increased. Only one is required.
As a result, the number of external leads 5 can be reduced as compared with the conventional one, and the integrated circuit package 1 can be downsized. c) Since the ceramic substrate 3 is a single-layer press-molded ceramic, and the external leads 5 are fixed to the ceramic substrate 3 by the first low melting point glass 4, the manufacturing cost of the integrated circuit package 1 of the present embodiment is reduced. To PGA
It can be kept low as compared with other integrated circuit packages using a laminated substrate such as LDCC and LDCC.
【００１４】〔第２実施例〕図４は第２実施例を示す集
積回路用パッケージ１の断面図である。上述の第１実施
例の封止板６は、プレス成形体を焼結した一体形のもの
であるが、本実施例は、封止板６を枠体１５と蓋体１６
とに別けて形成し、枠体１５を第２低融点ガラス１４で
集積回路用パッケージ１に固着し、その後、第２低融点
ガラス１４よりも融点の低い第３低融点ガラスや、Ａｕ
−Ｓｎシール材、エポキシシール材、半田シール材等の
固着材１７を使用して、枠体１５に蓋体１６を固着した
ものである。なお、枠体１５と蓋体１６とを固着して封
止板６を形成した後に、封止板６を集積回路用パッケー
ジ１に固着させても良い。[Second Embodiment] FIG. 4 is a sectional view of an integrated circuit package 1 showing a second embodiment. The sealing plate 6 of the above-described first embodiment is an integral type obtained by sintering a press-molded body, but in the present embodiment, the sealing plate 6 includes the frame body 15 and the lid body 16.
And the frame 15 is fixed to the integrated circuit package 1 with the second low melting point glass 14, and then the third low melting point glass having a lower melting point than the second low melting point glass 14 or Au.
-A lid 16 is fixed to the frame 15 using a fixing material 17 such as a Sn sealing material, an epoxy sealing material, or a solder sealing material. The sealing plate 6 may be fixed to the integrated circuit package 1 after the frame body 15 and the lid body 16 are fixed to each other to form the sealing plate 6.
【００１５】〔第３実施例〕図５は第３実施例を示す集
積回路用パッケージ１の要部断面図である。本実施例
は、封止板６および第２低融点ガラス１４に凹部１８を
設け、この凹部１８によって、外部リード５と導電層９
との接続を行う銀ガラス１１の頂部を覆うものである。
本実施例によって、封止板６の接合時、封止板６の荷重
が銀ガラス１１の周囲に均等に加わるため、脆い銀ガラ
ス１１が、封止板６の接合時に加わる荷重によって割れ
るのを防ぐものである。[Third Embodiment] FIG. 5 is a cross-sectional view of an essential part of an integrated circuit package 1 showing a third embodiment. In this embodiment, a recess 18 is provided in the sealing plate 6 and the second low melting point glass 14, and the recess 18 allows the external lead 5 and the conductive layer 9 to be formed.
It covers the top of the silver glass 11 for connection with.
According to this embodiment, since the load of the sealing plate 6 is evenly applied to the periphery of the silver glass 11 when the sealing plate 6 is joined, the brittle silver glass 11 is not broken by the load applied when the sealing plate 6 is joined. To prevent.
【００１６】〔第４実施例〕図６は第４実施例を示す集
積回路用パッケージ１の断面図である。本実施例の集積
回路用パッケージ１のセラミック基板３は、集積回路２
が搭載される部分に、導電層９を施さず、集積回路２の
搭載される周囲に導電層９を設けたものである。これに
よって集積回路２の搭載される部分には、金などの高価
なメッキを施さないため、製造コストを低く抑えること
ができる。なお、集積回路２は銀ガラス等１９で集積回
路用パッケージ１に搭載される。[Fourth Embodiment] FIG. 6 is a cross-sectional view of an integrated circuit package 1 showing a fourth embodiment. The ceramic substrate 3 of the integrated circuit package 1 of this embodiment is the integrated circuit 2
The conductive layer 9 is not provided in the portion where the is mounted, but the conductive layer 9 is provided in the periphery where the integrated circuit 2 is mounted. As a result, expensive plating such as gold is not applied to the portion where the integrated circuit 2 is mounted, so that the manufacturing cost can be kept low. The integrated circuit 2 is mounted on the integrated circuit package 1 with silver glass 19 or the like.
【００１７】〔第６実施例〕図７は第５実施例を示す外
部リード５と導電層７との接合部分の断面図である。第
１実施例では外部リード５に設けた穴より銀ガラス１１
を流し込んだ例を示したが、本実施例は、銀ガラス１１
を外部リード５の一辺に固着させたものである。なお、
銀ガラス１１と接合される外部リード５の接合部分を曲
折して設けることで、銀ガラス１１と外部リード５との
接合性を向上させることができる。[Sixth Embodiment] FIG. 7 is a sectional view of a joint portion between an external lead 5 and a conductive layer 7 showing a fifth embodiment. In the first embodiment, the silver glass 11 is inserted through the hole formed in the external lead 5.
Although an example of pouring in is shown, in this embodiment, the silver glass 11 is used.
Is fixed to one side of the external lead 5. In addition,
By bending and providing the joint portion of the outer lead 5 joined to the silver glass 11, the joint property between the silver glass 11 and the outer lead 5 can be improved.
【００１８】〔変形例〕上記の実施例では、電極層と接
地層とを備えるセラミック基板を例に示したが、一方の
みを備えるものでも良い。導電層と外部リードとの接続
に銀ガラスを使用した例を示したが、他の導電性の材料
によって接続したり、ボンディングワイヤによって接続
しても良い。[Modification] In the above embodiments, the ceramic substrate including the electrode layer and the ground layer is shown as an example, but one including only one may be used. Although an example in which silver glass is used to connect the conductive layer and the external lead has been shown, the conductive layer may be connected by another conductive material or by a bonding wire.
【図１】集積回路用パッケージの断面図である（第１実
施例）。FIG. 1 is a cross-sectional view of an integrated circuit package (first embodiment).
【図２】セラミック基板の斜視図である（第１実施
例）。FIG. 2 is a perspective view of a ceramic substrate (first embodiment).
【図３】外部リードと導電層との接合部分の断面図であ
る（第１実施例）。FIG. 3 is a cross-sectional view of a joint portion between an external lead and a conductive layer (first embodiment).
【図４】集積回路用パッケージの断面図である（第２実
施例）。FIG. 4 is a cross-sectional view of an integrated circuit package (second embodiment).
【図５】集積回路用パッケージの要部断面図である（第
３実施例）。FIG. 5 is a cross-sectional view of an essential part of an integrated circuit package (third embodiment).
【図６】集積回路用パッケージの断面図である（第４実
施例）。FIG. 6 is a cross-sectional view of an integrated circuit package (fourth embodiment).
【図７】外部リードと導電層との接合部分の断面図であ
る（第５実施例）。FIG. 7 is a cross-sectional view of a joint portion between an external lead and a conductive layer (fifth embodiment).
１ 集積回路用パッケージ ２ 集積回路 ３ セラミック基板 ４ 第１低融点ガラス（フリットシール） ５ 外部リード ９ 導電層 1 Integrated Circuit Package 2 Integrated Circuit 3 Ceramic Substrate 4 First Low Melting Glass (Frit Seal) 5 External Leads 9 Conductive Layer
Claims (1)
と、このセラミック基板に搭載される集積回路と電気的
に接続される外部リードと、前記セラミック基板と前記
外部リードとを固着するフリットシールとを備える集積
回路用パッケージにおいて、 前記セラミック基板の表面には、電源またはグランドに
接続される前記外部リードと接続される導電層を備える
ことを特徴とする集積回路用パッケージ。1. A press-molded single-layer ceramic substrate, external leads electrically connected to an integrated circuit mounted on the ceramic substrate, and a frit seal for fixing the ceramic substrate to the external leads. A package for an integrated circuit, comprising: a conductive layer connected to the external lead, which is connected to a power supply or a ground, on the surface of the ceramic substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29899091A JP3051225B2 (en) | 1991-11-14 | 1991-11-14 | Package for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29899091A JP3051225B2 (en) | 1991-11-14 | 1991-11-14 | Package for integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136311A true JPH05136311A (en) | 1993-06-01 |
| JP3051225B2 JP3051225B2 (en) | 2000-06-12 |
Family
ID=17866802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29899091A Expired - Lifetime JP3051225B2 (en) | 1991-11-14 | 1991-11-14 | Package for integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3051225B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028740A1 (en) * | 1994-04-14 | 1995-10-26 | Olin Corporation | Electronic package having improved wire bonding capability |
-
1991
- 1991-11-14 JP JP29899091A patent/JP3051225B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028740A1 (en) * | 1994-04-14 | 1995-10-26 | Olin Corporation | Electronic package having improved wire bonding capability |
| US5506446A (en) * | 1994-04-14 | 1996-04-09 | Olin Corporation | Electronic package having improved wire bonding capability |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3051225B2 (en) | 2000-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3009788B2 (en) | Package for integrated circuit | |
| US5883428A (en) | Package for housing a semiconductor element | |
| US5760466A (en) | Semiconductor device having improved heat resistance | |
| US5397918A (en) | Ceramic package for housing a semiconductor device | |
| JP3652102B2 (en) | Electronic circuit module | |
| JPH05136311A (en) | Package for integrated circuit | |
| JPS59111350A (en) | Semiconductor device | |
| JPH0258257A (en) | Semiconductor package with leads | |
| JP2763417B2 (en) | Manufacturing method of semiconductor device storage package | |
| JP2514094Y2 (en) | Package for storing semiconductor devices | |
| JPH0756886B2 (en) | Method of manufacturing semiconductor package | |
| JPS61198656A (en) | Semiconductor device | |
| JP2004281471A (en) | Wiring board | |
| JP3314139B2 (en) | Semiconductor device | |
| JP3881542B2 (en) | Wiring board | |
| JP2853695B2 (en) | Chip carrier and semiconductor integrated circuit device | |
| JP3181011B2 (en) | Package for storing semiconductor elements | |
| JPH098169A (en) | Ceramic package base body for mounting of semiconductor element | |
| JPS6336688Y2 (en) | ||
| JPH08316353A (en) | Package for semiconductor element | |
| JPS63253656A (en) | Semiconductor device | |
| JPH11238820A (en) | Package for accommodating electronic component | |
| JPH0685165A (en) | Semiconductor device and manufacture thereof | |
| JPH09266265A (en) | Semiconductor package | |
| JPH04267360A (en) | Semiconductor device |