JPH05129602A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPH05129602A JPH05129602A JP31354691A JP31354691A JPH05129602A JP H05129602 A JPH05129602 A JP H05129602A JP 31354691 A JP31354691 A JP 31354691A JP 31354691 A JP31354691 A JP 31354691A JP H05129602 A JPH05129602 A JP H05129602A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion
- diffusion layer
- semiconductor device
- phos
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】相対的に深い拡散層の側方の幅を少ない熱履歴
で広くして、二重拡散構造の効果が大きく且つ集積度の
高いＭＩＳ型半導体装置を製造する。 【構成】ゲート電極１７等をマスクにして、Ｓｉ基板１
１の表面に対して９０〜８０°程度の角度θでＡｓ２１
をイオン注入し、７０〜４５°程度の角度φでＰｈｏｓ
２２及びＢ２３をイオン注入する。そして、拡散係数の
小さなＡｓ２１で浅いＮ+ 拡散層１２、１４を形成し、
拡散係数の大きなＰｈｏｓ２２及びＢ２３で深いＮ- 拡
散層１３及びＰ拡散層１５を形成する。イオン注入され
たＡｓ２１とＰｈｏｓ２２及びＢ２３との間には、ゲー
ト電極１７等の下で予め側方にオフセットが生じている
ので、Ｓｉ基板１１中における下方拡散よりも側方拡散
の方が少なくても、幅ｘを広くすることができる。
で広くして、二重拡散構造の効果が大きく且つ集積度の
高いＭＩＳ型半導体装置を製造する。 【構成】ゲート電極１７等をマスクにして、Ｓｉ基板１
１の表面に対して９０〜８０°程度の角度θでＡｓ２１
をイオン注入し、７０〜４５°程度の角度φでＰｈｏｓ
２２及びＢ２３をイオン注入する。そして、拡散係数の
小さなＡｓ２１で浅いＮ+ 拡散層１２、１４を形成し、
拡散係数の大きなＰｈｏｓ２２及びＢ２３で深いＮ- 拡
散層１３及びＰ拡散層１５を形成する。イオン注入され
たＡｓ２１とＰｈｏｓ２２及びＢ２３との間には、ゲー
ト電極１７等の下で予め側方にオフセットが生じている
ので、Ｓｉ基板１１中における下方拡散よりも側方拡散
の方が少なくても、幅ｘを広くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、二重拡散ドレイン構造
等と称されており、ソース／ドレインが二重の拡散層で
構成されているＭＩＳ型半導体装置の製造方法に関する
ものである。
等と称されており、ソース／ドレインが二重の拡散層で
構成されているＭＩＳ型半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】図２（ｂ）は、ＥＰＲＯＭ等における浮
遊ゲート付きのＭＯＳトランジスタを含む二重拡散構造
のＭＯＳトランジスタの一従来例を示している。この様
な二重拡散構造によれば、例えば、Ｐ- 型のＳｉ基板１
１中のＮ+ 拡散層１２とこのＮ+ 拡散層１２よりも深い
Ｎ- 拡散層１３とでソース／ドレインを構成して、この
ソース／ドレインの接合降伏電圧を向上させたり、ホッ
トキャリアを減少させたりする効果を得ることができ
る。
遊ゲート付きのＭＯＳトランジスタを含む二重拡散構造
のＭＯＳトランジスタの一従来例を示している。この様
な二重拡散構造によれば、例えば、Ｐ- 型のＳｉ基板１
１中のＮ+ 拡散層１２とこのＮ+ 拡散層１２よりも深い
Ｎ- 拡散層１３とでソース／ドレインを構成して、この
ソース／ドレインの接合降伏電圧を向上させたり、ホッ
トキャリアを減少させたりする効果を得ることができ
る。
【０００３】また、逆に、Ｐ- 型のＳｉ基板１１中のＮ
+ 拡散層１４とこのＮ+ 拡散層１４よりも深いＰ拡散層
１５とでソース／ドレインを構成して、このソース／ド
レインによるパンチスルーを防止したり、ＥＰＲＯＭ等
における浮遊ゲートへ注入するためのホットキャリアを
増加させたりする効果を得ることもできる。
+ 拡散層１４とこのＮ+ 拡散層１４よりも深いＰ拡散層
１５とでソース／ドレインを構成して、このソース／ド
レインによるパンチスルーを防止したり、ＥＰＲＯＭ等
における浮遊ゲートへ注入するためのホットキャリアを
増加させたりする効果を得ることもできる。
【０００４】この様なＭＯＳトランジスタを製造するた
めに、従来は、図２（ａ）に示す様に、ゲート酸化膜１
６上のゲート電極１７やフィールド酸化膜（図示せず）
をマスクにして、Ｓｉ基板１１の表面に対して９０〜８
０°程度の角度で、つまり略垂直な方向から、１０15ｃ
ｍ-2程度以上のＡｓ２１と１０12ｃｍ-2程度以上のＰｈ
ｏｓ２２及びＢ２３とをイオン注入していた。
めに、従来は、図２（ａ）に示す様に、ゲート酸化膜１
６上のゲート電極１７やフィールド酸化膜（図示せず）
をマスクにして、Ｓｉ基板１１の表面に対して９０〜８
０°程度の角度で、つまり略垂直な方向から、１０15ｃ
ｍ-2程度以上のＡｓ２１と１０12ｃｍ-2程度以上のＰｈ
ｏｓ２２及びＢ２３とをイオン注入していた。
【０００５】その後、アニールを行うと、Ａｓ２１より
もＰｈｏｓ２２やＢ２３の方が拡散係数が大きいので、
図２（ｂ）に示した様に、Ａｓ２１で相対的に浅いＮ+
拡散層１２、１４が形成され、Ｐｈｏｓ２２及びＢ２３
で相対的に深いＮ- 拡散層１３及びＰ拡散層１５が形成
される。そして、Ｎ+ 拡散層１２及びＮ- 拡散層１３や
Ｎ+ 拡散層１４を、ＭＯＳトランジスタのソース／ドレ
インにしていた。
もＰｈｏｓ２２やＢ２３の方が拡散係数が大きいので、
図２（ｂ）に示した様に、Ａｓ２１で相対的に浅いＮ+
拡散層１２、１４が形成され、Ｐｈｏｓ２２及びＢ２３
で相対的に深いＮ- 拡散層１３及びＰ拡散層１５が形成
される。そして、Ｎ+ 拡散層１２及びＮ- 拡散層１３や
Ｎ+ 拡散層１４を、ＭＯＳトランジスタのソース／ドレ
インにしていた。
【０００６】
【発明が解決しようとする課題】ところが、Ｓｉ基板１
１中における下方拡散に対して側方拡散は６０％程度の
距離でしか進行しない。そして、イオン注入した時点で
は、図２（ａ）に示した様に、Ａｓ２１とＰｈｏｓ２２
及びＢ２３とがゲート電極１７等の端縁下で互いに整列
している。
１中における下方拡散に対して側方拡散は６０％程度の
距離でしか進行しない。そして、イオン注入した時点で
は、図２（ａ）に示した様に、Ａｓ２１とＰｈｏｓ２２
及びＢ２３とがゲート電極１７等の端縁下で互いに整列
している。
【０００７】このため、図２（ｂ）に示す様に、Ｎ- 拡
散層１３及びＰ拡散層１５の側方の幅ｘが、下方の幅ｙ
に対して、 ｘ≦０．６×ｙ と狭くなる。
散層１３及びＰ拡散層１５の側方の幅ｘが、下方の幅ｙ
に対して、 ｘ≦０．６×ｙ と狭くなる。
【０００８】従って、Ｎ- 拡散層１３及びＰ拡散層１５
の効果は幅ｘの部分で決まる。しかし、ＭＯＳトランジ
スタの高集積化に伴い、熱履歴が少なくなって幅ｘを広
くしにくくなっており、二重拡散構造の効果が小さくな
ってきている。
の効果は幅ｘの部分で決まる。しかし、ＭＯＳトランジ
スタの高集積化に伴い、熱履歴が少なくなって幅ｘを広
くしにくくなっており、二重拡散構造の効果が小さくな
ってきている。
【０００９】熱履歴を多くすれば幅ｘを広くすることが
できるが、幅ｙも同時に広くなって、Ｎ- 拡散層１３及
びＰ拡散層１５の接合深さｘjが深くなる。この結果、
Ｎ- 拡散層１３の深い位置で、ソース／ドレイン間がパ
ンチスルーしたり、フィールド部の寄生ＭＯＳトランジ
スタがパンチスルーしたりする。従って、これを防止す
るためには、ゲート長を長くしたりフィールド酸化膜の
幅を広くしたりして、ＭＯＳトランジスタの集積度を低
下させざるを得ない。
できるが、幅ｙも同時に広くなって、Ｎ- 拡散層１３及
びＰ拡散層１５の接合深さｘjが深くなる。この結果、
Ｎ- 拡散層１３の深い位置で、ソース／ドレイン間がパ
ンチスルーしたり、フィールド部の寄生ＭＯＳトランジ
スタがパンチスルーしたりする。従って、これを防止す
るためには、ゲート長を長くしたりフィールド酸化膜の
幅を広くしたりして、ＭＯＳトランジスタの集積度を低
下させざるを得ない。
【００１０】
【課題を解決するための手段】本発明によるＭＩＳ型半
導体装置の製造方法は、半導体基板１１の表面に対して
相対的に大きな角度θで不純物２１をイオン注入して相
対的に浅い拡散層１２、１４を形成する工程と、前記表
面に対して相対的に小さな角度φで不純物２２、２３を
イオン注入して相対的に深い拡散層１３、１５を形成す
る工程とを有している。
導体装置の製造方法は、半導体基板１１の表面に対して
相対的に大きな角度θで不純物２１をイオン注入して相
対的に浅い拡散層１２、１４を形成する工程と、前記表
面に対して相対的に小さな角度φで不純物２２、２３を
イオン注入して相対的に深い拡散層１３、１５を形成す
る工程とを有している。
【００１１】
【作用】本発明によるＭＩＳ型半導体装置の製造方法で
は、イオン注入した時点で、相対的に浅い拡散層１２、
１４を形成するための不純物２１と相対的に深い拡散層
１３、１５を形成するための不純物２２、２３との間に
イオン注入のマスク１７の下で側方にオフセットが生じ
ているので、相対的に深い拡散層１３、１５の側方の幅
ｘを少ない熱履歴で広くすることができる。
は、イオン注入した時点で、相対的に浅い拡散層１２、
１４を形成するための不純物２１と相対的に深い拡散層
１３、１５を形成するための不純物２２、２３との間に
イオン注入のマスク１７の下で側方にオフセットが生じ
ているので、相対的に深い拡散層１３、１５の側方の幅
ｘを少ない熱履歴で広くすることができる。
【００１２】
【実施例】以下、ＭＯＳトランジスタの製造に適用した
本発明の一実施例を、図１を参照しながら説明する。な
お、図２に示した一従来例と同一の構成部分には、同一
の符号を付してある。
本発明の一実施例を、図１を参照しながら説明する。な
お、図２に示した一従来例と同一の構成部分には、同一
の符号を付してある。
【００１３】本実施例では、図１（ａ）に示す様に、ゲ
ート電極１７までを従来公知の工程で形成した後、ゲー
ト電極１７やフィールド酸化膜（図示せず）をマスクに
して、Ｓｉ基板１１の表面に対して９０〜８０°程度の
角度θで、つまり略垂直な方向から、１０15ｃｍ-2程度
以上のＡｓ２１をまずイオン注入する。
ート電極１７までを従来公知の工程で形成した後、ゲー
ト電極１７やフィールド酸化膜（図示せず）をマスクに
して、Ｓｉ基板１１の表面に対して９０〜８０°程度の
角度θで、つまり略垂直な方向から、１０15ｃｍ-2程度
以上のＡｓ２１をまずイオン注入する。
【００１４】その後、今度はＳｉ基板１１の表面に対し
て７０〜４５°程度の角度φで、１０12ｃｍ-2程度以上
のＰｈｏｓ２２及びＢ２３をイオン注入する。従って、
図１（ａ）に示す様に、イオン注入されたＡｓ２１とＰ
ｈｏｓ２２及びＢ２３との間にゲート電極１７等の下で
側方にオフセットが生じている。
て７０〜４５°程度の角度φで、１０12ｃｍ-2程度以上
のＰｈｏｓ２２及びＢ２３をイオン注入する。従って、
図１（ａ）に示す様に、イオン注入されたＡｓ２１とＰ
ｈｏｓ２２及びＢ２３との間にゲート電極１７等の下で
側方にオフセットが生じている。
【００１５】次に、アニールを行って、図１（ｂ）に示
す様に、拡散係数の小さなＡｓ２１で相対的に浅いＮ+
拡散層１２、１４を形成し、Ａｓ２１よりも拡散係数の
大きなＰｈｏｓ２２及びＢ２３で相対的に深いＮ- 拡散
層１３及びＰ拡散層１５を形成する。そして、Ｎ+ 拡散
層１２及びＮ- 拡散層１３やＮ+ 拡散層１４を、ＭＯＳ
トランジスタのソース／ドレインにする。
す様に、拡散係数の小さなＡｓ２１で相対的に浅いＮ+
拡散層１２、１４を形成し、Ａｓ２１よりも拡散係数の
大きなＰｈｏｓ２２及びＢ２３で相対的に深いＮ- 拡散
層１３及びＰ拡散層１５を形成する。そして、Ｎ+ 拡散
層１２及びＮ- 拡散層１３やＮ+ 拡散層１４を、ＭＯＳ
トランジスタのソース／ドレインにする。
【００１６】以上の様な本実施例によれば、図１（ａ）
に示した様に、イオン注入されたＡｓ２１とＰｈｏｓ２
２及びＢ２３との間にゲート電極１７等の下で予め側方
にオフセットが生じているので、Ｓｉ基板１１中におけ
る下方拡散よりも側方拡散の方が少なく、且つ図２に示
した一従来例と同じ熱履歴で幅ｙが同じでも、幅ｘを一
従来例よりも広くすることができる。
に示した様に、イオン注入されたＡｓ２１とＰｈｏｓ２
２及びＢ２３との間にゲート電極１７等の下で予め側方
にオフセットが生じているので、Ｓｉ基板１１中におけ
る下方拡散よりも側方拡散の方が少なく、且つ図２に示
した一従来例と同じ熱履歴で幅ｙが同じでも、幅ｘを一
従来例よりも広くすることができる。
【００１７】このため、 ｘ≒ｙ または、 ｘ≧ｙ とすることができて、二重拡散構造の効果を大きくする
ことができる。
ことができる。
【００１８】しかも、熱履歴は同じで幅ｙが同じである
ので、Ｎ- 拡散層１３の深い位置で、ソース／ドレイン
間がパンチスルーしたり、フィールド部の寄生ＭＯＳト
ランジスタがパンチスルーしたりするのを防止すること
ができる。従って、ゲート長を長くしたりフィールド酸
化膜の幅を広くしたりする必要がなく、高集積化が可能
である。
ので、Ｎ- 拡散層１３の深い位置で、ソース／ドレイン
間がパンチスルーしたり、フィールド部の寄生ＭＯＳト
ランジスタがパンチスルーしたりするのを防止すること
ができる。従って、ゲート長を長くしたりフィールド酸
化膜の幅を広くしたりする必要がなく、高集積化が可能
である。
【００１９】
【発明の効果】本発明によるＭＩＳ型半導体装置の製造
方法では、相対的に深い拡散層の側方の幅を少ない熱履
歴で広くすることができるので、二重拡散構造の効果が
大きく且つ集積度の高いＭＩＳ型半導体装置を製造する
ことができる。
方法では、相対的に深い拡散層の側方の幅を少ない熱履
歴で広くすることができるので、二重拡散構造の効果が
大きく且つ集積度の高いＭＩＳ型半導体装置を製造する
ことができる。
【図１】本発明の一実施例を順次に示す側断面図であ
る。
る。
【図２】本発明の一従来例を順次に示す側断面図であ
る。
る。
１１ Ｓｉ基板 １２ Ｎ+ 拡散層 １３ Ｎ- 拡散層 １４ Ｎ+ 拡散層 １５ Ｐ拡散層 ２１ Ａｓ ２２ Ｐｈｏｓ ２３ Ｂ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｆ
Claims (1)
- 【請求項１】半導体基板に二重に形成されている相対的
に浅い拡散層と相対的に深い拡散層とでソース／ドレイ
ンが構成されているＭＩＳ型半導体装置の製造方法にお
いて、 前記半導体基板の表面に対して相対的に大きな角度で不
純物をイオン注入して前記相対的に浅い拡散層を形成す
る工程と、 前記表面に対して相対的に小さな角度で不純物をイオン
注入して前記相対的に深い拡散層を形成する工程とを有
するＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31354691A JPH05129602A (ja) | 1991-11-01 | 1991-11-01 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31354691A JPH05129602A (ja) | 1991-11-01 | 1991-11-01 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129602A true JPH05129602A (ja) | 1993-05-25 |
Family
ID=18042627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31354691A Pending JPH05129602A (ja) | 1991-11-01 | 1991-11-01 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129602A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689239A1 (en) * | 1994-06-23 | 1995-12-27 | STMicroelectronics S.r.l. | Manufacturing process for MOS-technology power devices |
| JP2000507396A (ja) * | 1996-03-27 | 2000-06-13 | エービービー リサーチ リミテッド | ＳｉＣの半導体層を有する半導体素子およびそのような素子を作る方法 |
| US7067878B2 (en) | 2001-03-08 | 2006-06-27 | Hitachi, Ltd. | Field effect transistor |
-
1991
- 1991-11-01 JP JP31354691A patent/JPH05129602A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689239A1 (en) * | 1994-06-23 | 1995-12-27 | STMicroelectronics S.r.l. | Manufacturing process for MOS-technology power devices |
| US5933733A (en) * | 1994-06-23 | 1999-08-03 | Sgs-Thomson Microelectronics, S.R.L. | Zero thermal budget manufacturing process for MOS-technology power devices |
| US6140679A (en) * | 1994-06-23 | 2000-10-31 | Sgs-Thomson Microelectronics S.R.L. | Zero thermal budget manufacturing process for MOS-technology power devices |
| JP2000507396A (ja) * | 1996-03-27 | 2000-06-13 | エービービー リサーチ リミテッド | ＳｉＣの半導体層を有する半導体素子およびそのような素子を作る方法 |
| US7067878B2 (en) | 2001-03-08 | 2006-06-27 | Hitachi, Ltd. | Field effect transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06275636A (ja) | 半導体装置の製造方法 | |
| US6071767A (en) | High performance/high density BICMOS process | |
| JPH04225529A (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| US5612242A (en) | Trench isolation method for CMOS transistor | |
| US6020231A (en) | Method for forming LDD CMOS | |
| JP3200701B2 (ja) | 半導体装置の構造及び製造方法 | |
| JPH05121436A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US5504024A (en) | Method for fabricating MOS transistors | |
| US6171913B1 (en) | Process for manufacturing a single asymmetric pocket implant | |
| JPH05129602A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| US20030232475A1 (en) | Method of fabricating LDMOS semiconductor devices | |
| JP3470155B2 (ja) | 改良形バイポーラトランジスタ | |
| EP0595484A1 (en) | NMOS LDD PMOS HALO IC process for CMOS transistors | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| JP2982759B2 (ja) | 半導体装置の製造方法 | |
| US5110750A (en) | Semiconductor device and method of making the same | |
| US5747354A (en) | Semiconductor device having an improved anti-radioactivity and method of fabricating the same | |
| JP3192935B2 (ja) | 半導体装置の製造方法 | |
| JPH05275693A (ja) | Ｍｏｓ型ｆｅｔの製造方法 | |
| KR940006672B1 (ko) | Mos트랜지스터의 제조방법 | |
| JP2880885B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH06350086A (ja) | 半導体装置の製造方法 | |
| JPH0214788B2 (ja) | ||
| JPH06151453A (ja) | 高耐圧トランジスタおよびその製造方法 | |
| JPH02197136A (ja) | 半導体装置の製造方法 |