JPH05122676A - Video digital transmission equipment - Google Patents
Video digital transmission equipmentInfo
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- JPH05122676A JPH05122676A JP28112191A JP28112191A JPH05122676A JP H05122676 A JPH05122676 A JP H05122676A JP 28112191 A JP28112191 A JP 28112191A JP 28112191 A JP28112191 A JP 28112191A JP H05122676 A JPH05122676 A JP H05122676A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、映像デ−タのディジタ
ル伝送を行う映像ディジタル伝送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video digital transmission device for digitally transmitting video data.
【０００２】[0002]
【従来の技術】近年、放送機器間の映像デ−タの伝送
に、ディジタル伝送が用いられている。デジタル伝送
は、ノイズの影響を受けにくく、高品質な伝送を可能と
する。映像デ−タ、特にＨＤＴＶの映像デ−タをディジ
タルで伝送する場合、数Ｇｂｐｓ〜数百Ｍｂｐｓ程度の
高速の伝送を必要とする。しかし、高速のデ−タを電気
信号で伝送する場合、伝送距離に限度がある。そこで数
十メ−トルをこえるスタジオ間や、放送局と中継先での
間では、光ファイバ−による映像デ−タの伝送が行われ
る。2. Description of the Related Art In recent years, digital transmission has been used for transmitting video data between broadcasting equipment. Digital transmission is less susceptible to noise and enables high quality transmission. When digitally transmitting video data, particularly HDTV video data, high-speed transmission of approximately several Gbps to several hundred Mbps is required. However, when transmitting high-speed data by an electric signal, the transmission distance is limited. Therefore, image data is transmitted by optical fibers between studios over several tens of meters and between a broadcasting station and a relay destination.
【０００３】光ファイバ−を用いてアナログの映像信号
をディジタル伝送する場合、送信側で輝度信号や色差信
号等のアナログ映像信号を,それぞれＡ／Ｄ変換を行い
パラレルの映像ディジタルデータにしたのち、多重し、
パラレル・シリアル変換を行い、シリアルデ−タで伝送
する。受信側では、その逆の動作をし、元のアナログの
映像信号を出力する。そのため、受信側ではシリアル・
パラレル変換が正しく行われるようにビット同期を取る
必要がある。When an analog video signal is digitally transmitted using an optical fiber, analog video signals such as a luminance signal and a color difference signal are A / D-converted on the transmitting side to be converted into parallel video digital data. Multiplex,
Performs parallel / serial conversion and transmits with serial data. The receiving side performs the reverse operation and outputs the original analog video signal. Therefore, on the receiving side, serial
Bit synchronization must be done so that parallel conversion can be performed correctly.
【０００４】映像ディジタル伝送装置では同期をとるた
めに、送信装置で映像ディジタルデータに同期データを
多重し映像ディジタル符号化データとして送信する。受
信装置では、この同期データを検出することにより、同
期をとる。例えば、ＨＤＴＶのスタジオディジタル規格
では、次のような方法でフレームの同期を取る（放送技
術開発協議会規格ＢＴＡ−Ｓ００２参照）。In order to achieve synchronization in the video digital transmission device, the transmission device multiplexes the synchronization data with the video digital data and transmits it as video digital encoded data. The receiving device establishes synchronization by detecting this synchronization data. For example, in the HDTV studio digital standard, frames are synchronized by the following method (see Broadcast Technology Development Council standard BTA-S002).
【０００５】送信装置で、映像ディジタルデータに、
（図２）（ａ）に示されるように、２つの同期データを
決まった周期で多重する。同期データは４ワードで、
（図２）（ｂ）に示すように、３ワードの固定パターン
と、同期データの種類を表す１ワードの可変パターンか
らなる。ビット同期は、この固定パターンを用いて、同
期を確立する。At the transmitter, the digital video data is
(FIG. 2) As shown in (a), two pieces of synchronization data are multiplexed at a fixed cycle. Sync data is 4 words,
As shown in (FIG. 2) (b), it consists of a fixed pattern of 3 words and a variable pattern of 1 word indicating the type of synchronous data. Bit synchronization uses this fixed pattern to establish synchronization.
【０００６】ビット同期が取れている場合、正しい固定
パターン（図２）（ｂ）が映像ディジタル符号化データ
中に現れる。ここでノイズ等の影響で、シリアル・パラ
レル変換が正しく行われずビット同期がはずれた場合、
映像ディジタル符号化データ中に正しい固定パターンが
現れない。ビットがずれ、固定パターンが検出されない
と、ビット同期制御信号のタイミングを変え、シリアル
・パラレル変換のタイミングを１ビットずらす（ハンテ
ィング）。固定パターンが検出されるまでハンティング
を繰り返す。When bit synchronization is established, the correct fixed pattern (FIG. 2) (b) appears in the video digital coded data. Here, if the serial / parallel conversion is not performed correctly and the bit synchronization is lost due to the influence of noise, etc.,
Correct fixed pattern does not appear in video digital coded data. If the bit shifts and the fixed pattern is not detected, the timing of the bit synchronization control signal is changed to shift the serial / parallel conversion timing by 1 bit (hunting). Repeat hunting until a fixed pattern is detected.
【０００７】（図６）に従来のビット同期制御回路を示
す。図６において、映像ディジタルデータは映像ディジ
タルデータ入力端子６０１から入力される。同期データ
検出回路６０２では、固定パターンを検出する。固定パ
ターンが検出されない場合、同期データ検出回路６０２
はタイミング回路６０３に信号を出力する。シリアル・
パラレル変換回路を制御するタイミング回路６０３は、
この信号を入力すると、シリアル・パラレル変換のタイ
ミングを１ビットずらすようにする（東海大学出版会
ディジタル通信技術 P.７６）。FIG. 6 shows a conventional bit synchronization control circuit. In FIG. 6, video digital data is input from a video digital data input terminal 601. The synchronous data detection circuit 602 detects a fixed pattern. When the fixed pattern is not detected, the synchronous data detection circuit 602
Outputs a signal to the timing circuit 603. Cereal·
The timing circuit 603 that controls the parallel conversion circuit is
When this signal is input, the serial / parallel conversion timing is shifted by 1 bit (Tokai University Press)
Digital communication technology P.76).
【０００８】[0008]
【発明が解決しようとする課題】しかしながら上記従来
の構成では、同期データが多重されている周期でしか、
ビット同期のずれが検出できない。そのため映像ディジ
タル符号化データのように、同期データの間に大量のデ
ータが有る場合、ビット同期がはずれ回復するまでに、
多くのデータが受信装置で正しく受信されないという問
題点を有する。However, in the above-mentioned conventional configuration, only in the cycle in which the synchronous data is multiplexed,
Misalignment of bit synchronization cannot be detected. Therefore, if there is a large amount of data between the sync data, such as video digitally encoded data, before the bit synchronization is lost and recovered,
There is a problem that a lot of data is not correctly received by the receiving device.
【０００９】本発明は上記従来の問題点を解決するもの
で、ビット同期はずれが発生したとき、１フレーム以内
の短い期間でビット同期が回復する映像ディジタル受信
装置と、送信側にこの映像ディジタル伝送装置を用いた
映像ディジタル伝送装置を提供することを目的とする。The present invention solves the above-mentioned conventional problems. When bit synchronization is lost, the video digital receiving apparatus recovers the bit synchronization within a short period within one frame, and the video digital transmission to the transmitting side. An object is to provide a video digital transmission device using the device.
【００１０】[0010]
【課題を解決しようとする手段】本発明の映像ディジタ
ル伝送装置は、映像ディジタルデータに誤り検出符号を
付加したシリアルの映像ディジタル符号化データを受信
する受信回路と、ビット同期制御信号により受信した前
記シリアルの映像ディジタル符号化データをパラレルの
映像ディジタル符号化データに変換するシリアル・パラ
レル変換回路と、フレーム同期制御信号により前記パラ
レルの映像ディジタル符号化データから同期データと誤
り検出符号とを分離する復号化回路と、ビット同期情報
信号と前記同期データより前記フレーム同期制御信号を
出力するフレーム同期制御回路と、前記パラレルの映像
ディジタ符号化データより誤り検出符号を演算すること
により前記ビット同期制御信号と前記ビット同期情報信
号とを出力するビット同期制御回路とを有する構成であ
る。The video digital transmission apparatus of the present invention comprises a receiving circuit for receiving serial video digital encoded data in which error detection code is added to the video digital data, and the above-mentioned receiving circuit for receiving the bit synchronization control signal. A serial / parallel conversion circuit for converting serial video digital encoded data into parallel video digital encoded data, and decoding for separating synchronization data and error detection code from the parallel video digital encoded data by a frame synchronization control signal. Circuit, a frame synchronization control circuit that outputs the frame synchronization control signal from the bit synchronization information signal and the synchronization data, and the bit synchronization control signal by calculating an error detection code from the parallel video digit coded data. A bit that outputs the bit synchronization information signal A structure having a preparative synchronous control circuit.
【００１１】[0011]
【作用】この構成により、受信回路でシリアルデータを
受信し、シリアル・パラレル変換回路でシリアルのデー
タをパラレルのデータに変換し、復号化回路で誤り検出
符号と同期データとを分離する。またビット同期制御回
路でシリアル・パラレル変換回路を制御し、フレーム同
期制御回路で復号化回路を制御する。With this configuration, the receiving circuit receives the serial data, the serial / parallel conversion circuit converts the serial data into parallel data, and the decoding circuit separates the error detection code and the synchronous data. The bit synchronization control circuit controls the serial / parallel conversion circuit, and the frame synchronization control circuit controls the decoding circuit.
【００１２】[0012]
【実施例】以下本発明の一実施例を図面を参照しながら
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１３】ここでは、映像信号として、ＨＤＴＶの映
像信号を用い、２つの映像ディジタルデータの、輝度信
号（Ｙデ−タ）、色差信号（Ｐｂデ−タとＰｒデ−タ）
を送信装置にパラレルで入力し、受信装置よりパラレル
で出力する。映像ディジタルデータのフォーマットは、
放送技術開発協議会規格ＢＴＡーＳ００２に合致するも
のとする。Ｙデ−タのサンプリング周波数は、Ｐｂ、Ｐ
ｒデ−タの２倍とする。また、量子化のビット数はそれ
ぞれ１０ビットで、これを１ワ−ドとする。Here, a video signal of HDTV is used as a video signal, and a luminance signal (Y data) and a color difference signal (Pb data and Pr data) of two video digital data are used.
Are input in parallel to the transmitter and output in parallel from the receiver. The format of video digital data is
It shall conform to the Broadcasting Technology Development Council standard BTA-S002. The sampling frequency of Y data is Pb, P
Double the r data. Further, the number of bits for quantization is 10 bits, and this is defined as 1 word.
【００１４】（図３）に本発明の一実施例の映像ディジ
タル送信装置の構成を示す。入力端子３０１から入力さ
れたＹデ−タは、遅延回路３０４で遅延させることによ
り、Ｐｂ、Ｐｒデ−タと位相が合わせられる。多重回路
３０５で、入力端子３０２、３０３から入力されたＰｂ
デ−タとＰｒデ−タとを多重し、Ｐｂ／Ｐｒデ−タを出
力する。ＹデータとＰｂ/Ｐｒデータは、それぞれ、符
号化回路３０９、３１０で、符号化される。この符号化
回路では、まず、同期デ−タ多重回路３０６で、映像デ
ィジタルデ−タに同期デ−タを多重し、パリティ演算回
路３０７で映像デ−タのパリティを演算し、パリティ付
加回路３０８でパリティビットとして映像デ−タに付加
する。映像データ多重回路３１１で、符号化された２つ
のデ−タを多重し、パラレル・シリアル変換回路３１２
で、シリアルデ−タに変換する。送信回路３１３でシリ
アルデ−タは伝送路３１４に出力される。FIG. 3 shows the configuration of a video digital transmitting apparatus according to an embodiment of the present invention. The Y data input from the input terminal 301 is delayed by the delay circuit 304 to be in phase with the Pb and Pr data. Pb input from the input terminals 302 and 303 in the multiplexing circuit 305
The data and Pr data are multiplexed and Pb / Pr data is output. The Y data and Pb / Pr data are encoded by encoding circuits 309 and 310, respectively. In this encoding circuit, first, the synchronous data multiplexing circuit 306 multiplexes the synchronous data with the video digital data, the parity arithmetic circuit 307 calculates the parity of the video data, and the parity adding circuit 308. Then, it is added to the video data as a parity bit. The video data multiplexing circuit 311 multiplexes the two encoded data, and the parallel / serial conversion circuit 312
Then, it is converted into serial data. The serial data is output to the transmission line 314 by the transmission circuit 313.
【００１５】（図４）に映像ディジタル受信装置を示
す。伝送路４０１より入力されたシリアルデ−タは、受
信回路４０２で受信され、シリアル・パラレル変換回路
４０３でパラレルデ−タに変換される。映像データ多重
分離回路４０４でパラレルデ−タは符号化されたＹデ−
タとＰｂ／Ｐｒデ−タに分離される。この２つのデ−タ
は、それぞれ、復号化回路４０７、４１０で、誤り検出
符号と同期データとに分離し復号され、出力端子４１
４、４１５からＹデータ、パリティが出力される。多重
分離回路４１１でＰｂ／Ｐｒデ−タはＰｂデ−タとＰｒ
デ−タに分離され、出力端子４１６、４１７から出力さ
れ、出力端子４１８からパリティが出力される。FIG. 4 shows a video digital receiver. The serial data input from the transmission path 401 is received by the receiving circuit 402 and converted into parallel data by the serial / parallel conversion circuit 403. The parallel data is encoded into Y data by the video data demultiplexing circuit 404.
Data and Pb / Pr data. These two pieces of data are separated into error detection codes and synchronous data by decoding circuits 407 and 410, respectively, and decoded, and output terminal 41
Y data and parity are output from 4, 415. In the demultiplexing circuit 411, the Pb / Pr data is Pb data and Pr.
The data is separated and output from the output terminals 416 and 417, and the parity is output from the output terminal 418.
【００１６】フレーム同期制御回路４１３では，パリテ
ィ分離回路４０５、４０８で分離された映像ディジタル
データに多重されている同期データとビット同期情報信
号より同期を取り、映像データ多重分離回路４０４と同
期データ多重分離回路４０６、４０９に、チャンネル同
期制御信号とフレーム同期制御信号を出力し制御する。The frame sync control circuit 413 synchronizes with the sync data and the bit sync information signal multiplexed on the video digital data separated by the parity separation circuits 405 and 408, and synchronizes with the video data demultiplexing circuit 404. The channel synchronization control signal and the frame synchronization control signal are output to and controlled by the separation circuits 406 and 409.
【００１７】ビット同期制御回路４１２はビット同期制
御信号出力し、シリアル・パラレル変換回路４０３のタ
イミングを制御する。フレーム同期制御回路４１３にビ
ット同期情報信号を出力する。The bit synchronization control circuit 412 outputs a bit synchronization control signal and controls the timing of the serial / parallel conversion circuit 403. It outputs a bit synchronization information signal to the frame synchronization control circuit 413.
【００１８】ビット同期制御回路を説明する。（図５）
に映像ディジタル符号化デ−タを示す。（図５）（ａ）
は、送信装置から送られる映像ディジタル符号化デ−タ
を示したものである。Ｄ9n〜Ｄ0n、Ｄ9n+1〜Ｄ0n+1は、
それぞれ、ｎ番目、ｎ＋１番目の１ワ−ドの映像ディジ
タルデ−タ、Ｐn，Ｐn+1は、それぞれｎ番目、ｎ＋１番
目の映像ディジタルデ−タより演算した奇数パリティで
ある。受信装置で、ビット同期がとれているとき、映像
ディジタル符号化デ−タは（図５）（ａ）の形に、シリ
アル・パラレル変換される。ここで、１０ビット目のデ
ータをｍｓｂ，０ビット目のデータをｌｓｂとする。こ
の時は、ｎ番目の１０ビット目のデータ（Ｄ9n）から１
ビット目のデータ（Ｄ0n）までの奇数パリティを演算
し、ｎ番目の０ビット目のデータ（Ｐn）と比較すると
一致する（０ビットずれ検出）。The bit synchronization control circuit will be described. (Fig. 5)
The video digital coding data is shown in FIG. (Figure 5) (a)
Shows the video digital encoding data sent from the transmitter. D 9n to D 0n , D 9n + 1 to D 0n + 1 are
The n-th and n + 1-th one-word video digital data P n and P n + 1 are odd-parities calculated from the n-th and n + 1-th video digital data, respectively. In the receiving device, when bit synchronization is established, the video digital coded data is serial-parallel converted into the form shown in FIG. Here, it is assumed that the 10th bit data is msb and the 0th bit data is lsb. At this time, 1 from the nth 10th bit data (D 9n )
Odd parity up to the bit data (D 0n ) is calculated and compared with the nth 0th bit data (P n ) to find a match (0 bit shift detection).
【００１９】しかし、ビット同期が外れると、映像ディ
ジタル符号化データの位置がずれる。（図５）（ｂ）に
５ビットずれて、シリアル・パラレル変換されたときの
映像ディジタル符号化デ−タを示す。この時は、ｎ番目
の５ビット目のデータ（Ｄ9n）から０ビット目のデータ
（Ｄ4n）とｎ＋１番目の１０ビット目のデータ（Ｄ3n）
から７ビット目のデータ（Ｄ0n）までの奇数パリティを
演算し、ｎ＋１番目の６ビット目のデータ（Ｐn）と比
較すると一致する（５ビットずれ検出）。このようにし
てビットずれを検出することができる（図１）にビット
同期制御回路を示す。図１において、映像ディジタル符
号化データが入力端子から入力され、Ｄ型フリップ・フ
ロップ回路１０３にｎ番目の映像ディジタル符号化デ−
タが、Ｄ型フリップ・フロップ回路１０２にｎ＋１番目
の映像ディジタル符号化デ−タが保持される。ビットず
れ検出回路１０４で、ｎ番目とｎ＋１番目の映像ディジ
タル符号化デ−タよりビットのずれを検出する。０ビッ
トずれ検出回路〜１０ビット検出回路１０５、１０６、
１０７では、それぞれのビットずれを検出する。例え
ば、１ビットずれていれば、１ビットずれ検出回路１０
６より一致信号が出力される。However, if the bit synchronization is lost, the position of the video digital coded data is displaced. (FIG. 5) (b) shows video digital coded data when serial / parallel conversion is performed with a shift of 5 bits. At this time, from the nth 5th bit data (D 9n ) to the 0th bit data (D 4n ) and the n + 1th 10th bit data (D 3n )
To the 7th bit data (D 0n ) are calculated and compared with the (n + 1) th 6th bit data (P n ) to find a match (5 bit shift detection). The bit synchronization control circuit is shown in FIG. 1 in which the bit shift can be detected in this manner. In FIG. 1, video digital encoded data is input from an input terminal, and the D-type flip-flop circuit 103 receives the nth video digital encoded data.
The D + 1 flip-flop circuit 102 holds the (n + 1) th video digital encoded data. A bit shift detection circuit 104 detects a bit shift from the nth and (n + 1) th video digital coding data. 0-bit shift detection circuit to 10-bit detection circuit 105, 106,
At 107, each bit shift is detected. For example, if there is a 1-bit shift, the 1-bit shift detection circuit 10
A coincidence signal is output from 6.
【００２０】前方保護回路１０８は、０ビットずれ検出
回路１０５より、連続で、一致信号を決められた回数
（前方保護段数）以上入力されない場合、ビット同期が
はずれたと判断し、ハンティング信号を出力する。ハン
ティング回路１０９は、ハンティング信号を入力する
と、０ビットずれ検出回路〜１０ビット検出回路１０
５、１０６、１０７の一致信号を監視する。そして、あ
るビットずれ検出回路、例えば１ビットずれ検出回路１
０６より、連続で、決められた回数（後方保護段数）一
致信号を入力すると、１ビットずれが回復するようにタ
イミング回路１１０にリセット信号を出力する。これに
よりビット同期が回復する。The forward protection circuit 108 judges that the bit synchronization has been lost and outputs a hunting signal when the coincidence signal is not continuously input from the 0-bit shift detection circuit 105 a predetermined number of times (the number of forward protection stages). .. When the hunting signal is input, the hunting circuit 109 receives the 0-bit shift detection circuit to the 10-bit detection circuit 10.
The match signals of 5, 106 and 107 are monitored. Then, a certain bit shift detection circuit, for example, a 1 bit shift detection circuit 1
From 06, when a match signal is input a predetermined number of times (the number of backward protection stages) in succession, a reset signal is output to the timing circuit 110 so as to recover the 1-bit shift. This restores bit synchronization.
【００２１】なお、本実施例は、１０ビットの映像ディ
ジタルデ−タについて説明したが、８ビットの映像ディ
ジタルデ−タでも同様の効果を有する。また誤り検出符
号として奇数パリティを用いたが、他の誤り検出符号で
も同様の効果を有する。In this embodiment, 10-bit video digital data has been described, but 8-bit video digital data has the same effect. Although odd parity is used as the error detection code, other error detection codes have the same effect.
【００２２】[0022]
【発明の効果】以上説明したように本発明によれば、受
信回路で受信したシリアルの映像ディジタル符号化デー
タをシリアル・パラレル変換回路でパラレルの映像ディ
ジタル符号化データにし、ビット同期制御回路で、１ワ
ードごとに誤り検出デ−タにより、ビット同期を監視
し、シリアル・パラレル変換回路を制御することによ
り、１フレーム以内の短い期間で同期を回復する。As described above, according to the present invention, serial video digital coded data received by the receiving circuit is converted into parallel video digital coded data by the serial-parallel conversion circuit, and by the bit synchronization control circuit, The bit synchronization is monitored by the error detection data for each word, and the serial-parallel conversion circuit is controlled to recover the synchronization within a short period within one frame.
【図１】本発明の一実施例のビット同期制御回路を示す
ブロック図FIG. 1 is a block diagram showing a bit synchronization control circuit according to an embodiment of the present invention.
【図２】（a）同期データを多重した映像ディジタルデ
ータを示す図 （b）同期データを示す図2A is a diagram showing video digital data in which synchronization data is multiplexed, and FIG. 2B is a diagram showing synchronization data.
【図３】本発明の一実施例の映像ディジタル送信装置を
示すブロック図FIG. 3 is a block diagram showing a video digital transmitting apparatus according to an embodiment of the present invention.
【図４】本発明の一実施例の映像ディジタル受信装置を
示すブロック図FIG. 4 is a block diagram showing a video digital receiving apparatus according to an embodiment of the present invention.
【図５】（a）映像ディジタル符号化データを示す図 （b）５ビットずれが生じた映像ディジタル符号化デー
タを示す図5A is a diagram showing digital video encoded data, and FIG. 5B is a diagram showing digital video encoded data with a 5-bit shift.
【図６】従来のビット同期制御回路を示すブロック図FIG. 6 is a block diagram showing a conventional bit synchronization control circuit.
１０２ Ｄ型フリップ・フロップ回路 １０３ Ｄ型フリップ・フロップ回路 １０４ ビットずれ検出回路 １０５ ０ビットずれ検出回路 １０６ １ビットずれ検出回路 １０７ １０ビットずれ検出回路 １０８ 前方保護回路 １０９ ハンティング回路 １１０ タイミング回路 ３０６ 同期データ多重回路 ３０７ パリティ演算回路 ３０８ パリティ付加回路 ３０９ 符号化回路 ３１０ 符号化回路 ３１２ パラレル・シリアル変換回路 ３１４ 送信回路 ４０２ 受信回路 ４０３ シリアル・パラレル変換回路 ４０５ パリティ分離回路 ４０６ 同期データ多重分離回路 ４０７ 復号化回路 ４０８ パリティ分離回路 ４０９ 同期データ多重分離回路 ４１０ 復号化回路 ４１２ ビット同期制御回路 ４１３ フレーム同期制御回路 102 D-type flip-flop circuit 103 D-type flip-flop circuit 104 Bit shift detection circuit 105 0-bit shift detection circuit 106 1-bit shift detection circuit 107 10-bit shift detection circuit 108 Forward protection circuit 109 Hunting circuit 110 Timing circuit 306 Synchronous data Multiplexing circuit 307 Parity calculating circuit 308 Parity adding circuit 309 Encoding circuit 310 Encoding circuit 312 Parallel / serial conversion circuit 314 Transmission circuit 402 Reception circuit 403 Serial / parallel conversion circuit 405 Parity separation circuit 406 Synchronous data demultiplexing circuit 407 Decoding circuit 408 Parity separation circuit 409 Synchronous data demultiplexing circuit 410 Decoding circuit 412 bit synchronization control circuit 413 Frame synchronization control circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内村 潔 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kiyoshi Uchimura 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.
Claims (3)
付加したシリアルの映像ディジタル符号化データを受信
する受信回路と、ビット同期制御信号により受信した前
記シリアルの映像ディジタル符号化データをパラレルの
映像ディジタル符号化データに変換するシリアル・パラ
レル変換回路と、フレーム同期制御信号により前記パラ
レルの映像ディジタル符号化データから同期データと誤
り検出符号とを分離する復号化回路と、ビット同期情報
信号と前記同期データより前記フレーム同期制御信号を
出力するフレーム同期制御回路と、前記パラレルの映像
ディジタル符号化データより誤り検出符号を演算するこ
とにより前記ビット同期制御信号と前記ビット同期情報
信号とを出力するビット同期制御回路とを具備すること
を特徴とする映像ディジタル受信装置。1. A receiving circuit for receiving serial video digital coded data in which error detection code is added to video digital data, and a parallel video digital code for the serial video digital coded data received by a bit synchronization control signal. A serial / parallel conversion circuit for converting the data into encoded data, a decoding circuit for separating synchronization data and error detection code from the parallel video digital encoded data by a frame synchronization control signal, a bit synchronization information signal and the synchronization data A frame synchronization control circuit that outputs the frame synchronization control signal, and a bit synchronization control circuit that outputs the bit synchronization control signal and the bit synchronization information signal by calculating an error detection code from the parallel video digital encoded data And a video image Digital receiver.
ィジタル符号化デ−タとｎ＋１番目の映像ディジタル符
号化デ−タを保持する２つのＤ型フリップ・フロップ回
路と、ｎ番目とｎ＋１番目の映像ディジタル符号化デ−
タより０ビットからｍビットのずれをそれぞれ検出し、
ビットずれがない場合一致信号を出力するビットずれ検
出回路と、前記ビットずれ検出回路より、連続で、一致
信号を決められた回数以上入力しない場合、ビット同期
がはずれたと判断し、ハンティング信号を出力する前方
保護回路と、前記ハンティング信号を入力すると、前記
ビットずれ検出回路の一致信号を監視し、連続で決めら
れた回数一致信号を入力すると、リセット信号を出力す
るハンティング回路と、前記リセット信号を入力すると
ビットずれが回復するようにタイミングを調整するタイ
ミング回路とを有する請求項１記載の映像ディジタル受
信装置。2. A bit synchronization control circuit is provided with two D-type flip-flop circuits for holding n-th video digital coded data and n + 1-th video digital coded data, and n-th and n + 1-th flip-flop circuits. Video digital coding data
From 0 bit to m bit respectively,
If there is no bit shift, the bit shift detection circuit that outputs a match signal and the bit shift detection circuit, if the match signal is not input consecutively more than a predetermined number of times, determines that the bit synchronization has been lost and outputs a hunting signal. When the front protection circuit and the hunting signal are input, the match signal of the bit shift detection circuit is monitored, and when the match signal is input a predetermined number of times continuously, a hunting circuit that outputs a reset signal and the reset signal are output. 2. The video digital receiving apparatus according to claim 1, further comprising a timing circuit that adjusts the timing so that the bit shift is recovered when input.
重する同期データ多重手段と、前記同期データ多重手段
の出力データより誤り検出符号を演算する誤り検出符号
演算手段と、前記同期データ多重手段の出力データに前
記誤り検出符号を付加し映像ディジタル符号化データを
出力する誤り検出符号付加手段とを有する符号化回路
と、前記映像ディジタル符号化データをシリアルの映像
ディジタル符号化データに変換するパラレル・シリアル
変換回路と、前記シリアルの映像ディジタル符号化デー
タを伝送路に出力する送信回路とを具備する映像ディジ
タル送信装置と、 映像ディジタルデータに誤り検出符号を付加したシリア
ルの映像ディジタル符号化データを受信する受信回路
と、ビット同期制御信号により受信した前記シリアルの
映像ディジタル符号化データをパラレルの映像ディジタ
ル符号化データに変換するシリアル・パラレル変換回路
と、フレーム同期制御信号により前記パラレルの映像デ
ィジタル符号化データから同期データと誤り検出符号と
を分離する復号化回路と、ビット同期情報信号と前記同
期データより前記フレーム同期制御信号を出力するフレ
ーム同期制御回路と、前記パラレルの映像ディジタ符号
化データより誤り検出符号を演算することにより前記ビ
ット同期制御信号と前記ビット同期情報信号とを出力す
るビット同期制御回路とを具備する映像ディジタル受信
装置とを備えたことを特徴とする映像ディジタル伝送装
置。3. Synchronous data multiplexing means for multiplexing synchronous data on video digital data, error detection code arithmetic means for arithmetically operating an error detection code from output data of said synchronous data multiplex means, and output data of said synchronous data multiplex means. A coding circuit having error detection code adding means for adding the error detection code and outputting video digital coded data; and parallel / serial conversion for converting the video digital coded data into serial video digital coded data. A video digital transmission device comprising a circuit and a transmission circuit for outputting the serial video digital encoded data to a transmission line, and a receiving device for receiving serial video digital encoded data in which error detection code is added to the video digital data. Circuit and the serial video received by the bit synchronization control signal A serial / parallel conversion circuit for converting the digital encoded data into parallel video digital encoded data; and a decoding circuit for separating the synchronous data and the error detection code from the parallel video digital encoded data by a frame synchronization control signal. A frame synchronization control circuit that outputs the frame synchronization control signal from the bit synchronization information signal and the synchronization data; and an error detection code from the parallel video digit coded data to calculate the bit synchronization control signal and the bit synchronization. A video digital transmission device comprising: a video digital receiving device having a bit synchronization control circuit for outputting an information signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28112191A JPH05122676A (en) | 1991-10-28 | 1991-10-28 | Video digital transmission equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28112191A JPH05122676A (en) | 1991-10-28 | 1991-10-28 | Video digital transmission equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122676A true JPH05122676A (en) | 1993-05-18 |
Family
ID=17634656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28112191A Pending JPH05122676A (en) | 1991-10-28 | 1991-10-28 | Video digital transmission equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122676A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH089371A (en) * | 1994-02-28 | 1996-01-12 | Korea Telecommun | High-speed synchronous method of variable length sign using parallel processing pattern matching |
-
1991
- 1991-10-28 JP JP28112191A patent/JPH05122676A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH089371A (en) * | 1994-02-28 | 1996-01-12 | Korea Telecommun | High-speed synchronous method of variable length sign using parallel processing pattern matching |
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