JPH05122621A - 固体撮像素子の駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 信号処理回路を通しても、映像期間にノイズ
が生じない固体撮像素子の駆動回路を提供する。 【構成】 固体撮像素子の駆動回路の水平走査期間用基
準信号を計測するための第１の計数回路２と、垂直帰線
消去期間中の各種信号を計測する第２の計数回路１５の
両方を、クロック信号に対して各フリップフロップの論
理変化数が均一となる計数回路で構成する。この構成に
よって、信号処理回路で処理した際に生じる映像期間の
最初から数ラインの点状ノイズをなくすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオカメラや電子ス
チルカメラに使用する固体撮像素子の駆動回路に関する
ものである。

【０００２】

【従来の技術】近年、ビデオカメラや電子スチルカメラ
においては、小型化、軽量化、高画質化、多機能化、低
価格化を図るために、撮像素子として固体撮像素子が広
く使用されている。固体撮像素子を駆動するためには、
テレビジョン信号、特にその同期信号に同期したさまざ
まな駆動信号を固体撮像素子に供給する必要がある。

【０００３】図８に本発明の前提となる固体撮像素子の
駆動回路の基本構成を示す。図８において、端子１に供
給された基準クロック信号は、第１の計数回路２および
第２の計数回路３に供給される。第１の計数回路２の出
力は、水平走査期間用の基準信号として端子４から出力
される。第２の計数回路３の出力は、第１の計数回路２
の出力とともに第１の論理回路５に供給され、第１の論
理回路５の出力でリセットされる。また第２の計数回路
３の出力は、第２の論理回路６によってデコードされ
る。その結果、信号処理に用いられる垂直転送パルス、
あるいは固体撮像素子の駆動信号（以下、これらを総称
して駆動信号という）が作成され、この駆動信号が端子
７から出力される。

【０００４】図８に示す固体撮像素子の駆動回路におい
て、第２の計数回路３には、図９に示すリングカウンタ
が使用されている。

【０００５】図９に示すリングカウンタは、Ｄ型フリッ
プフロップ８〜１２を縦続接続し、各フリップフロップ
８〜１２のクロック（ＣＫ）端子に、端子１３からのク
ロック信号を供給し、各フリップフロップ８〜１２のリ
セット端子に、端子１４からのリセット信号を供給する
ものである。

【０００６】図１０は図９のリングカウンタへ供給され
るクロック信号と、リセット信号と、クロック信号に対
するＤ型フリップフロップ８〜１２の各Ｑ出力の電圧波
形と、Ｄ型フリップフロップ８〜１２の論理変化数とを
示している。図１０において、（ａ）は端子１３に供給
されるクロック信号、（ｂ）は端子１４に供給されるリ
セット信号、（ｃ）〜（g）はそれぞれＤ型フリップフ
ロップ８〜１２のＱ出力の電圧波形、（ｈ）はクロック
信号に対するＤ型フリップフロップ８〜１２のＱ出力の
論理変化数である。図１０の（ｈ）に示す論理変化数
は、クロック信号の立ち上がり、もしくは立ち下がりの
タイミングで、フリップフロップ８〜１２のＱ出力が同
時に変化する際の変化数を棒線の長さで表したものであ
る。

【０００７】図９に示すリングカウンタにおいては、リ
セット信号（ａ）がハイレベルになってすべてのＤ型フ
リップフロップ８〜１２をリセットした後、クロック信
号（ｂ）を各フリップフロップ８〜１２のクロック（Ｃ
Ｋ）端子に供給する。その結果、各Ｄ型フリップフロッ
プ８〜１２のＱ出力端子にカウンタ出力Ｑ８〜Ｑ１２が
現れる。

【０００８】ここで、各Ｄ型フリップフロップ８〜１２
のＱ出力の論理変化に着目すると、論理変化数は図１０
（ｈ）のようになる。

【０００９】すなわち、５番目のクロックの立ち上がり
のタイミングでは、Ｑ１０がハイレベルからローレベル
に変化すると同時に、Ｑ１１がローレベルからハイレベ
ルに変化する。したがって、論理変化数は２となる。ま
た１１番目のクロックの立ち上がりのタイミングにおい
ては、Ｑ１０がハイレベルからローレベルに変化すると
同時に、Ｑ１２がローレベルからハイレベルに変化し、
論理変化数は２となる。１７番目のクロックの立ち上が
りのタイミングでも、同様に論理変化数は２となる。と
ころが、それ以外のタイミングでは、同時に発生する論
理変化数は１である。その結果、フリップフロップ８〜
１２のＱ出力の変化数は図１０（ｈ）に示すようにな
る。

【００１０】図８に示す固体撮像素子の駆動回路におい
ては、第２の計数回路３として図９に示すリングカウン
タを使用し、各Ｄ型フリップフロップ８〜１２のＱ出力
の電圧波形を第２の論理回路６でデコードすることによ
って垂直帰線消去期間中の各種信号を作成している。

【００１１】その様子を図１１を参照して説明する。図
１１は、図８に示す固体撮像素子の駆動回路における第
２の論理回路６の出力電圧波形と、第１、第２の計数回
路２、３の論理変化数と、電流変化とを示している。

【００１２】図１１（ａ）は複合帰線消去信号である。
信号電圧がローレベルの時は映像期間、信号電圧がハイ
レベルの時は垂直帰線消去期間および水平帰線消去期間
を示している。

【００１３】第１の計数回路２は、図１１（ａ）の複合
帰線消去信号の水平走査期間を計測する。第１の計数回
路２は、図１１（ｂ）からもわかるように、その動作の
期間中、計測を停止しない。

【００１４】ここで、第１の計数回路２を、同一出願人
による平成３年４月９日付出願の特願平３−７６２２７
号の願書に添付した明細書に開示した計数回路で実現す
ると、その出力の論理変化数は、図１１（ｂ）に示すよ
うに一定となる。この出力は前述の通り、水平走査期間
用の基準信号として端子４から出力される。

【００１５】一方、第２の計数回路３は、図１１（ａ）
の複合帰線消去信号の水平帰線消去期間および垂直帰線
消去期間を計測するが、映像期間では第１の論理回路５
からのリセット信号によってリセットされ、計測を停止
する。また第２の計数回路３は、第１の計数回路２から
出力される水平走査期間用基準信号によりリセットが解
除される。

【００１６】第２の計数回路３で作成される期間のう
ち、垂直帰線消去期間の最終水平走査期間を含む複数の
水平走査期間は、信号処理回路（特に垂直方向の輪郭強
調等に用いられる１水平走査期間分の信号を次の１水平
走査期間に遅延させる回路−以下これを１Ｈ遅延線とい
う）で処理される。その結果、映像期間の最初の水平走
査期間を含む複数の水平走査期間が作成される。図１１
（ｃ）は第２の計数回路３の出力信号の論理変化数を示
している。

【００１７】図１１（ｄ）は、前述の１Ｈ遅延線によっ
て、１水平走査期間分の信号を次の１水平走査期間に遅
延させた際に生じる電流変化を示している。ただし、図
１１（ｃ）の論理変化数および図１１（ｄ）の電流変化
はあくまでも一例であり、実際の回路では、論理変化数
も電流変化数も図１１の例より多い。

【００１８】

【発明が解決しようとする課題】しかしながら、本発明
の前提となる図８に示す固体撮像素子の駆動回路におい
ては、第２の計数回路３の論理変化数が不均一であるた
め、不均一な電源電流変化が発生し、固体撮像素子を介
して固定パターンノイズが発生する。

【００１９】第２の計数回路３が動作するのは映像期間
外であるので、仮に固定パターンノイズが発生しても、
映像期間には直接問題ない。しかし特定の信号処理、特
に１Ｈ遅延線を用いた信号処理を行うと、垂直帰線消去
期間の終了後の最初の映像期間で、図１１（ｄ）に示す
ような不均一な電流変化が発生する。その結果、映像期
間の最初から数期間にわたる水平走査期間に、画面に点
状の固定パターンノイズが現れる。

【００２０】本発明はこのような問題を解決し、１Ｈ遅
延線を用いた信号処理を行った場合にも、垂直帰線消去
期間内のノイズが映像期間に現れないようにしたもので
ある。

【００２１】

【課題を解決するための手段】本発明は、水平走査期間
用基準信号を計測する第１の計数回路と垂直帰線消去期
間中の各種信号を計測する第２の計数回路の両方共に、
クロック信号の立ち上がりまたは立ち下がりに対して論
理変化数が一定となる計数回路を用いる。

【００２２】

【作用】このようにすれば、クロック信号に対する各フ
リップフロップの論理変化数が均一であるため、１Ｈ遅
延線を用いても垂直帰線消去期間内のノイズが映像期間
に現れない固体撮像素子の駆動回路を提供することがで
きる。

【００２３】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は本発明の一実施例における固
体撮像素子の駆動回路を示すものである。

【００２４】図１において、図８と同一機能をもつ部分
には、同一の参照番号を付している。図８と異なるの
は、第２の計数回路１５を、入力クロックに対する各フ
リップフロップの論理変化数が常に一定で、しかも計数
段の各フリップフロップの出力負荷容量が均一となる計
数回路で構成した点である。すなわち、図１において
は、第１の計数回路２と第２の計数回路１５の両方が、
論理変化数が一定で、出力負荷容量が均一な計数回路で
構成されている。

【００２５】図２に、図１に示した第１の計数回路２お
よび第２の計数回路１５として用いることができる計数
回路、すなわちグレイコードカウンタを示す。図３はそ
のタイミングチャートを示すものである。

【００２６】図２の計数回路の構成および動作を説明す
る前に、理解を容易にするために、まず図３のタイミン
グチャートを参照してグレイコードの特徴を説明する。

【００２７】図２の各計数段のビットの変化に着目する
と、特定のビット（たとえば図３の６４）がローレベル
からハイレベル（あるいはハイレベルからローレベル）
へ変化するタイミングでは、その直前のビット（図３の
６３）のみがハイレベルで、それ以前のビット（図３の
６２、６１、６０）はすべてローレベルであることがわ
かる。

【００２８】図２に示す計数回路は、このようなビット
変化を実現するものである。図２において、クロック信
号入力端子１７には、図１の端子１からのクロック信号
が供給される。このクロック信号は、すべてのＪ−Ｋフ
リップフロップ２１〜２６のクロック（ＣＫ）端子に供
給される。

【００２９】一方、すべてのＪ−Ｋフリップフロップ２
１〜２６のＪ端子とＫ端子は共通に接続されており、初
段のＪ−Ｋフリップフロップ２１のＪ端子およびＫ端子
は電源端子１８に接続されている。初段のＪ−Ｋフリッ
プフロップ２１のＱ出力端子は次段のＪ−Ｋフリップフ
ロップ２２のＪ端子とＫ端子に接続されている。初段の
Ｊ−Ｋフリップフロップ２１のＮＱ出力端子は論理デコ
ード用の論理ゲート２７の一方の入力端子に接続されて
いる。論理ゲート２７の他方の入力端子には２段目のＪ
−Ｋフリップフロップ２２のＱ出力端子が接続されてい
る。そして論理ゲート２７の出力端子は、３段目のＪ−
Ｋフリップフロップ２３のＪ端子とＫ端子に接続されて
いる。

【００３０】以下、同様に、３段目から６段目までのＪ
−Ｋフリップフロップ２３、２４、２５、２６の間に、
論理デコード用の論理ゲート２８〜３６が、それぞれ図
示のように接続されている。

【００３１】また、所定のＪ−ＫフリップフロップのＱ
出力端子とＮＱ出力端子には、論理ゲート２７〜３６の
出力信号の同時変化数を調節して、常に均一な同時変化
数が得られるようにするための論理ゲート３７〜４２
が、それぞれ図示のように接続されている。

【００３２】以上の論理ゲート２７〜３６および３７〜
４２のほかに、負荷容量を調節するための論理ゲート４
３〜５９がそれぞれ図示のように接続されている。

【００３３】なお、端子２０は電源端子あるいはハイレ
ベルの固定電位である。そしてカウンタ回路の各計数段
の出力端子６０〜６５は、それぞれＪ−Ｋフリップフロ
ップ２１〜２６のＱ出力端子に接続されている。

【００３４】図３は図２のカウンタ回路の各部の電圧波
形を示しており、波形の番号を、図２の対応する部分の
参照番号で示している。すなわち、図３の１７はクロッ
ク信号入力端子１７に入力されるクロック信号波形、６
０〜６５は出力端子６０〜６５の出力信号波形、２７〜
３６は論理デコード用の論理ゲート２７〜３６の出力波
形、３７〜４２は同時変化数調節用の論理ゲート３７〜
４２の出力波形である。

【００３５】なお、図３の６６は、各論理ゲート出力の
同時変化数を棒グラフ化して表わしたものである。

【００３６】次に、図３を参照して図２の動作を説明す
る。クロック信号入力端子１７にクロック信号が供給さ
れると、初段のＪ−Ｋフリップフロップ２１はそのクロ
ック信号の立ち下がりでＱ出力を反転する。したがっ
て、図３のクロック信号波形１７に対して、初段のＪ−
Ｋフリップフロップ２１のＱ出力波形は図３の６０（２
１）のようになる。

【００３７】次に、初段のＪ−Ｋフリップフロップ２１
のＱ出力は、２段目のＪ−Ｋフリップフロップ２２のＪ
端子とＫ端子に供給される。したがって、２段目のＪ−
Ｋフリップフロップ２２のＱ出力は、初段のＪ−Ｋフリ
ップフロップ２１のＱ出力がハイレベルのときにクロッ
ク信号１７の立ち上がりで反転する。その結果、２段目
のＪ−Ｋフリップフロップ２２のＱ出力波形は、クロッ
ク信号波形１７に対して、図３の６１（２２）に示すよ
うになる。

【００３８】次に、初段のＪ−Ｋフリップフロップ２１
のＮＱ出力と２段目のＪ−Ｋフリップフロップ２２のＱ
出力は、論理ゲート２７に入力され、論理ゲート２７で
デコードされたパルスが３段目のＪ−Ｋフリップフロッ
プ２３のＪ端子、Ｋ端子に供給される。したがって、３
段目のＪ−Ｋフリップフロップ２３のＱ出力は、２段目
のＪ−Ｋフリップフロップ２２のＱ出力がハイレベル
で、かつ初段のＪ−Ｋフリップフロップ２１のＮＱ出力
がハイレベルのときに、クロック信号の立ち上がりで反
転する。その結果、３段目のＪ−Ｋフリップフロップ２
３のＱ出力波形は、クロック信号波形１７に対して、図
３の６２（２３）のようになる。

【００３９】以下、同様の動作を繰り返す。すなわち、
論理ゲート２８、２９には、３段目のＪ−Ｋフリップフ
ロップ２３のＱ出力と、１、２段目のＪ−Ｋフリップフ
ロップ２１、２２のＮＱ出力が入力され、ここでデコー
ドされたパルスが４段目のＪ−Ｋフリップフロップ２４
に供給される。

【００４０】論理ゲート３０、３１、３２には、４段目
のＪ−Ｋフリップフロップ２４のＱ出力と、１、２、３
段目のＪ−Ｋフリップフロップ２１、２２、２３のＮＱ
出力が入力され、ここでデコードされたパルスが５段目
のＪ−Ｋフリップフロップ２５に供給される。

【００４１】論理ゲート３３〜３６には、５段目のＱ出
力と、１、２、３、４段目のＮＱ出力が入力され、ここ
でデコードされたパルスが６段目のＪ−Ｋフリップフロ
ップ２６に供給される。

【００４２】その結果、４段目以降の各Ｊ−Ｋフリップ
フロップ２４〜２６のＱ出力、すなわち、カウンタ回路
の出力端子６３〜６５には、図３の６３（２４）〜６５
（２６）に示す出力信号が得られる。

【００４３】このときの論理デコード用の論理ゲート２
７〜３６の出力信号波形は、図３の２７〜３６に示すよ
うになる。さらに同時変化数調節用の論理ゲート３７〜
４２の出力信号波形は、図３の３７〜４２のようにな
る。

【００４４】そこで、図３において、カウンタ回路の出
力信号６０〜６５に着目すると、同時変化数が１である
グレイコード出力となっていることがわかる。したがっ
て、このカウンタ回路を図１の第１および第２の計数回
路２、１５として用いると、画面の一部に縦縞あるいは
点状の固定パターンノイズが現われるのを防止すること
ができる。また、周辺の回路に対する不要輻射の影響も
軽減することができる。

【００４５】さらに、図３のすべての波形６０〜６５、
２７〜３６、３７〜４２の同時変化数をグラフ化して表
わすと、図３の６６のようになる。すなわち、図３の６
６の最初のタイミングでは６１がロウレベルからハイレ
ベルへ変化すると同時に、３９がハイレベルからロウレ
ベルへ変化しており、同時変化数は２となる。次のタイ
ミングでは、６０と２７が同時に変化しており、同時変
化数は２となる。さらに次のタイミングでは、６２と３
８が同時に変化しており、同時変化数は２となる。以下
同様に、図３の６６のすべてのビット変化のタイミング
で、同時変化数は２となる。

【００４６】このように図２のカウンタ回路は、グレイ
コードカウンタとしての機能を果たすだけでなく、内部
の論理ゲート２７〜４２の出力信号の同時変化数も、す
べてのタイミングにおいて２とすることができる。この
ため、内部の論理ゲートの出力信号変化による電源電流
の変動も抑えることができ、この点でも固定パターンノ
イズと不要輻射の影響を軽減することができる。

【００４７】なお、図２のカウンタ回路においては、論
理デコード用の論理ゲート２８〜２９、３０〜３２、３
３〜３６および同時変化数調節用の論理ゲート３７〜４
０の接続関係に次のような工夫がなされており、この構
成が均一な同時変化数を実現するために重要な役割を果
たしている。

【００４８】たとえば、論理ゲート２８、２９は４入力
のＡＮＤゲートであるが、通常４入力のＡＮＤゲートは
図４のように構成される。ところが、図４の場合、下位
ビットＩ４は低い周波数で変化するのに対し、上位ビッ
トＩ１は高い周波数で変化する。このため下位ビットＩ
４と上位ビットＩ１が同時に変化するタイミングが一定
の周期性をもって現われる。このように同時変化数が一
定周期で変化すると、均一な同時変化数は実現できな
い。

【００４９】これに対し、図２のカウンタ回路において
は、第１の論理ゲート２８の出力信号を第２の論理ゲー
ト２９に入力することによって、実質的に４入力のＡＮ
Ｄゲートを実現している。この構成によって、ビットの
同時変化数を常に一定にすることができる。他の論理ゲ
ート３０〜３２、３３〜３６、３７〜４０についても同
様である。

【００５０】ところで、図２のカウンタ回路において
は、各Ｊ−Ｋフリップフロップ２１〜２６のＮＱ出力端
子に接続される論理デコード用の論理ゲート２７〜３６
および同時変化数調節用の論理デコーダ３７〜４０の数
が、各Ｊ−Ｋフリップフロップごとに異なる。

【００５１】すなわち、初段のＪ−Ｋフリップフロップ
２１のＮＱ出力端子には５個の論理ゲート２７、２９、
３２、３６、４０が接続されている。２段目のＪ−Ｋフ
リップフロップ２２のＮＱ出力端子には４個の論理ゲー
ト２８、３１、３５、３９が接続されている。３段目の
Ｊ−Ｋフリップフロップ２３のＮＱ出力端子には、３個
の論理ゲート３０、３４、３８が接続されている。４段
目のＪ−Ｋフリップフロップ２４のＮＱ出力端子には、
２個の論理ゲート３３、３７が接続されている。５段目
のＪ−Ｋフリップフロップ２５のＮＱ出力端子には、１
個の論理ゲート３７が接続されている。そして最終段の
Ｊ−Ｋフリップフロップ２６のＮＱ出力端子には論理ゲ
ートが接続されていない。

【００５２】このように、各Ｊ−Ｋフリップフロップ２
１〜２６に接続される論理ゲート数が異なると、カウン
タ回路の各計数段の出力ラインの負荷容量が不均一にな
る。このため、クロック入力信号に対して不均一なレベ
ルのカウンターノイズが発生する。

【００５３】図２の実施例では、このような問題をも解
決するために、負荷容量調節用の論理ゲート４３〜５９
を付加している。このうち論理ゲート４３は２段目のＪ
−Ｋフリップフロップ２２に対するものである。論理ゲ
ート４４、４５は３段目のＪ−Ｋフリップフロップ２３
に対するものである。論理ゲート４６〜４８は４段目の
Ｊ−Ｋフリップフロップ２４に対するものである。論理
ゲート４９〜５２は５段目のＪ−Ｋフリップフロップ２
５に対するものである。論理ゲート５３〜５７は６段目
のＪ−Ｋフリップフロップ２６に対するものである。

【００５４】このようにすれば、初段のＪ−Ｋフリップ
フロップ２１には前述の通りの５個の論理ゲート２７、
２９、３２、３６、４０が接続される。一方、２段目の
Ｊ−Ｋフリップフロップ２２には、前述の４個の論理ゲ
ート２８、３１、３５、３９のほかに容量調節用の論理
ゲート４３が接続され、合計５個の論理ゲートが接続さ
れる。また、３段目のＪ−Ｋフリップフロップ２３に
は、前述の３個の論理ゲート３０、３４、３８のほかに
容量調節用の論理ゲート４４、４５が接続され、合計５
個の論理ゲートが接続される。４段目のＪ−Ｋフリップ
フロップ２４には、前述の２個の論理ゲート３３、３７
のほかに容量調節用の論理ゲート４６、４７、４８が接
続され、合計５個の論理ゲートが接続される。さらに、
５段目のＪ−Ｋフリップフロップ２５には、前述の１個
の論理ゲート３７のほかに容量調節用の論理ゲート４
９、５０、５１、５２が接続され、この場合も合計５個
の論理ゲートが接続される。そして最終段のＪ−Ｋフリ
ップフロップ２６には、容量調節用の５個の論理ゲート
５３〜５７が接続される。

【００５５】このように、図２の構成によれば、すべて
のＪ−Ｋフリップフロップ２１〜２６のＮＱ出力端子に
接続される論理ゲートの総数を５個に揃えることができ
る。このため各計数段の出力ラインの負荷容量を均一化
することができる。その結果、クロック入力信号に対し
て不均一なレベルのカウンタノイズが発生しなくなる。
したがって、図２のカウンタ回路を図１に示す第１、第
２の計数回路２、１５として用いた場合、この点でも固
定パターンノイズと不要輻射を抑えることができる。

【００５６】なお、図２においては、同時変化数調節用
の論理ゲート３７〜４２の出力信号を処理するために負
荷容量調節用の論理ゲート５８、５９を用いている。

【００５７】図２では６ビットのカウンタ回路を示した
が、任意のビット数で構成できることは言うまでもな
い。

【００５８】たとえば、ｎビットのカウンタ回路を構成
した場合、ｋビット目（ただしｋ＝ｎまたはｋ＜ｎ）の
Ｊ−ＫフリップフロップのＪ端子、Ｋ端子に、（ｋ−
１）ビット目のＪ−ＫフリップフロップのＱ出力と、
（ｋ−２）ビット目以下１ビット目までのすべてのＪ−
ＫフリップフロップのＮＱ出力とを論理ゲートでデコー
ドしたパルスを供給すればよい。

【００５９】また、図２では、計数段の論理回路をＪ−
Ｋフリップフロップで構成し、論理ゲート２７〜５９を
ＡＮＤゲートで構成し、論理ゲート２７〜４２の同時変
化数がクロック入力信号に対して常に均一（図２の場合
は２）で、負荷容量も均一になるように構成したが、カ
ウンタ回路の用途に応じて計数段の論理回路をＤフリッ
プフロップと排他的論理和回路などで構成してもよい。

【００６０】また、論理デコード用の論理ゲートを多入
力のＡＮＤゲートあるいは計数段側からみて論理的に等
価である他の論理ゲートに代え、同時変化数や負荷容量
を変更してもよい。たとえば、論理デコード用の論理ゲ
ート２７〜３６としてＮＡＮＤゲートを用いることもで
きる。ただし、この場合には、入力側または出力側で位
相反転処理を施す必要がある。このときも、計数段側か
らみれば、論理的にはＡＮＤゲートと等価である。

【００６１】さらに、同時変化数調節用の論理ゲート３
７〜４２および負荷容量調節用の論理ゲート４３〜５９
を多入力のＡＮＤゲートあるいは他の論理回路に変更し
て同時変化数や負荷容量を変更してもよい。

【００６２】いずれにしても、このような論理回路を適
切に組み合わせることによって、クロック入力信号に対
する論理回路出力の同時変化数を２以上で（ｎ−１）以
下の範囲で簡単に決定することができる。

【００６３】図５は、図１の第１、第２の計数回路２、
１５に用いることができる計数回路の他の例を示すもの
である。

【００６４】図５において、端子１７にはクロック信号
が入力される。端子７０にはリセット信号が入力され
る。クロック信号、リセット信号によってＪ−Ｋフリッ
プフロップ２１〜２６が計数回路として動作し、計数出
力を発生する。この計数回路に対して、デコーダ部論理
回路群７１、論理変化数を均一にする論理回路群７２、
出力負荷容量調節用論理回路群７３が、それぞれ図示の
ように接続されている。

【００６５】図６は、図５の計数回路の各部の電圧波形
を示すものである。端子１７、７０に、図６（ａ）のク
ロック信号と図６（ｂ）のリセット信号をそれぞれ入力
すると、Ｊ−Ｋフリップフロップ２１〜２６のＱ出力端
子からそれぞれ図６（ｃ）〜（ｈ）に示す電圧波形が得
られる。この計数動作は基本的に図２の実施例と同一で
ある。

【００６６】そして計数回路を構成する各Ｊ−Ｋフリッ
プフロップ２１〜２６に論理回路群７１〜７３が図示の
ように接続されているため、Ｊ−Ｋフリップフロップ２
１〜２６およびデコーダ部論理回路群７１の論理変化数
は、図６（ｉ）に示すようにすべて均一になる。

【００６７】ここで、Ｊ−Ｋフリップフロップ２２〜２
６のＱ出力を論理回路７４でデコードすると、図６
（ｊ）に示すように、リセット信号がハイレベルになっ
てから１０番目のクロック信号のタイミングを抽出する
ことができる。この場合、デコード用論理回路７４が動
作することによって論理変化数が不均一になるが、Ｊ−
Ｋフリップフロップ２１〜２６の論理変化で流れる電流
変化と比べると、デコード用論理回路７４での電流変化
は微少なレベルであるので、映像信号に影響を及ぼすほ
どのことはない。

【００６８】このように、図５に示すカウンタ回路を図
１の第１、第２の計数回路２、１５として用い、デコー
ド用論理回路７４と同様の論理回路（図１の第１、第２
の論理回路５、６に相当）によって計数出力をデコード
すれば、図７（ａ）に示す複合帰線消去信号２１１を作
成することができる。上記実施例では、第１の計数回路
２によって１水平走査期間を計測し、第２の計数回路１
５によって帰線消去期間を含む信号処理を実行するとと
もに、固体撮像素子の駆動用信号を作成している。

【００６９】図７は、図６のカウンタ回路を図１の第
１、第２の計数回路２、１５として用いた場合に得られ
る複合帰線消去信号と、その映像期間および垂直・水平
帰線消去期間での第１、第２の計数回路２、１５の論理
変化数を示したものである。

【００７０】図７（ａ）は複合帰線消去信号で、信号電
圧がローレベルの時は映像期間を、信号電圧がハイレベ
ルの時は垂直帰線消去期間および水平帰線消去期間を示
す。図７（ｂ）は第１の計数回路２の論理変化数、図７
（ｃ）は第２の計数回路１５の論理変化数、図７（ｄ）
は前述の１Ｈ遅延線で信号処理した際に生じる電流変化
を示している。

【００７１】図７と図１１を比較すれば明らかなよう
に、本実施例の固体撮像素子の駆動回路において、１Ｈ
遅延線を用いて信号処理を行った場合、垂直帰線消去期
間の終了後の最初の映像期間では、図７のように電流変
化は生じない。このため、図８の固体撮像素子の駆動回
路で生じていた映像期間の最初から数期間の水平走査期
間での点状ノイズは発生しない。

【００７２】なお、以上の実施例では、Ｊ−Ｋフリップ
フロップとＡＮＤゲートを使用した計数回路を第１、第
２の計数回路として用いたが、論理変化数が均一もしく
はほぼ均一になる計数回路であれば、他の論理回路を使
用した計数回路を用いても構わない。また以上の実施例
では、第２の計数回路１５を映像期間外でのみ動作させ
たが、論理変化数が均一であれば、図７（ｂ）に示す第
１の計数回路２の論理変化数のように、映像期間の内外
を問わず連続して動作させても構わない。また、計数回
路の段数についても任意である。

【００７３】

【発明の効果】本発明によれば、クロック信号に対する
フリップフロップの論理変化数が均一で、１Ｈ遅延線を
用いても垂直帰線消去期間内のノイズが映像期間に現れ
ない固体撮像素子の駆動回路を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例における固体撮像素子の駆動
回路を示すブロック図

【図２】図１の固体撮像素子の駆動回路に使用する計数
回路の一例を示すブロック図

【図３】図２の計数回路のクロック信号に対する各論理
回路の出力電圧波形と論理変化数を示す図

【図４】図２の計数回路の効果を説明するための比較例
として示した従来の論理回路図

【図５】図１の固体撮像素子の駆動回路に使用する計数
回路の他の例を示すブロック図

【図６】図５の計数回路のクロック信号に対する各論理
回路の出力電圧波形と論理変化数を示す図

【図７】本発明の実施例における固体撮像素子の駆動回
路で作成される複合帰線消去信号およびその映像期間、
垂直・水平帰線消去期間における第１、第２の計数回路
の論理変化数を示す図

【図８】本発明の前提となる固体撮像素子の駆動回路を
示すブロック図

【図９】図８の固体撮像素子の駆動回路に使用する計数
回路を示すブロック図

【図１０】図１０の計数回路のクロック信号に対するＤ
型フリップフロップのＱ出力の電圧波計と論理変化数を
示す図

【図１１】図８の固体撮像素子の駆動回路で作成される
複合帰線消去信号およびその映像期間、垂直・水平帰線
消去期間における第１、第２の計数回路の論理変化数を
示す図

【符号の説明】

１ クロック信号の入力端子 ２ 第１の計数回路 ３ 第２の計数回路 ４ 水平走査期間用基準信号の出力端子 ５ 第１の論理回路 ６ 第２の論理回路 ７ 駆動信号の出力端子 ８〜１２ Ｄ型フリップフロップ １３ クロック信号の入力端子 １４ リセット信号の入力端子 １５ 第２の計数回路 １７ クロック信号の入力端子 １８、２０ 電源端子 ２１〜２６ Ｊ−Ｋフリップフロップ ２７〜３６ デコーダ部論理回路 ３７〜４２ 論理変化数を均一化するための論理回路 ４３〜５９ 負荷容量を均一化するための論理回路 ７０ リセット信号の入力端子 ７１ デコード部論理回路群 ７２ 論理変化数を均一化するための論理回路群 ７３ 負荷容量を均一化するための論理回路群

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 武 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 クロック信号を計数する第１の計数回路
   と、上記クロック信号を計数する第２の計数回路と、上
   記第１の計数回路および上記第２の計数回路の出力に基
   づいて上記第２の計数回路のリセット解除信号を作成す
   る第１の論理回路と、上記第２の計数回路の出力をデコ
   ードして固体撮像素子の駆動用信号を作成する第２の論
   理回路とを備え、上記第１の計数回路および上記第２の
   計数回路を、クロック信号に対する論理回路の論理変化
   数が実質的に均一なフリップフロップ群を有する計数回
   路で構成したことを特徴とする固体撮像素子の駆動回
   路。
2. 【請求項２】 計数回路が、ｎビット（ただしｎは自然
   数）の計数段と、（ｋ−１）ビット目（ただしｋは３以
   上でｎ以下の自然数）の計数段の第１の論理出力と（ｋ
   −２）ビット目以下のすべての計数段の第２の論理出力
   の積と等価な論理出力を、上記ｎビットの各計数段の入
   力端子に供給する複数の論理デコード手段とを有するこ
   とを特徴とする請求項１記載の固体撮像素子の駆動回
   路。
3. 【請求項３】 論理デコード手段が、ｘ（ｘは自然数）
   個の多入力論理回路と、上記ｘ個の多入力論理回路のう
   ち、第１の多入力論理回路の出力信号を第２の多入力論
   理回路に入力し、上記第２の多入力論理回路の出力信号
   を第３の多入力論理回路に入力し、以下これを第ｘの多
   入力論理回路まで繰り返す手段と、上記第ｘの多入力論
   理回路の出力信号を上記計数段の入力端子に供給する手
   段とを有することを特徴とする請求項２記載の固体撮像
   素子の駆動回路。
4. 【請求項４】 計数回路が、ｎビット（ただしｎは自然
   数）の計数段と、（ｋ−１）ビット目（ただしｋは３以
   上ｎ以下の自然数）の計数段の第１の論理出力と（ｋ−
   ２）ビット目以下のすべての計数段の第２の論理出力の
   積と等価な論理出力を、上記ｎビットの計数段の入力端
   子に供給する複数の論理デコード手段と、上記各計数段
   の出力端子に複数の負荷容量調節用の論理回路を接続
   し、上記各計数段の出力端子に接続される上記論理デコ
   ード手段の論理回路数と負荷容量調節用の論理回路数の
   和を、上記すべての計数段に対して均一にする負荷容量
   調節手段とを有することを特徴とする請求項１記載の固
   体撮像素子の駆動回路。
5. 【請求項５】 計数回路が、ｎビット（ただしｎは自然
   数）の計数段と、（ｋ−１）ビット目（ただしｋは３以
   上ｎ以下の自然数）の計数段の第１の論理出力と（ｋ−
   ２）ビット目以下のすべての計数段の第２の論理出力の
   積と等価な論理出力を、上記ｎビットの計数段の入力端
   子に供給する複数の論理デコード手段と、上記複数の論
   理デコード手段を構成する各論理回路の出力信号の同時
   変化数を調節する同時変化数調節手段とを有することを
   特徴とする請求項１記載の固体撮像装置の駆動回路。