JPH05121284A - Manufacture of semiconductor device - Google Patents
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- JPH05121284A JPH05121284A JP3263597A JP26359791A JPH05121284A JP H05121284 A JPH05121284 A JP H05121284A JP 3263597 A JP3263597 A JP 3263597A JP 26359791 A JP26359791 A JP 26359791A JP H05121284 A JPH05121284 A JP H05121284A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、複数のマスク工程を有する半導体装置の
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a plurality of mask steps.
【0002】[0002]
【従来の技術】近年、半導体装置の高周波化、高機能化
の要求が強まってきており、それに伴って露光等を行う
際のマスクパターンの微細化、高集積化も進んできてい
る(工業調査会出版「最新LSIプロセス技術」等参
照)。2. Description of the Related Art In recent years, there has been an increasing demand for higher frequency and higher functionality of semiconductor devices, and along with this, the miniaturization and high integration of mask patterns during exposure and the like have been advanced (industrial research See "Latest LSI Process Technology" published by the Society).
【0003】一般に、半導体装置はp型、n型の半導体
層を拡散あるいはイオン注入によりパターン状に配置
し、更に、その表面に保護用酸化膜や電極用メタルをパ
ターン状に配置する方法により製造されている。Generally, a semiconductor device is manufactured by a method of arranging p-type and n-type semiconductor layers in a pattern by diffusion or ion implantation, and further arranging a protective oxide film and a metal for electrodes in a pattern on the surface thereof. Has been done.
【0004】図2は基本的なnpnトランジスタの断面
構造図の一例を示す図であり、この例では、n+型のシ
リコン基板1にエピタキシャル成長でn-層2を形成
し、その表面にボロン拡散等によりp型拡散層3を形成
するとともに、このp型拡散層3の表面にリン拡散等に
よりn型拡散層4を形成し、更に、保護用酸化膜(Si
O2)5を形成し、最後に電極用メタル6を保護用酸化
膜5の開口部に設けた構造となっている。FIG. 2 is a diagram showing an example of a cross-sectional structure diagram of a basic npn transistor. In this example, an n − layer 2 is formed by epitaxial growth on an n + type silicon substrate 1 and boron is diffused on the surface thereof. And the like to form the p-type diffusion layer 3 and the p-type diffusion layer 3 has an n-type diffusion layer 4 formed on the surface thereof by phosphorus diffusion or the like.
O 2 ) 5 is formed, and finally the electrode metal 6 is provided in the opening of the protective oxide film 5.
【0005】このような簡単な構造の半導体装置であっ
ても、その製造時には、マスク工程、即ち露光工程及び
それに付随するエッチング工程が、ボロン拡散、リン拡
散の窓開け、保護用酸化膜5のコンタクトホールの開
口、電極用メタル6のパターン形成というように、少な
くとも4回は必要となる。Even in the case of a semiconductor device having such a simple structure, a mask process, that is, an exposure process and an etching process associated therewith, are subjected to a boron diffusion, a phosphorus diffusion window opening, and a protective oxide film 5 at the time of manufacturing the semiconductor device. At least four times are required for opening the contact hole and forming the pattern of the electrode metal 6.
【0006】従来は夫々の工程におけるマスクパターン
の位置関係を、その都度、精度良く重ね合わせていた。Conventionally, the positional relationship of the mask patterns in each process is accurately overlapped each time.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、マスク
パターンの微細化、高集積化に伴ってその位置合わせが
困難となり、製造不良の大半が各マスク工程で生じるよ
うになった。However, with the miniaturization and high integration of the mask pattern, the alignment of the mask pattern becomes difficult, and most of the manufacturing defects occur in each mask process.
【0008】これを防止するにはマスク工程終了毎にウ
エハの全数を検査すれば良いが、量産工場では、長時間
を要するため一般には行われていない。そのため、一度
不良が発生すると、その原因が究明されるまでの期間、
不良の再発を防止できない問題があった。In order to prevent this, it is sufficient to inspect all the wafers after each masking process, but this is not generally done in a mass production factory because it takes a long time. Therefore, once a defect occurs, the period until the cause is investigated,
There was a problem that the recurrence of defects could not be prevented.
【0009】本発明はかかる問題点に鑑みてなされたも
のであり、複数のマスク工程でのマスクパターンの正確
な位置合わせとその検査を迅速且つ容易に行える半導体
装置の製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device, which can perform accurate alignment of mask patterns in a plurality of mask processes and inspection thereof quickly and easily. To aim.
【0010】[0010]
【課題を解決するための手段】本発明では、複数のマス
ク工程を有する半導体装置の製造方法において、最初の
マスク工程で用いるプライマリーマスクに以後のマスク
工程数と少なくとも同一個数の検査用パターンを設ける
とともに、次回以後のマスク工程で用いるマスクに各々
前記プライマリーマスクの検査用パターンの少なくとも
一つと同一位置の検査用パターンを設け、プライマリー
マスクの検査用パターンで半導体装置のウエハ表面に位
置合わせ基準点を形成した後、次回以後のマスク工程を
夫々のマスクの検査用パターンとウエハ表面の位置合わ
せ基準点とを一致させながら実施するようにした。According to the present invention, in a method of manufacturing a semiconductor device having a plurality of mask steps, a primary mask used in the first mask step is provided with at least the same number of inspection patterns as the number of subsequent mask steps. At the same time, each of the masks used in the subsequent mask process is provided with an inspection pattern at the same position as at least one of the inspection patterns of the primary mask, and the alignment reference point is set on the wafer surface of the semiconductor device by the inspection pattern of the primary mask. After the formation, the mask process from the next time onward is carried out while making the inspection pattern of each mask coincide with the alignment reference point on the wafer surface.
【0011】[0011]
【作用】まず、プライマリーマスクにより半導体装置の
ウエハ表面に検査用パターンと同一形状の位置合わせ基
準点が形成される。次回以後のマスク工程では、夫々の
マスクの検査用パターンを対応する位置合わせ基準点に
一致させることで正確な位置決めが可能となる。従っ
て、マスクパターンの形状を問わず、その位置合わせが
容易になるとともに、その位置合わせが不良のときは両
者の不一致が目視にて確認できるので、工程途中のみな
らず、全工程終了後の位置合わせ精度の検査が容易にな
る。First, an alignment reference point having the same shape as the inspection pattern is formed on the wafer surface of the semiconductor device by the primary mask. In the subsequent mask process, accurate positioning can be performed by matching the inspection pattern of each mask with the corresponding alignment reference point. Therefore, regardless of the shape of the mask pattern, the alignment is easy, and when the alignment is defective, the discrepancy between the two can be visually confirmed, so not only during the process but also after the process is completed. Inspection of alignment accuracy becomes easy.
【0012】[0012]
【実施例】以下、図面を参照して本発明の実施例を説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【0013】図1(a)〜(d)は本発明の一実施例に
係る半導体装置の製造方法の工程説明図であり、例え
ば、図2に示した構造のnpn型トランジスタを得るま
でのマスク工程を順次示している。従って、各半導体
層、保護用酸化膜、電極用メタルについては図2と同一
符号を付して説明する。FIGS. 1A to 1D are process explanatory views of a method for manufacturing a semiconductor device according to an embodiment of the present invention. For example, a mask for obtaining an npn-type transistor having the structure shown in FIG. The steps are shown in sequence. Therefore, each semiconductor layer, protective oxide film, and electrode metal will be described with the same reference numerals as in FIG.
【0014】また、図1(a)〜(b)において、各左
側の図は各工程のマスクに設けられたパターン図、右側
の図はこのマスクを用いて具体的に露光、エッチング、
拡散を実施した後のウエハの断面構造図を示す。Further, in FIGS. 1A and 1B, the drawings on the left side are the pattern diagrams provided on the mask of each process, and the drawings on the right side are the specific exposure, etching, and
The cross-sectional structural diagram of the wafer after carrying out the diffusion is shown.
【0015】まず、図1(a)について説明する。n+
型のシリコン基板1にエピタキシャル成長でn-層2を
形成した後、p型拡散層3の形成時に用いるプライマリ
ーマスクに図示の形状のマスクパターン8aの他、目合
わせ用パターン7aと第一〜第三の検査用パターン9a
〜9cとを所定の間隔をおいて設ける。検査用パターン
9a〜9cの個数は、本実施例では3個であるが、少な
くとも次回以後のマスク工程数以上配置する。First, FIG. 1A will be described. n +
After the n − layer 2 is formed by epitaxial growth on the p-type silicon substrate 1, a mask pattern 8a having the shape shown in the figure is used as a primary mask used when the p-type diffusion layer 3 is formed. Inspection pattern 9a
9c are provided at a predetermined interval. The number of the inspection patterns 9a to 9c is three in this embodiment, but at least the number of mask processes after the next time is arranged.
【0016】このようにすれば、シリコンウエハ表面に
各パターン7a,9a〜9cと同一形状の図形がともに
焼き付けられる。In this way, the patterns having the same shape as the patterns 7a and 9a to 9c are printed on the surface of the silicon wafer.
【0017】図1(b)では、n型拡散層4を形成する
ためのマスクパターン8bの他、目合わせパターン7b
と検査用パターン10をマスクに設ける。この目合わせ
パターン7bは図1(a)の目合わせパターン7aと同
一位置にあり、また、検査用パターン10は図1(a)
の検査用パターン9a〜9cの少なくとも一つ、例えば
第一の検査用パターン9aと同一位置に設ける。そし
て、図1(a)の工程でウエハ表面に形成された図形の
うち、目合わせパターン7a及び第一の検査用パターン
9aに対応するものと本工程の目合わせパターン7b及
び検査用パターン10とを重ね合わせて露光、エッチン
グ、拡散処理を行う。In FIG. 1B, in addition to the mask pattern 8b for forming the n-type diffusion layer 4, the alignment pattern 7b.
The inspection pattern 10 is provided on the mask. The alignment pattern 7b is at the same position as the alignment pattern 7a of FIG. 1A, and the inspection pattern 10 is shown in FIG.
At least one of the inspection patterns 9a to 9c, for example, the same position as the first inspection pattern 9a. Then, among the figures formed on the wafer surface in the step of FIG. 1A, one corresponding to the alignment pattern 7a and the first inspection pattern 9a, and the alignment pattern 7b and the inspection pattern 10 in this step. Are overlapped with each other, and exposure, etching, and diffusion processing are performed.
【0018】以後同様に、保護用酸化膜5に窓開けを行
う図1(c)の工程では、マスクパターン8cの他、図
1(a)の目合わせパターン7a及び第二の検査用パタ
ーン9bと一致する位置に目合わせパターン7c及び検
査用パターン11をそのマスクに設け、電極用メタル6
を形成する図1(d)の工程では、マスクパターン8d
の他、図1(a)の目合わせパターン7a及び第三の検
査用パターン9cと一致する位置に目合わせパターン7
d及び検査用パターン12をそのマスクに設ける。そし
て、各マスク工程を実施する際に夫々のパターン7c,
7d,11,12を、各々ウエハ表面に形成された図1
(a)の各パターン7a,9b,9cに対応する図形に
重ね合わせる。Similarly, in the process shown in FIG. 1C in which a window is formed in the protective oxide film 5, thereafter, in addition to the mask pattern 8c, the alignment pattern 7a and the second inspection pattern 9b shown in FIG. The mask 7 is provided with an alignment pattern 7c and an inspection pattern 11 at positions corresponding to
1 (d) for forming the mask pattern 8d
In addition to the above, the alignment pattern 7a and the third alignment pattern 9c of FIG.
d and the inspection pattern 12 are provided on the mask. Then, when performing each mask process, each pattern 7c,
7d, 11 and 12 are formed on the wafer surface, respectively.
The patterns corresponding to the patterns 7a, 9b, and 9c in (a) are overlaid.
【0019】このように、本実施例では、プライマリー
マスクにより半導体装置のウエハ表面に検査用パターン
9a〜9cと同一形状の位置合わせ基準点を形成するよ
うにしたので、次回以後のマスク工程では、夫々のマス
クの検査用パターン10〜12を対応する位置合わせ基
準点に一致させることで正確な位置決めが可能となる。
従って、マスクパターンの形状を問わず、マスクの位置
合わせが容易になるとともに、その位置合わせが不良の
ときは両者の不一致が目視にて確認できるので、工程終
了後の位置合わせ精度の検査が迅速且つ容易に行える。As described above, in this embodiment, the primary mask is used to form the alignment reference points having the same shape as the inspection patterns 9a to 9c on the wafer surface of the semiconductor device. Therefore, in the subsequent mask process, Accurate positioning is possible by making the inspection patterns 10 to 12 of each mask coincide with the corresponding alignment reference points.
Therefore, regardless of the shape of the mask pattern, alignment of the mask is easy, and when the alignment is defective, the mismatch between the two can be visually confirmed, so that the alignment accuracy inspection after the process is completed quickly. And it can be done easily.
【0020】また、次回以後の工程で用いるマスクの検
査用パターン10〜12の配置を夫々異ならしめたの
で、全工程を終了した後であっても、特定のマスク工程
の位置合わせ精度を検査することができ、不良発生時の
原因を迅速に究明することができる。Since the mask inspection patterns 10 to 12 used in the subsequent steps are arranged differently from each other, the alignment accuracy of a specific mask step is inspected even after the completion of all steps. It is possible to quickly investigate the cause when a defect occurs.
【0021】なお、本実施例では、目合わせ用パターン
7a〜7dと検査用パターン9a〜9c,10〜12と
を別々に設けた場合について説明したが、検査用パター
ンを各工程で用いるマスクに夫々所定間隔をおいて二箇
所以上に付し、これを目合わせ用パターンと兼用するこ
とも可能である。このような方法では、マスク工程毎に
常に新しい目合わせパターンによる位置合わせが可能と
なり、重ね合わせの精度が更に向上する。In this embodiment, the case where the alignment patterns 7a to 7d and the inspection patterns 9a to 9c and 10 to 12 are separately provided has been described, but the inspection pattern is used as a mask for each process. It is also possible to provide them at two or more locations with a predetermined interval, respectively, and also use this as a pattern for alignment. With such a method, it is possible to always perform alignment by a new alignment pattern for each mask process, and the overlay accuracy is further improved.
【0022】[0022]
【発明の効果】以上説明してきたように、本発明では、
最初のマスク工程で用いるプライマリーマスクに複数の
検査用パターンを設け、これにより半導体装置のウエハ
表面に以後のマスク工程の位置合わせ基準点を形成する
とともに、次回以後のマスク工程で用いるマスクに、夫
々前記基準点の少なくとも一つと一致し、且つ、他のマ
スクと異なる位置の検査用パターンを設け、位置合わせ
基準点と各検査用パターン同士を重ね合わせながら各マ
スク工程を実施するようにしたので、個々のマスク工程
直後のみならず、全工程終了後であっても、特定のマス
ク工程での重ね合わせ精度を容易且つ迅速に検査するこ
とができる効果がある。これにより、半導体装置の生産
性及び歩留まり率が従来の製造方法に比べて格段に向上
する。As described above, according to the present invention,
A plurality of inspection patterns are provided on the primary mask used in the first mask process, thereby forming alignment reference points for the subsequent mask process on the wafer surface of the semiconductor device, and for each mask used in the next mask process and thereafter. Since it corresponds to at least one of the reference points, and an inspection pattern is provided at a position different from other masks, each mask step is performed while superposing the alignment reference point and each inspection pattern. There is an effect that the overlay accuracy in a specific mask process can be easily and quickly inspected not only immediately after each mask process but also after the completion of all processes. As a result, the productivity and yield rate of the semiconductor device are significantly improved as compared with the conventional manufacturing method.
【0023】また、各工程で用いるマスクに夫々検査用
パターンを所定の間隔をおいて二箇所以上に付し、これ
を目合わせ用パターンと兼用することにより、マスク工
程毎に常に新しい目合わせパターンによる位置合わせが
可能となり、重ね合わせの精度が更に向上する。Further, a mask used in each process is provided with inspection patterns at two or more places at predetermined intervals, and this mask is also used as an alignment pattern, so that a new alignment pattern is always provided for each mask process. Positioning can be performed by using, and the accuracy of overlaying can be further improved.
【0024】なお、検査用パターンの形状をコンピュー
タ装置によるパターン認識が容易な形状に選定すること
により、各マスク工程におけるパターンの重ね合わせの
良否(精度)をコンピュータ装置で自動的に判別するこ
とができる。By selecting the shape of the inspection pattern so that the pattern can be easily recognized by the computer, the computer can automatically determine the quality (accuracy) of the pattern overlay in each mask process. it can.
【図1】本発明の一実施例に係る半導体装置の製造方法
のマスク工程説明図であり、(a)はプライマリーマス
クのパターン図とその結果得られるウエハ断面構造図、
(b)〜(d)は次回以後のマスクのパターン図とその
結果得られるウエハ断面構造図である。FIG. 1 is a mask process explanatory diagram of a method for manufacturing a semiconductor device according to an embodiment of the present invention, in which (a) is a pattern diagram of a primary mask and a resulting wafer cross-sectional structure diagram;
(B) to (d) are a pattern diagram of the mask after the next time and a wafer cross-sectional structure diagram obtained as a result.
【図2】一般的なnpn型トランジスタの断面構造図で
ある。FIG. 2 is a cross-sectional structure diagram of a general npn-type transistor.
7a〜7d…目合わせ用パターン、8a〜8d…マスク
パターン、9a〜9c,10〜12…検査用パターン。7a to 7d ... Alignment pattern, 8a to 8d ... Mask pattern, 9a to 9c, 10-12 ... Inspection pattern.
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年10月19日[Submission date] October 19, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項2[Name of item to be corrected] Claim 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の詳細な説明[Name of item to be amended] Detailed explanation of the invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、複数のマスク工程を有する半導体装置の
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a plurality of mask steps.
【0002】[0002]
【従来の技術】近年、半導体装置の高周波化、高機能化
の要求が強まってきており、それに伴って露光等を行う
際のマスクパターンの微細化、高集積化も進んできてい
る(工業調査会出版「最新LSIプロセス技術」等参
照)。2. Description of the Related Art In recent years, there has been an increasing demand for higher frequency and higher functionality of semiconductor devices, and along with this, the miniaturization and high integration of mask patterns during exposure and the like have been advanced (industrial research See "Latest LSI Process Technology" published by the Society).
【0003】一般に、半導体装置はp型、n型の半導体
層を拡散あるいはイオン注入によりパターン状に配置
し、更に、その表面に保護用酸化膜や電極用メタルをパ
ターン状に配置する方法により製造されている。Generally, a semiconductor device is manufactured by a method of arranging p-type and n-type semiconductor layers in a pattern by diffusion or ion implantation, and further arranging a protective oxide film and a metal for electrodes in a pattern on the surface thereof. Has been done.
【0004】図2は基本的なnpnトランジスタの断面
構造図の一例を示す図であり、この例では、n+型のシ
リコン基板1にエピタキシャル成長でn−層2を形成
し、その表面にボロン拡散等によりp型拡散層3を形成
するとともに、このp型拡散層3の表面にリン拡散等に
よりn型拡散層4を形成し、更に、保護用酸化膜(Si
O2)5を形成し、最後に電極用メタル6を保護用酸化
膜5の開口部に設けた構造となっている。FIG. 2 is a diagram showing an example of a cross-sectional structure diagram of a basic npn transistor. In this example, an n − layer 2 is formed by epitaxial growth on an n + type silicon substrate 1 and boron is diffused on the surface thereof. And the like to form the p-type diffusion layer 3 and the p-type diffusion layer 3 has an n-type diffusion layer 4 formed on the surface thereof by phosphorus diffusion or the like.
O 2 ) 5 is formed, and finally the electrode metal 6 is provided in the opening of the protective oxide film 5.
【0005】このような簡単な構造の半導体装置であっ
ても、その製造時には、マスク工程、即ち露光工程及び
それに付随するエッチング工程が、ボロン拡散、リン拡
散の窓開け、保護用酸化膜5のコンタクトホールの開
口、電極用メタル6のパターン形成というように、少な
くとも4回は必要となる。Even in the case of a semiconductor device having such a simple structure, a mask process, that is, an exposure process and an etching process associated therewith, are subjected to a boron diffusion, a phosphorus diffusion window opening, and a protective oxide film 5 at the time of manufacturing the semiconductor device. At least four times are required for opening the contact hole and forming the pattern of the electrode metal 6.
【0006】従来は夫々の工程におけるマスクパターン
の位置関係を、その都度、精度良く重ね合わせていた。Conventionally, the positional relationship of the mask patterns in each process is accurately overlapped each time.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、マスク
パターンの微細化、高集積化に伴ってその位置合わせが
困難となり、製造不良の大半が各マスク工程で生じるよ
うになった。However, with the miniaturization and high integration of the mask pattern, the alignment of the mask pattern becomes difficult, and most of the manufacturing defects occur in each mask process.
【0008】これを防止するにはマスク工程終了毎にウ
エハの全数を検査すれば良いが、量産工場では、長時間
を要するため一般には行われていない。そのため、一度
不良が発生すると、その原因が究明されるまでの期間、
不良の再発を防止できない問題があった。In order to prevent this, it is sufficient to inspect all the wafers after each masking process, but this is not generally done in a mass production factory because it takes a long time. Therefore, once a defect occurs, the period until the cause is investigated,
There was a problem that the recurrence of defects could not be prevented.
【0009】本発明はかかる問題点に鑑みてなされたも
のであり、複数のマスク工程でのマスクパターンの正確
な位置合わせとその検査を迅速且つ容易に行える半導体
装置の製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device, which can perform accurate alignment of mask patterns in a plurality of mask processes and inspection thereof quickly and easily. To aim.
【0010】[0010]
【課題を解決するための手段】本発明では、複数のマス
ク工程を有する半導体装置の製造方法において、最初の
マスク工程で用いるプライマリーマスクに以後のマスク
工程数と少なくとも同一個数の検査用パターンを設ける
とともに、次回以後のマスク工程で用いるマスクに各々
前記プライマリーマスクの検査用パターンの少なくとも
一つと同一位置の検査用パターンを設け、プライマリー
マスクの検査用パターンで半導体装置のウエハ表面に位
置合わせ基準点を形成した後、次回以後のマスク工程を
夫々のマスクの検査用パターンとウエハ表面の位置合わ
せ基準点とを一致させながら実施するようにした。According to the present invention, in a method of manufacturing a semiconductor device having a plurality of mask steps, a primary mask used in the first mask step is provided with at least the same number of inspection patterns as the number of subsequent mask steps. At the same time, each of the masks used in the subsequent mask process is provided with an inspection pattern at the same position as at least one of the inspection patterns of the primary mask, and the alignment reference point is set on the wafer surface of the semiconductor device by the inspection pattern of the primary mask. After the formation, the mask process from the next time onward is carried out while making the inspection pattern of each mask coincide with the alignment reference point on the wafer surface.
【0011】[0011]
【作用】まず、プライマリーマスクにより半導体装置の
ウエハ表面に検査用パターンと同一形状の位置合わせ基
準点が形成される。次回以後のマスク工程では、夫々の
マスクの検査用パターンを対応する位置合わせ基準点に
一致させることで正確な位置決めが可能となる。従っ
て、マスクパターンの形状を問わず、その位置合わせが
容易になるとともに、その位置合わせが不良のときは両
者の不一致が目視にて確認できるので、工程途中のみな
らず、全工程終了後の位置合わせ精度の検査が容易にな
る。First, an alignment reference point having the same shape as the inspection pattern is formed on the wafer surface of the semiconductor device by the primary mask. In the subsequent mask process, accurate positioning can be performed by matching the inspection pattern of each mask with the corresponding alignment reference point. Therefore, regardless of the shape of the mask pattern, the alignment is easy, and when the alignment is defective, the discrepancy between the two can be visually confirmed, so not only during the process but also after the process is completed. Inspection of alignment accuracy becomes easy.
【0012】[0012]
【実施例】以下、図面を参照して本発明の実施例を説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【0013】図1(a)〜(d)は本発明の一実施例に
係る半導体装置の製造方法の工程説明図であり、例え
ば、図2に示した構造のnpn型トランジスタを得るま
でのマスク工程を順次示している。従って、各半導体
層、保護用酸化膜、電極用メタルについては図2と同一
符号を付して説明する。FIGS. 1A to 1D are process explanatory views of a method for manufacturing a semiconductor device according to an embodiment of the present invention. For example, a mask for obtaining an npn-type transistor having the structure shown in FIG. The steps are shown in sequence. Therefore, each semiconductor layer, protective oxide film, and electrode metal will be described with the same reference numerals as in FIG.
【0014】また、図1(a)〜(b)において、各左
側の図は各工程のマスクに設けられたパターン図、右側
の図はこのマスクを用いて具体的に露光、エッチング、
拡散を実施した後のウエハの断面構造図を示す。Further, in FIGS. 1A and 1B, the drawings on the left side are the pattern diagrams provided on the mask of each process, and the drawings on the right side are the specific exposure, etching, and
The cross-sectional structural diagram of the wafer after carrying out the diffusion is shown.
【0015】まず、図1(a)について説明する。n+
型のシリコン基板1にエピタキシャル成長でn−層2を
形成した後、p型拡散層3の形成時に用いるプライマリ
ーマスクに図示の形状のマスクパターン8aの他、目合
わせ用パターン7aと第一〜第三の検査用パターン9a
〜9cとを所定の間隔をおいて設ける。検査用パターン
9a〜9cの個数は、本実施例では3個であるが、少な
くとも次回以後のマスク工程数以上配置する。First, FIG. 1A will be described. n +
After the n − layer 2 is formed by epitaxial growth on the p-type silicon substrate 1, a mask pattern 8a having the shape shown in the figure is used as a primary mask used when the p-type diffusion layer 3 is formed. Inspection pattern 9a
9c are provided at a predetermined interval. The number of the inspection patterns 9a to 9c is three in this embodiment, but at least the number of mask processes after the next time is arranged.
【0016】このようにすれば、シリコンウエハ表面に
各パターン7a,9a〜9cと同一形状の図形がともに
焼き付けられる。In this way, the patterns having the same shape as the patterns 7a and 9a to 9c are printed on the surface of the silicon wafer.
【0017】図1(b)では、n型拡散層4を形成する
ためのマスクパターン8bの他、目合わせパターン7b
と検査用パターン10をマスクに設ける。この目合わせ
パターン7bは図1(a)の目合わせパターン7aと同
一位置にあり、また、検査用パターン10は図1(a)
の検査用パターン9a〜9cの少なくとも一つ、例えば
第一の検査用パターン9aと同一位置に設ける。そし
て、図1(a)の工程でウエハ表面に形成された図形の
うち、目合わせパターン7a及び第一の検査用パターン
9aに対応するものと本工程の目合わせパターン7b及
び検査用パターン10とを重ね合わせて露光、エッチン
グ、拡散処理を行う。In FIG. 1B, in addition to the mask pattern 8b for forming the n-type diffusion layer 4, the alignment pattern 7b.
The inspection pattern 10 is provided on the mask. The alignment pattern 7b is at the same position as the alignment pattern 7a of FIG. 1A, and the inspection pattern 10 is shown in FIG.
At least one of the inspection patterns 9a to 9c, for example, the same position as the first inspection pattern 9a. Then, among the figures formed on the wafer surface in the step of FIG. 1A, one corresponding to the alignment pattern 7a and the first inspection pattern 9a, and the alignment pattern 7b and the inspection pattern 10 in this step. Are overlapped with each other, and exposure, etching, and diffusion processing are performed.
【0018】以後同様に、保護用酸化膜5に窓開けを行
う図1(c)の工程では、マスクパターン8cの他、図
1(a)の目合わせパターン7a及び第二の検査用パタ
ーン9bと一致する位置に目合わせパターン7c及び検
査用パターン11をそのマスクに設け、電極用メタル6
を形成する図1(d)の工程では、マスクパターン8d
の他、図1(a)の目合わせパターン7a及び第三の検
査用パターン9cと一致する位置に目合わせパターン7
d及び検査用パターン12をそのマスクに設ける。そし
て、各マスク工程を実施する際に夫々のパターン7c,
7d,11,12を、各々ウエハ表面に形成された図1
(a)の各パターン7a,9b,9cに対応する図形に
重ね合わせる。Similarly, in the process shown in FIG. 1C in which a window is formed in the protective oxide film 5, thereafter, in addition to the mask pattern 8c, the alignment pattern 7a and the second inspection pattern 9b shown in FIG. The mask 7 is provided with an alignment pattern 7c and an inspection pattern 11 at positions corresponding to
1 (d) for forming the mask pattern 8d
In addition to the above, the alignment pattern 7a and the third alignment pattern 9c of FIG.
d and the inspection pattern 12 are provided on the mask. Then, when performing each mask process, each pattern 7c,
7d, 11 and 12 are formed on the wafer surface, respectively.
The patterns corresponding to the patterns 7a, 9b, and 9c in (a) are overlaid.
【0019】このように、本実施例では、プライマリー
マスクにより半導体装置のウエハ表面に検査用パターン
9a〜9cと同一形状の位置合わせ基準点を形成するよ
うにしたので、次回以後のマスク工程では、夫々のマス
クの検査用パターン10〜12を対応する位置合わせ基
準点に一致させることで正確な位置決めが可能となる。
従って、マスクパターンの形状を問わず、マスクの位置
合わせが容易になるとともに、その位置合わせが不良の
ときは両者の不一致が目視にて確認できるので、工程終
了後の位置合わせ精度の検査が迅速且つ容易に行える。As described above, in this embodiment, the primary mask is used to form the alignment reference points having the same shape as the inspection patterns 9a to 9c on the wafer surface of the semiconductor device. Therefore, in the subsequent mask process, Accurate positioning is possible by making the inspection patterns 10 to 12 of each mask coincide with the corresponding alignment reference points.
Therefore, regardless of the shape of the mask pattern, alignment of the mask is easy, and when the alignment is defective, the mismatch between the two can be visually confirmed, so that the alignment accuracy inspection after the process is completed quickly. And it can be done easily.
【0020】また、次回以後の工程で用いるマスクの検
査用パターン10〜12の配置を夫々異ならしめたの
で、全工程を終了した後であっても、特定のマスク工程
の位置合わせ精度を検査することができ、不良発生時の
原因を迅速に究明することができる。Since the mask inspection patterns 10 to 12 used in the subsequent steps are arranged differently from each other, the alignment accuracy of a specific mask step is inspected even after the completion of all steps. It is possible to quickly investigate the cause when a defect occurs.
【0021】なお、本実施例では、目合わせ用パターン
7a〜7dと検査用パターン9a〜9c,10〜12と
を別々に設けた場合について説明したが、検査用パター
ンを各工程で用いるマスクに夫々所定間隔をおいて二箇
所以上に付し、これを目合わせ用パターンと兼用するこ
とも可能である。このような方法では、マスク工程毎に
常に新しい目合わせパターンによる位置合わせが可能と
なり、重ね合わせの精度が更に向上する。In this embodiment, the case where the alignment patterns 7a to 7d and the inspection patterns 9a to 9c and 10 to 12 are separately provided has been described, but the inspection pattern is used as a mask for each process. It is also possible to provide them at two or more locations with a predetermined interval, respectively, and also use this as a pattern for alignment. With such a method, it is possible to always perform alignment by a new alignment pattern for each mask process, and the overlay accuracy is further improved.
【0022】[0022]
【発明の効果】以上説明してきたように、本発明では、
最初のマスク工程で用いるプライマリーマスクに複数の
検査用パターンを設け、これにより半導体装置のウエハ
表面に以後のマスク工程の位置合わせ基準点を形成する
とともに、次回以後のマスク工程で用いるマスクに、夫
々前記基準点の少なくとも一つと一致し、且つ、他のマ
スクと異なる位置の検査用パターンを設け、位置合わせ
基準点と各検査用パターン同士を重ね合わせながら各マ
スク工程を実施するようにしたので、個々のマスク工程
直後のみならず、全工程終了後であっても、特定のマス
ク工程での重ね合わせ精度を容易且つ迅速に検査するこ
とができる効果がある。これにより、半導体装置の生産
性及び歩留まり率が従来の製造方法に比べて格段に向上
する。As described above, according to the present invention,
A plurality of inspection patterns are provided on the primary mask used in the first mask process, thereby forming alignment reference points for the subsequent mask process on the wafer surface of the semiconductor device, and for each mask used in the next mask process and thereafter. Since it corresponds to at least one of the reference points, and an inspection pattern is provided at a position different from other masks, each mask step is performed while superposing the alignment reference point and each inspection pattern. There is an effect that the overlay accuracy in a specific mask process can be easily and quickly inspected not only immediately after each mask process but also after the completion of all processes. As a result, the productivity and yield rate of the semiconductor device are significantly improved as compared with the conventional manufacturing method.
【0023】また、各工程で用いるマスクに夫々検査用
パターンを所定の間隔をおいて二箇所以上に付し、これ
を目合わせ用パターンと兼用することにより、マスク工
程毎に常に新しい目合わせパターンによる位置合わせが
可能となり、重ね合わせの精度が更に向上する。Further, a mask used in each process is provided with inspection patterns at two or more places at predetermined intervals, and this mask is also used as an alignment pattern, so that a new alignment pattern is always provided for each mask process. Positioning can be performed by using, and the accuracy of overlaying can be further improved.
【0024】なお、検査用パターンの形状をコンピュー
タ装置によるパターン認識が容易な形状に選定すること
により、各マスク工程におけるパターンの重ね合わせの
良否(精度)をコンピュータ装置で自動的に判別するこ
とができる。By selecting the shape of the inspection pattern so that the pattern can be easily recognized by the computer, the computer can automatically determine the quality (accuracy) of the pattern overlay in each mask process. it can.
Claims (2)
製造方法において、最初のマスク工程で用いるプライマ
リーマスクに以後のマスク工程数と少なくとも同一個数
の検査用パターンを設けるとともに、次回以後のマスク
工程で用いるマスクに各々前記プライマリーマスクの検
査用パターンの少なくとも一つと同一位置の検査用パタ
ーンを設け、プライマリーマスクの検査用パターンで半
導体装置のウエハ表面に位置合わせ基準点を形成した
後、次回以後のマスク工程を夫々のマスクの検査用パタ
ーンとウエハ表面の位置合わせ基準点とを一致させなが
ら実施するようにしたことを特徴とする半導体装置の製
造方法。1. A method of manufacturing a semiconductor device having a plurality of mask steps, wherein the primary mask used in the first mask step is provided with at least the same number of inspection patterns as the number of subsequent mask steps, and in the subsequent mask step. Each of the masks to be used is provided with an inspection pattern at the same position as at least one of the inspection patterns of the primary mask, and after the alignment reference points are formed on the wafer surface of the semiconductor device with the inspection pattern of the primary mask, the masks for the next and subsequent masks A method of manufacturing a semiconductor device, characterized in that the steps are carried out while matching the inspection pattern of each mask with the alignment reference point on the wafer surface.
査用パターンは、各々、異なる位置に配されることを特
徴とする請求項1記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the inspection patterns provided on the mask after the next step are arranged at different positions.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3263597A JPH05121284A (en) | 1991-10-11 | 1991-10-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3263597A JPH05121284A (en) | 1991-10-11 | 1991-10-11 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05121284A true JPH05121284A (en) | 1993-05-18 |
Family
ID=17391760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3263597A Pending JPH05121284A (en) | 1991-10-11 | 1991-10-11 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05121284A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775920B2 (en) | 2003-01-10 | 2004-08-17 | Renesas Technology Corp. | Method of fabricating semiconductor device comprising superposition inspection step |
-
1991
- 1991-10-11 JP JP3263597A patent/JPH05121284A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775920B2 (en) | 2003-01-10 | 2004-08-17 | Renesas Technology Corp. | Method of fabricating semiconductor device comprising superposition inspection step |
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Legal Events
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