JPH05120052A - セルフテスト機能付マイクロプロセツサ - Google Patents
セルフテスト機能付マイクロプロセツサInfo
- Publication number
- JPH05120052A JPH05120052A JP3285111A JP28511191A JPH05120052A JP H05120052 A JPH05120052 A JP H05120052A JP 3285111 A JP3285111 A JP 3285111A JP 28511191 A JP28511191 A JP 28511191A JP H05120052 A JPH05120052 A JP H05120052A
- Authority
- JP
- Japan
- Prior art keywords
- data
- random number
- test
- pseudo random
- floating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【構成】 浮動小数点演算と固定小数点演算とが可能な
ＡＬＵと、擬似乱数データを発生する擬似乱数発生器と
を備えたセルフテスト機能付のマイクロプロセッサであ
って、浮動小数点演算または固定小数点演算の実行状態
を示すためのフロートフラグを発生するステータスフラ
グ回路と、フロートフラグに応答して擬似乱数データを
浮動小数点演算に適したデータに変換する正規化回路と
を備える。 【効果】 擬似乱数データを正規化することにより、Ａ
ＬＵの浮動小数点演算の実行機能をテストするためのデ
ータ数を少なくすることができ、テスト時間を短縮する
ことができる。
ＡＬＵと、擬似乱数データを発生する擬似乱数発生器と
を備えたセルフテスト機能付のマイクロプロセッサであ
って、浮動小数点演算または固定小数点演算の実行状態
を示すためのフロートフラグを発生するステータスフラ
グ回路と、フロートフラグに応答して擬似乱数データを
浮動小数点演算に適したデータに変換する正規化回路と
を備える。 【効果】 擬似乱数データを正規化することにより、Ａ
ＬＵの浮動小数点演算の実行機能をテストするためのデ
ータ数を少なくすることができ、テスト時間を短縮する
ことができる。
Description
【０００１】
【産業上の利用分野】この発明はセルフテスト機能を有
するセルフテスト機能付マイクロプロセッサに関し、特
に浮動小数点演算が可能な演算器のためのセルフテスト
機能の改良に関するものである。
するセルフテスト機能付マイクロプロセッサに関し、特
に浮動小数点演算が可能な演算器のためのセルフテスト
機能の改良に関するものである。
【０００２】
【従来の技術】マイクロプロセッサは、最近急速に高速
化かつ大容量化されている。このようなマイクロプロセ
ッサは、高信頼性が要求され、出荷前にマイクロプロセ
ッサの各機能についてのあらゆるテストが行なわれる。
しかし、このようなテストを行なうための時間をかけす
ぎるとテストコストが大きくなる。そこで、同一チップ
内にマイクロプロセッサとテスト回路とを組込み、マイ
クロプロセッサ自身がテスト回路を使って自己の機能を
テストすることにより、テスト時間を短縮する方法が採
用されている。
化かつ大容量化されている。このようなマイクロプロセ
ッサは、高信頼性が要求され、出荷前にマイクロプロセ
ッサの各機能についてのあらゆるテストが行なわれる。
しかし、このようなテストを行なうための時間をかけす
ぎるとテストコストが大きくなる。そこで、同一チップ
内にマイクロプロセッサとテスト回路とを組込み、マイ
クロプロセッサ自身がテスト回路を使って自己の機能を
テストすることにより、テスト時間を短縮する方法が採
用されている。
【０００３】このようなセルフテスト機能を有するマイ
クロプロセッサをセルフテスト機能付マイクロプロセッ
サという。
クロプロセッサをセルフテスト機能付マイクロプロセッ
サという。
【０００４】図６は、このようなセルフテスト機能付マ
イクロプロセッサの従来例を示すブロック図である。図
６に示すマイクロプロセッサ１は、通常の動作におい
て、データを処理する回路と、このデータ処理回路の機
能をテストするためのテスト回路とを備える。データを
処理する回路は、データバス４と、入出力ポート１０
と、複数の機能ブロック７〜９を含む。複数の機能ブロ
ックは、ＡＬＵ７、データメモリ８、その他の機能ブロ
ック９を備える。ＡＬＵ７は浮動小数点演算と固定小数
点演算とを実行できる。データメモリ８は、セルフテス
ト時の入力データが書込まれる。その他の機能ブロック
９は、データパス４を通して与えられる各種データに基
づいて所定の機能を実現する。入出力ポート１０は、デ
ータパス４上のデータの入出力制御を行なう。
イクロプロセッサの従来例を示すブロック図である。図
６に示すマイクロプロセッサ１は、通常の動作におい
て、データを処理する回路と、このデータ処理回路の機
能をテストするためのテスト回路とを備える。データを
処理する回路は、データバス４と、入出力ポート１０
と、複数の機能ブロック７〜９を含む。複数の機能ブロ
ックは、ＡＬＵ７、データメモリ８、その他の機能ブロ
ック９を備える。ＡＬＵ７は浮動小数点演算と固定小数
点演算とを実行できる。データメモリ８は、セルフテス
ト時の入力データが書込まれる。その他の機能ブロック
９は、データパス４を通して与えられる各種データに基
づいて所定の機能を実現する。入出力ポート１０は、デ
ータパス４上のデータの入出力制御を行なう。
【０００５】テストを行なうための回路は、外部的に発
生されるテストモード指定信号を受ける端子１３、擬似
乱数発生器２、データ圧縮器３、プログラムカウンタ
６、セレクタ１１およびセレクタ１２を含む。プログラ
ムカウンタ５は、プログラムメモリ６にアドレスを与え
る。プログラムメモリ６には、各機能ブロックをコント
ロールするプログラムとともにセルフテストプログラム
が書込まれている。擬似乱数発生器２は、セルフテスト
プログラムを実行するときに、入力データとしての擬似
乱数を発生する。セレクタ１２は、通常動作時には入出
力ポート１０からデータパス４への経路を選択し、セル
フテスト実行時には擬似乱数発生器２からデータパス４
への経路を選択する。セレクタ１１は、通常動作時には
データパス４から入出力ポートへの経路を選択し、セル
フテスト実行時にはデータパス４からデータ圧縮器３へ
の経路を選択する。データ圧縮器３はセレクタ１１を通
して与えられるデータを圧縮するシグネチャレジスタで
ある。
生されるテストモード指定信号を受ける端子１３、擬似
乱数発生器２、データ圧縮器３、プログラムカウンタ
６、セレクタ１１およびセレクタ１２を含む。プログラ
ムカウンタ５は、プログラムメモリ６にアドレスを与え
る。プログラムメモリ６には、各機能ブロックをコント
ロールするプログラムとともにセルフテストプログラム
が書込まれている。擬似乱数発生器２は、セルフテスト
プログラムを実行するときに、入力データとしての擬似
乱数を発生する。セレクタ１２は、通常動作時には入出
力ポート１０からデータパス４への経路を選択し、セル
フテスト実行時には擬似乱数発生器２からデータパス４
への経路を選択する。セレクタ１１は、通常動作時には
データパス４から入出力ポートへの経路を選択し、セル
フテスト実行時にはデータパス４からデータ圧縮器３へ
の経路を選択する。データ圧縮器３はセレクタ１１を通
して与えられるデータを圧縮するシグネチャレジスタで
ある。
【０００６】図７は、図６のマイクロプロセッサに用い
られる擬似乱数発生器２の一例を示すブロック図であ
る。図７に示す擬似乱数発生器２は、２４ビットの擬似
乱数を発生する。この擬似乱数発生器２は、２４ビット
に対応して設けられる複数のラッチ回路２０と、３つの
ＥＸ−ＯＲゲート２１を含む。
られる擬似乱数発生器２の一例を示すブロック図であ
る。図７に示す擬似乱数発生器２は、２４ビットの擬似
乱数を発生する。この擬似乱数発生器２は、２４ビット
に対応して設けられる複数のラッチ回路２０と、３つの
ＥＸ−ＯＲゲート２１を含む。
【０００７】動作において複数のラッチ回路２０の出力
同士のＥＸ−ＯＲをとり、この値を初段のラッチ回路２
０にフィードバックすることにより擬似乱数を発生して
いる。このような擬似乱数発生器２は、一般にリニアフ
ィードバックシフトレジスタと呼ばれる。
同士のＥＸ−ＯＲをとり、この値を初段のラッチ回路２
０にフィードバックすることにより擬似乱数を発生して
いる。このような擬似乱数発生器２は、一般にリニアフ
ィードバックシフトレジスタと呼ばれる。
【０００８】図８は図６および図７に示したマイクロプ
ロセッサのフローチャートである。図８を参照して、従
来のマイクロプロセッサのセルフテスト動作を説明す
る。
ロセッサのフローチャートである。図８を参照して、従
来のマイクロプロセッサのセルフテスト動作を説明す
る。
【０００９】まず、入力端子１３にテストモード指定信
号が入力されると、マイクロプロセッサ１はセルフテス
トモードにセットされる。このセルフテストモードへの
セットに応答して、セレクタ１２が擬似乱数発生器２か
らデータパス４への経路を選択し、セレクタ１１がデー
タパス４からデータ圧縮器３への経路を選択する。ま
た、プログラムメモリ６からの命令により、所望の機能
ブロックが選択される（ステップ５１〜５５）。以上の
ステップ５１〜５５の動作により、擬似乱数データを機
能ブロックに与えるための経路が形成され、かつ機能ブ
ロックによる処理データをデータ圧縮器３に与える経路
が形成される。
号が入力されると、マイクロプロセッサ１はセルフテス
トモードにセットされる。このセルフテストモードへの
セットに応答して、セレクタ１２が擬似乱数発生器２か
らデータパス４への経路を選択し、セレクタ１１がデー
タパス４からデータ圧縮器３への経路を選択する。ま
た、プログラムメモリ６からの命令により、所望の機能
ブロックが選択される（ステップ５１〜５５）。以上の
ステップ５１〜５５の動作により、擬似乱数データを機
能ブロックに与えるための経路が形成され、かつ機能ブ
ロックによる処理データをデータ圧縮器３に与える経路
が形成される。
【００１０】ステップ５６において、擬似乱数データを
選択し機能ブロックに与える。次に、ステップ５７にお
いて、選択した機能ブロックを通常動作させて、擬似乱
数データを処理させる。ステップ５８において、機能ブ
ロックのテスト結果をデータ圧縮器３に与える。テスト
結果のデータは、データ圧縮器３により圧縮された後、
外部に出力され、図示しない外部の判定回路により期待
値との一致・不一致が検出される。なお、期待値は擬似
乱数発生器により発生される擬似乱数データに基づいて
求められる。
選択し機能ブロックに与える。次に、ステップ５７にお
いて、選択した機能ブロックを通常動作させて、擬似乱
数データを処理させる。ステップ５８において、機能ブ
ロックのテスト結果をデータ圧縮器３に与える。テスト
結果のデータは、データ圧縮器３により圧縮された後、
外部に出力され、図示しない外部の判定回路により期待
値との一致・不一致が検出される。なお、期待値は擬似
乱数発生器により発生される擬似乱数データに基づいて
求められる。
【００１１】ステップ５９において、選択した機能ブロ
ックのテストが終了したかどうかが判別され、選択した
機能ブロックのテストが終了していないと判別した場合
には、ステップ５６〜５９の処理を繰り返す。逆に選択
した機能ブロックのテストが終了したと判別した場合に
は、ステップ６０においてすべての機能ブロックのテス
トが終了したかどうかが判別される。すべての機能ブロ
ックのテストが終了するまではステップ５５ないし６０
の処理が繰り返される。
ックのテストが終了したかどうかが判別され、選択した
機能ブロックのテストが終了していないと判別した場合
には、ステップ５６〜５９の処理を繰り返す。逆に選択
した機能ブロックのテストが終了したと判別した場合に
は、ステップ６０においてすべての機能ブロックのテス
トが終了したかどうかが判別される。すべての機能ブロ
ックのテストが終了するまではステップ５５ないし６０
の処理が繰り返される。
【００１２】図６ないし図７に示したマイクロプロセッ
サは、以上のようにして、ＡＬＵを除く複数の機能ブロ
ックのテストを簡単に行なうことができ、かつテスト時
間を短縮することができる。しかし、ＡＬＵ７は浮動小
数点演算および固定小数点演算などの機能を有するた
め、他の機能ブロックと比較してテストに時間がかか
る。このことを以下に説明する。
サは、以上のようにして、ＡＬＵを除く複数の機能ブロ
ックのテストを簡単に行なうことができ、かつテスト時
間を短縮することができる。しかし、ＡＬＵ７は浮動小
数点演算および固定小数点演算などの機能を有するた
め、他の機能ブロックと比較してテストに時間がかか
る。このことを以下に説明する。
【００１３】図９は、図８のステップ５６〜５９をＡＬ
Ｕ７に対応させかつその詳細を示した図である。図９を
参照して、Ｘは、浮動小数点演算を示し、Ｙは固定小数
点演算を示す。ＡＬＵ７のセルフテストは、次のように
して行なわれる。すなわち、ステップ１において擬似乱
数データをＡＬＵにロードする。ステップ２において、
浮動小数点演算および固定小数点演算のいずれが命令さ
れていたかをデコードする。浮動小数点演算が命令され
ている場合には、浮動小数点演算の実行命令をＡＬＵ７
に与え、ＡＬＵ７にその実行をさせる。逆に固定小数点
演算が命令されている場合には、ステップ４において固
定小数点演算の実行命令をＡＬＵに与えその演算の実行
を行なわせる。ステップ５において演算結果をデータ圧
縮器３にロードする。ステップ６においてＡＬＵのすべ
ての演算のテストが終了したかどうかを判別し、すべて
の演算のテストが終了していないと判別した場合にはス
テップ１〜６の処理を繰り返す。すべての演算のテスト
が終了したと判別した場合には、ステップ７においてＡ
ＬＵのテストを終了する。
Ｕ７に対応させかつその詳細を示した図である。図９を
参照して、Ｘは、浮動小数点演算を示し、Ｙは固定小数
点演算を示す。ＡＬＵ７のセルフテストは、次のように
して行なわれる。すなわち、ステップ１において擬似乱
数データをＡＬＵにロードする。ステップ２において、
浮動小数点演算および固定小数点演算のいずれが命令さ
れていたかをデコードする。浮動小数点演算が命令され
ている場合には、浮動小数点演算の実行命令をＡＬＵ７
に与え、ＡＬＵ７にその実行をさせる。逆に固定小数点
演算が命令されている場合には、ステップ４において固
定小数点演算の実行命令をＡＬＵに与えその演算の実行
を行なわせる。ステップ５において演算結果をデータ圧
縮器３にロードする。ステップ６においてＡＬＵのすべ
ての演算のテストが終了したかどうかを判別し、すべて
の演算のテストが終了していないと判別した場合にはス
テップ１〜６の処理を繰り返す。すべての演算のテスト
が終了したと判別した場合には、ステップ７においてＡ
ＬＵのテストを終了する。
【００１４】固定小数点演算は２進数のデータの小数点
の位置がいつでも単位桁のすぐ右にあるものとみなして
処理することから小数点の位置が固定される。一方、浮
動小数点演算は、小数点の位置合わせが自動的に行なわ
れる。すなわち、固定小数点演算ではプログラムの中で
の小数点の位置合わせを指定する必要があるが、浮動小
数点演算では、その必要がない。また、浮動小数点演算
では使われるデータは指数表示の方法が用いられている
ので、非常に大きな数値や非常に小さな数値を取り扱う
ことができる。
の位置がいつでも単位桁のすぐ右にあるものとみなして
処理することから小数点の位置が固定される。一方、浮
動小数点演算は、小数点の位置合わせが自動的に行なわ
れる。すなわち、固定小数点演算ではプログラムの中で
の小数点の位置合わせを指定する必要があるが、浮動小
数点演算では、その必要がない。また、浮動小数点演算
では使われるデータは指数表示の方法が用いられている
ので、非常に大きな数値や非常に小さな数値を取り扱う
ことができる。
【００１５】図１０は２４ビット形式の浮動小数点デー
タを示す図である。図１０において、Ｆは仮数を示し、
１６ビットの２つの補数表現にされる。Ｅは指数部を示
し、８ビットで表現されかつその最上位ビットに“１”
＝１２８を加えたいわゆるげたばき表現にされる。指数
部Ｅおよび仮数部Ｆはそれぞれ（１）式と（２）および
（３）式とで表わされる。
タを示す図である。図１０において、Ｆは仮数を示し、
１６ビットの２つの補数表現にされる。Ｅは指数部を示
し、８ビットで表現されかつその最上位ビットに“１”
＝１２８を加えたいわゆるげたばき表現にされる。指数
部Ｅおよび仮数部Ｆはそれぞれ（１）式と（２）および
（３）式とで表わされる。
【００１６】
【数１】仮数部Ｆは（３）式を見たすように正規化され
る。このようにして正規化された仮数部Ｆは正の場合に
はビット１５および１４がそれぞれ“０”，“１”の値
をとる。一方、固定小数点データは２４ビットの補数で
表現されると仮定すると、ビット１５および１４のなら
びは“００”，“０１”，“１０”，“１１”の４通り
であり、この４通りのすべてに対して固定小数点演算が
可能である。
る。このようにして正規化された仮数部Ｆは正の場合に
はビット１５および１４がそれぞれ“０”，“１”の値
をとる。一方、固定小数点データは２４ビットの補数で
表現されると仮定すると、ビット１５および１４のなら
びは“００”，“０１”，“１０”，“１１”の４通り
であり、この４通りのすべてに対して固定小数点演算が
可能である。
【００１７】上記のようなデータ形式を持つマイクロプ
ロセッサでは、固定小数点演算の場合にはすべてのビッ
トの並びに規定はないので、擬似乱数発生器２の出力の
すべてが入力データとして取り扱える。しかし、浮動小
数点演算の場合には、ビット１５および１４の並びは
“０１”まはた“１０”のどちらかしかないので、擬似
乱数発生器２の出力のビット１５および１４の並びが
“００”，“１１”のものは、入力データとしては役に
立たない。ビット１５および１４の並びが“０１”また
は“１０”となる確率は１／２なので、たとえば１００
個の浮動小数点データについて演算を実行したければ、
２００個の擬似乱数について演算をして初めて同等とな
る。浮動小数点演算が２入力の場合には、２入力とも浮
動小数点データとなる確率は （１／２）×（１／２）＝１／４ となり４倍の擬似乱数を必要とする。
ロセッサでは、固定小数点演算の場合にはすべてのビッ
トの並びに規定はないので、擬似乱数発生器２の出力の
すべてが入力データとして取り扱える。しかし、浮動小
数点演算の場合には、ビット１５および１４の並びは
“０１”まはた“１０”のどちらかしかないので、擬似
乱数発生器２の出力のビット１５および１４の並びが
“００”，“１１”のものは、入力データとしては役に
立たない。ビット１５および１４の並びが“０１”また
は“１０”となる確率は１／２なので、たとえば１００
個の浮動小数点データについて演算を実行したければ、
２００個の擬似乱数について演算をして初めて同等とな
る。浮動小数点演算が２入力の場合には、２入力とも浮
動小数点データとなる確率は （１／２）×（１／２）＝１／４ となり４倍の擬似乱数を必要とする。
【００１８】
【発明が解決しようとする課題】従来のセルフテスト機
能付マイクロプロセッサは以上の構成にされているの
で、浮動小数点演算と固定小数点演算とが可能なＡＬＵ
をテストする場合には演算入力データとして擬似乱数が
浮動小数点演算に適したデータである確率（すなわち、
正規化された数値である確率）は１／２である。このた
め、あるデータ数の浮動小数点演算のテストを実行した
ければ、そのデータ数の倍のデータ数を擬似乱数発生器
により発生させる必要がある。さらに、ＡＬＵが２入力
を演算する場合には、２入力ともに正規化された数値で
ある確率は１／４となるので、あるデータ数の４倍のデ
ータに対してテストを行なうことが必要である。このこ
とは、セルフテストの実行時間を長くすることになり、
テストコストの増加となる。
能付マイクロプロセッサは以上の構成にされているの
で、浮動小数点演算と固定小数点演算とが可能なＡＬＵ
をテストする場合には演算入力データとして擬似乱数が
浮動小数点演算に適したデータである確率（すなわち、
正規化された数値である確率）は１／２である。このた
め、あるデータ数の浮動小数点演算のテストを実行した
ければ、そのデータ数の倍のデータ数を擬似乱数発生器
により発生させる必要がある。さらに、ＡＬＵが２入力
を演算する場合には、２入力ともに正規化された数値で
ある確率は１／４となるので、あるデータ数の４倍のデ
ータに対してテストを行なうことが必要である。このこ
とは、セルフテストの実行時間を長くすることになり、
テストコストの増加となる。
【００１９】それゆえに、この発明は上記のような問題
点を解決するためになされたものであり、セルフテスト
の実行時間を短縮することができるセルフテスト機能付
マイクロプロセッサを提供することを目的とする。
点を解決するためになされたものであり、セルフテスト
の実行時間を短縮することができるセルフテスト機能付
マイクロプロセッサを提供することを目的とする。
【００２０】
【課題を解決するための手段】前記目的を達成するため
のこの発明に係るセルフテスト機能付マイクロプロセッ
サは、固定小数点演算と浮動小数点演算とが可能な演算
器と、前記演算器をテストするための擬似乱数発生器と
を備えたセルフテスト機能付マイクロプロセッサであっ
て、前記演算器が固定小数点演算の実行状態か浮動小数
点演算の実行状態かを示すフラグを発生する手段と、前
記発生されたフラグが固定小数点演算の実行状態を示す
場合には、前記擬似乱数発生器により発生された擬似乱
数データを前記演算器に与え、前記発生されたフラグが
浮動小数点演算の実行状態を示す場合には、前記擬似乱
数発生器により発生された擬似乱数データを浮動小数点
演算に的した擬似乱数データに変換して前記演算器に与
える手段とを含むことを特徴とする。
のこの発明に係るセルフテスト機能付マイクロプロセッ
サは、固定小数点演算と浮動小数点演算とが可能な演算
器と、前記演算器をテストするための擬似乱数発生器と
を備えたセルフテスト機能付マイクロプロセッサであっ
て、前記演算器が固定小数点演算の実行状態か浮動小数
点演算の実行状態かを示すフラグを発生する手段と、前
記発生されたフラグが固定小数点演算の実行状態を示す
場合には、前記擬似乱数発生器により発生された擬似乱
数データを前記演算器に与え、前記発生されたフラグが
浮動小数点演算の実行状態を示す場合には、前記擬似乱
数発生器により発生された擬似乱数データを浮動小数点
演算に的した擬似乱数データに変換して前記演算器に与
える手段とを含むことを特徴とする。
【００２１】
【作用】以上のこの発明では、浮動小数点演算の実行状
態の場合には、擬似乱数発生器により発生された擬似乱
数データが正規化されるので、従来例のごとく正規化さ
れた数値を見越してより多くのデータによる演算を実行
する必要がなくなる。その結果短い時間でより正しいテ
ストを行なうことができる。
態の場合には、擬似乱数発生器により発生された擬似乱
数データが正規化されるので、従来例のごとく正規化さ
れた数値を見越してより多くのデータによる演算を実行
する必要がなくなる。その結果短い時間でより正しいテ
ストを行なうことができる。
【００２２】
【実施例】図１は、この発明の一実施例を示すブロック
図である。図１を参照して、このセルフテスト機能付マ
イクロプロセッサが図７のセルフテスト機能付マイクロ
プロセッサと異なるところは、浮動小数点演算または固
定小数点演算を指定するためのフロートフラグ１６を発
生するステータスフラグ１５と、ステータスフラグ回路
１５により発生されたフロートフラグ１６に応答して、
擬似乱数発生器２からのデータを正規化する正規化回路
１４とが設けられていることである。その他の回路につ
いては、図７に示したものと同様でありその説明は適宜
省略する。ステータスフラグ回路１５は、マイクロプロ
セッサの状態を示すステータスフラグを発生する。フロ
ートフラグ１６はこのステータスフラグの１つである。
このステータスフラグ回路は、浮動小数点演算を実行す
る場合には、フロートフラグ１６を“１”にし、固定小
数点演算を実行する場合にはフロートフラグ１６を
“０”にする。この実施例においては外部から浮動小数
点演算の指定あるいは固定小数点演算の指定がなされ、
それに応答してプログラムメモリ６がフロートフラグを
“１”または“０”にセットする。
図である。図１を参照して、このセルフテスト機能付マ
イクロプロセッサが図７のセルフテスト機能付マイクロ
プロセッサと異なるところは、浮動小数点演算または固
定小数点演算を指定するためのフロートフラグ１６を発
生するステータスフラグ１５と、ステータスフラグ回路
１５により発生されたフロートフラグ１６に応答して、
擬似乱数発生器２からのデータを正規化する正規化回路
１４とが設けられていることである。その他の回路につ
いては、図７に示したものと同様でありその説明は適宜
省略する。ステータスフラグ回路１５は、マイクロプロ
セッサの状態を示すステータスフラグを発生する。フロ
ートフラグ１６はこのステータスフラグの１つである。
このステータスフラグ回路は、浮動小数点演算を実行す
る場合には、フロートフラグ１６を“１”にし、固定小
数点演算を実行する場合にはフロートフラグ１６を
“０”にする。この実施例においては外部から浮動小数
点演算の指定あるいは固定小数点演算の指定がなされ、
それに応答してプログラムメモリ６がフロートフラグを
“１”または“０”にセットする。
【００２３】図２は、正規化回路１４と擬似乱数発生器
２の詳細を示すブロック図である。図２を参照して、擬
似乱数発生器２は、図８と同様である。正規化回路１４
は、インバータ１４ａおよび１４ｂと、各々がＰチャネ
ルトランジスタとＮチャネルトランジスタとを備えるト
ランスファーゲート１４ｃおよび１４ｄとを備える。ト
ランスファーゲート１４ｃおよび１４ｄの各々は、２つ
の導通端子を含み、トランスファーゲート１４ｃの一方
の導通端子は擬似乱数発生器２のビット１４の出力デー
タを受けるように接続され、他方の導通端子はデータパ
ス４に接続される。トランスファーゲート１４ｄの一方
の導通端子は、擬似乱数発生器２のビット１５の出力デ
ータを受けるように接続され。他方の導通端子はデータ
パス４に接続される。
２の詳細を示すブロック図である。図２を参照して、擬
似乱数発生器２は、図８と同様である。正規化回路１４
は、インバータ１４ａおよび１４ｂと、各々がＰチャネ
ルトランジスタとＮチャネルトランジスタとを備えるト
ランスファーゲート１４ｃおよび１４ｄとを備える。ト
ランスファーゲート１４ｃおよび１４ｄの各々は、２つ
の導通端子を含み、トランスファーゲート１４ｃの一方
の導通端子は擬似乱数発生器２のビット１４の出力デー
タを受けるように接続され、他方の導通端子はデータパ
ス４に接続される。トランスファーゲート１４ｄの一方
の導通端子は、擬似乱数発生器２のビット１５の出力デ
ータを受けるように接続され。他方の導通端子はデータ
パス４に接続される。
【００２４】動作において、フロートフラグ１６が
“０”の場合には、トランスファーゲート１４ｃのＰチ
ャネルトランジスタおよびＮチャネルトランジスタがオ
ン状態となり、トランスファーゲート１４ｄのＰチャネ
ルトランジスタおよびＮチャネルトランジスタがＯＦＦ
状態になる。したがって、擬似乱数発生器２のビット１
４のデータがそのままデータパス４に伝達される。一
方、フロートフラグ１６が“１”の場合には、トランス
ファーゲート１４ｃのＰチャネルトランジスタおよびＮ
チャネルトランジスタがオフ状態となり、トランスファ
ーゲート１４ｄのＰチャネルトランジスタおよびＮチャ
ネルトランジスタがオン状態になる。トランスファーゲ
ート１４ｄの一方の導通端子にはインバータ１４ｂによ
りビット１５のデータを反転させたデータが与えられ
る。したがって、データパス４にはビット１４のデータ
に代えてビット１５のデータを反転させたデータとビッ
ト１５のデータとが与えられる。この結果擬似乱数発生
器２により発生されるビット１５のデータが“１”の場
合には、データパス４に与えられるビット１４および１
５は“０１”となる。また、擬似乱数発生器２により発
生されるビット１５のデータが“０”にの場合には、デ
ータパス４に与えられるビット１４および１５は“１
０”となる。このようにして擬似乱数データが浮動小数
点演算に適したデータに変換される。
“０”の場合には、トランスファーゲート１４ｃのＰチ
ャネルトランジスタおよびＮチャネルトランジスタがオ
ン状態となり、トランスファーゲート１４ｄのＰチャネ
ルトランジスタおよびＮチャネルトランジスタがＯＦＦ
状態になる。したがって、擬似乱数発生器２のビット１
４のデータがそのままデータパス４に伝達される。一
方、フロートフラグ１６が“１”の場合には、トランス
ファーゲート１４ｃのＰチャネルトランジスタおよびＮ
チャネルトランジスタがオフ状態となり、トランスファ
ーゲート１４ｄのＰチャネルトランジスタおよびＮチャ
ネルトランジスタがオン状態になる。トランスファーゲ
ート１４ｄの一方の導通端子にはインバータ１４ｂによ
りビット１５のデータを反転させたデータが与えられ
る。したがって、データパス４にはビット１４のデータ
に代えてビット１５のデータを反転させたデータとビッ
ト１５のデータとが与えられる。この結果擬似乱数発生
器２により発生されるビット１５のデータが“１”の場
合には、データパス４に与えられるビット１４および１
５は“０１”となる。また、擬似乱数発生器２により発
生されるビット１５のデータが“０”にの場合には、デ
ータパス４に与えられるビット１４および１５は“１
０”となる。このようにして擬似乱数データが浮動小数
点演算に適したデータに変換される。
【００２５】図３は図１および図２に示したセルフテス
ト機能付マイクロプロセッサの動作を説明するためのフ
ローチャートである。
ト機能付マイクロプロセッサの動作を説明するためのフ
ローチャートである。
【００２６】まず、固定小数点演算または浮動小数点演
算のいずれを実行するかの命令を与える。この命令に応
答して、ステータスフラグ１５はフロートフラグ１６を
“０”または“１”にセットする（ステップ１）。ステ
ップ２においてセットしたフロートフラグを変更するか
否かを判別し、必要に応じてフロートフラグを変更する
（ステップ２および３）。ステップ４においてフローフ
ラグ１６が“１”かどうかが判別され、フロートフラグ
１６が“１”でない場合は、ステップ６においいて擬似
乱数発生器２により発生される擬似乱数データをそのま
まＡＬＵ７にロードする。逆にフロートフラグ１６が
“１”の場合は、擬似乱数データを正規化したデータを
ＡＬＵにロードする。この場合において、正規化回路１
４は、“１”であるフロートフラグ１６に応答して、擬
似乱数データのうちのビット１４および１５のデータを
“０１”または“１０”にすることにより、浮動小数点
演算に適したデータに変換する。
算のいずれを実行するかの命令を与える。この命令に応
答して、ステータスフラグ１５はフロートフラグ１６を
“０”または“１”にセットする（ステップ１）。ステ
ップ２においてセットしたフロートフラグを変更するか
否かを判別し、必要に応じてフロートフラグを変更する
（ステップ２および３）。ステップ４においてフローフ
ラグ１６が“１”かどうかが判別され、フロートフラグ
１６が“１”でない場合は、ステップ６においいて擬似
乱数発生器２により発生される擬似乱数データをそのま
まＡＬＵ７にロードする。逆にフロートフラグ１６が
“１”の場合は、擬似乱数データを正規化したデータを
ＡＬＵにロードする。この場合において、正規化回路１
４は、“１”であるフロートフラグ１６に応答して、擬
似乱数データのうちのビット１４および１５のデータを
“０１”または“１０”にすることにより、浮動小数点
演算に適したデータに変換する。
【００２７】ステップ７において、浮動小数点演算およ
び固定小数点演算のいずれが命令されたかデコードす
る。デコード結果が浮動小数点演算命令である場合には
すて８においてＡＬＵ７は浮動小数点演算の実行命令を
実行する。逆にデコーダ結果が固定小数点演算であると
判別した場合には、ステップ９においてＡＬＵは固定小
数点演算を実行する。
び固定小数点演算のいずれが命令されたかデコードす
る。デコード結果が浮動小数点演算命令である場合には
すて８においてＡＬＵ７は浮動小数点演算の実行命令を
実行する。逆にデコーダ結果が固定小数点演算であると
判別した場合には、ステップ９においてＡＬＵは固定小
数点演算を実行する。
【００２８】ステップ１０において演算結果がＡＬＵか
らデータ圧縮器３に転送され、ここでデータは圧縮され
る。ステップ１１において、ＡＬＵがすべての演算のテ
ストを終了したかどうかが判別され、終了していないと
判別した場合には、ステップ２〜１１の処理が繰り返さ
れる。すべての演算テストを終了したと判別した場合に
は、ステップ１２においてテストを終了する。
らデータ圧縮器３に転送され、ここでデータは圧縮され
る。ステップ１１において、ＡＬＵがすべての演算のテ
ストを終了したかどうかが判別され、終了していないと
判別した場合には、ステップ２〜１１の処理が繰り返さ
れる。すべての演算テストを終了したと判別した場合に
は、ステップ１２においてテストを終了する。
【００２９】以上の図１ないし図３に示した実施例であ
れば、命令によりフロートフラグ１０を“１”にするこ
とにより、擬似乱数データを正規化することができるの
で、ＡＬＵの浮動小数点の演算テストを実行するための
時間を短縮することができる。
れば、命令によりフロートフラグ１０を“１”にするこ
とにより、擬似乱数データを正規化することができるの
で、ＡＬＵの浮動小数点の演算テストを実行するための
時間を短縮することができる。
【００３０】また、前記実施例では、命令によりフロー
トフラグ１６を“０”または“１”にセットしたが、こ
れに代えて、マイクロプロセッサの命令デコード時にお
いて浮動小数点命令をデコードすることによりフロート
フラグ１６を“１”にセットしたり、固定小数点演算命
令をデコードすることによりフロートフラグ１６を
“０”にセットしたりすることが可能である。このこと
を実現するためのプログラムが図４に示される。
トフラグ１６を“０”または“１”にセットしたが、こ
れに代えて、マイクロプロセッサの命令デコード時にお
いて浮動小数点命令をデコードすることによりフロート
フラグ１６を“１”にセットしたり、固定小数点演算命
令をデコードすることによりフロートフラグ１６を
“０”にセットしたりすることが可能である。このこと
を実現するためのプログラムが図４に示される。
【００３１】図４は、第２の実施例を示すフローチャー
トである。図４に示すフローチャートが図３のフローチ
ャートと異なるところは、図３に示した演算命令を直接
ステータスフラグに与えるためのステップ１〜３が省略
され、図５のステップ５および６においてフロートフラ
グを“１”または“０”にセットしていることである。
このようにすることにより、命令デコーダ時において浮
動小数点演算命令をデコードし、デコード結果に基づい
てフロートフラグを“０”、“１”にセットすることが
可能になる。
トである。図４に示すフローチャートが図３のフローチ
ャートと異なるところは、図３に示した演算命令を直接
ステータスフラグに与えるためのステップ１〜３が省略
され、図５のステップ５および６においてフロートフラ
グを“１”または“０”にセットしていることである。
このようにすることにより、命令デコーダ時において浮
動小数点演算命令をデコードし、デコード結果に基づい
てフロートフラグを“０”、“１”にセットすることが
可能になる。
【００３２】ただしマイクロプロセッサでは通常図５に
示すようなパイプライン処理をとっている。すなわち、 ＬＯＡＤ Ａ←Ｐ；レジスタＰからレジスタＡにロード ＬＯＡＤ Ｂ←Ｐ；レジスタＰからレジスタＢにロード ＡＤＧＦ Ｃ←Ａ＋Ｂ；ＡとＢとを浮動小数点加算し結
果をＣへ出力 ＭＯＶＥ Ｐ←Ｃ；レジスタＣからレジスタＰに転送 という一連の動作を行なう。各動作は、命令フェッチＩ
と、命令デコーダＤと、実行Ｅとからなり、３つのクロ
ックを必要とする。したがって、図６からわかるよう
に、レジスタＡにデータが転送されるのが時刻Ｔ３、レ
ジスタＢにデータが転送されるのが時刻Ｔ４、浮動小数
点加算の命令がデコードを終了するのが時刻Ｔ４の終了
時であるので、この浮動小数点演算の入力データのこの
デコード結果を反映させることはできない。つまり、命
令デコード時にはこの命令で使用する演算入力データは
既にロードされていなければ演算の実行はできないの
で、変更されたフロートフラグ１６は次の演算で使用さ
れる擬似乱数データの発生に使われることになる。ゆえ
に、固定小数点演算と浮動小数点演算とが混在したテス
トフローではたとえば固定小数点演算の後に浮動小数点
演算を実行する場合において、固定小数点演算の実行後
に擬似乱数発生器２からＡＬＵ７内の演算入力レジスタ
にデータをロードすると、固定小数点データ用の正規化
されていない乱数を転送し、そのデータに対し次の演算
である浮動小数点演算を実行することになる。この結
果、正規化されない入力データで浮動小数点演算をする
場合が存在してしまう（逆に、浮動小数点演算の後に固
定小数点演算を実行する場合には、固定小数点データを
ビット１５および１４が“０１”あるいは“１０”であ
っても正しいデータであるので問題はない）。
示すようなパイプライン処理をとっている。すなわち、 ＬＯＡＤ Ａ←Ｐ；レジスタＰからレジスタＡにロード ＬＯＡＤ Ｂ←Ｐ；レジスタＰからレジスタＢにロード ＡＤＧＦ Ｃ←Ａ＋Ｂ；ＡとＢとを浮動小数点加算し結
果をＣへ出力 ＭＯＶＥ Ｐ←Ｃ；レジスタＣからレジスタＰに転送 という一連の動作を行なう。各動作は、命令フェッチＩ
と、命令デコーダＤと、実行Ｅとからなり、３つのクロ
ックを必要とする。したがって、図６からわかるよう
に、レジスタＡにデータが転送されるのが時刻Ｔ３、レ
ジスタＢにデータが転送されるのが時刻Ｔ４、浮動小数
点加算の命令がデコードを終了するのが時刻Ｔ４の終了
時であるので、この浮動小数点演算の入力データのこの
デコード結果を反映させることはできない。つまり、命
令デコード時にはこの命令で使用する演算入力データは
既にロードされていなければ演算の実行はできないの
で、変更されたフロートフラグ１６は次の演算で使用さ
れる擬似乱数データの発生に使われることになる。ゆえ
に、固定小数点演算と浮動小数点演算とが混在したテス
トフローではたとえば固定小数点演算の後に浮動小数点
演算を実行する場合において、固定小数点演算の実行後
に擬似乱数発生器２からＡＬＵ７内の演算入力レジスタ
にデータをロードすると、固定小数点データ用の正規化
されていない乱数を転送し、そのデータに対し次の演算
である浮動小数点演算を実行することになる。この結
果、正規化されない入力データで浮動小数点演算をする
場合が存在してしまう（逆に、浮動小数点演算の後に固
定小数点演算を実行する場合には、固定小数点データを
ビット１５および１４が“０１”あるいは“１０”であ
っても正しいデータであるので問題はない）。
【００３３】ゆえに、固定小数点演算命令同士また浮動
小数点演算命令同士を一まとめにし、固定小数点演算命
令を浮動小数点演算命令の間にはダミーの浮動小数点演
算命令を加えてやるようにテストプログラムを構成して
やればよいことになる。もちろん命令によるフロートフ
ラグ１６のセットと演算命令のデコードによるフロート
フラグのセットとの両方を行なうことが可能にすること
もできる。
小数点演算命令同士を一まとめにし、固定小数点演算命
令を浮動小数点演算命令の間にはダミーの浮動小数点演
算命令を加えてやるようにテストプログラムを構成して
やればよいことになる。もちろん命令によるフロートフ
ラグ１６のセットと演算命令のデコードによるフロート
フラグのセットとの両方を行なうことが可能にすること
もできる。
【００３４】
【発明の効果】以上のこの発明によれば、常に正しく正
規化された演算データによる演算を実行することがで
き、かつデータの乱数正も保たれているため、従来例と
比較してテスト時間が短縮されかつ正確なテストを行な
うことができるという効果が得られる。
規化された演算データによる演算を実行することがで
き、かつデータの乱数正も保たれているため、従来例と
比較してテスト時間が短縮されかつ正確なテストを行な
うことができるという効果が得られる。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１の擬似乱数発生器および正規化回路の詳細
を示すブロック図である。
を示すブロック図である。
【図３】図１および図２に示したセルフテスト機能付マ
イクロプロセッサの動作を示すフローチャートである。
イクロプロセッサの動作を示すフローチャートである。
【図４】この発明の第２の実施例を示すフローチャート
である。
である。
【図５】パイプライン処理を示す図である。
【図６】従来のセルフテスト機能付マイクロプロセッサ
のブロック図である。
のブロック図である。
【図７】図６のセルフテスト機能付マイクロプロセッサ
の擬似乱数発生器のブロック図である。
の擬似乱数発生器のブロック図である。
【図８】図６および図７に示すセルフテスト機能付マイ
クロプロセッサのセルフテストを示すフローチャートで
ある。
クロプロセッサのセルフテストを示すフローチャートで
ある。
【図９】従来のＡＵＬのテストを実行するためのフロー
チャートである。
チャートである。
【図１０】演算データのデータ形式を示す図である。
１ マイクロプロセッサ ２ 擬似乱数発生器 ３ データ圧縮器 ４ データバス ６ プログラムメモリ ７ ＡＬＵ １４ 正規化回路 １５ ステータスフラグ １６ フロートフラグ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１１月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【数１】 仮数部Ｆは（３）式を満たすように正規化される。この
ようにして正規化された仮数部Ｆは正の場合にはビット
１５および１４がそれぞれ“０”，“１”の値をとる。
一方、固定小数点データは２４ビットの補数で表現され
ると仮定すると、ビット１５および１４の並びは“０
０”，“０１”，“１０”，“１１”の４通りであり、
この４通りのすべてに対して固定小数点演算が可能であ
る。
ようにして正規化された仮数部Ｆは正の場合にはビット
１５および１４がそれぞれ“０”，“１”の値をとる。
一方、固定小数点データは２４ビットの補数で表現され
ると仮定すると、ビット１５および１４の並びは“０
０”，“０１”，“１０”，“１１”の４通りであり、
この４通りのすべてに対して固定小数点演算が可能であ
る。
【手続補正書】
【提出日】平成５年１月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 セルフテスト機能付マイクロプロセッ
サ
サ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はセルフテスト機能を有
するセルフテスト機能付マイクロプロセッサに関し、特
に浮動小数点演算が可能な演算器のためのセルフテスト
機能の改良に関するものである。
するセルフテスト機能付マイクロプロセッサに関し、特
に浮動小数点演算が可能な演算器のためのセルフテスト
機能の改良に関するものである。
【０００２】
【従来の技術】マイクロプロセッサは、最近急速に高速
化かつ大容量化されている。このようなマイクロプロセ
ッサは、高信頼性が要求され、出荷前にマイクロプロセ
ッサの各機能についてのあらゆるテストが行なわれる。
しかし、このようなテストを行なうための時間をかけす
ぎるとテストコストが大きくなる。そこで、同一チップ
内にマイクロプロセッサとテスト回路とを組込み、マイ
クロプロセッサ自身がテスト回路を使って自己の機能を
テストすることにより、テスト時間を短縮する方法が採
用されている。
化かつ大容量化されている。このようなマイクロプロセ
ッサは、高信頼性が要求され、出荷前にマイクロプロセ
ッサの各機能についてのあらゆるテストが行なわれる。
しかし、このようなテストを行なうための時間をかけす
ぎるとテストコストが大きくなる。そこで、同一チップ
内にマイクロプロセッサとテスト回路とを組込み、マイ
クロプロセッサ自身がテスト回路を使って自己の機能を
テストすることにより、テスト時間を短縮する方法が採
用されている。
【０００３】このようなセルフテスト機能を有するマイ
クロプロセッサをセルフテスト機能付マイクロプロセッ
サという。
クロプロセッサをセルフテスト機能付マイクロプロセッ
サという。
【０００４】図６は、このようなセルフテスト機能付マ
イクロプロセッサの従来例を示すブロック図である。図
６に示すマイクロプロセッサ１は、通常の動作におい
て、データを処理する回路と、このデータ処理回路の機
能をテストするためのテスト回路とを備える。データを
処理する回路は、データバス４と、入出力ポート１０
と、複数の機能ブロック７〜９を含む。複数の機能ブロ
ックは、ＡＬＵ７、データメモリ８、その他の機能ブロ
ック９を備える。ＡＬＵ７は浮動小数点演算と固定小数
点演算とを実行できる。データメモリ８は、セルフテス
ト時の入力データが書込まれる。その他の機能ブロック
９は、データパス４を通して与えられる各種データに基
づいて所定の機能を実現する。入出力ポート１０は、デ
ータパス４上のデータの入出力制御を行なう。
イクロプロセッサの従来例を示すブロック図である。図
６に示すマイクロプロセッサ１は、通常の動作におい
て、データを処理する回路と、このデータ処理回路の機
能をテストするためのテスト回路とを備える。データを
処理する回路は、データバス４と、入出力ポート１０
と、複数の機能ブロック７〜９を含む。複数の機能ブロ
ックは、ＡＬＵ７、データメモリ８、その他の機能ブロ
ック９を備える。ＡＬＵ７は浮動小数点演算と固定小数
点演算とを実行できる。データメモリ８は、セルフテス
ト時の入力データが書込まれる。その他の機能ブロック
９は、データパス４を通して与えられる各種データに基
づいて所定の機能を実現する。入出力ポート１０は、デ
ータパス４上のデータの入出力制御を行なう。
【０００５】テストを行なうための回路は、外部的に発
生されるテストモード指定信号を受ける端子１３、擬似
乱数発生器２、データ圧縮器３、プログラムカウンタ
６、セレクタ１１およびセレクタ１２を含む。プログラ
ムカウンタ５は、プログラムメモリ６にアドレスを与え
る。プログラムメモリ６には、各機能ブロックをコント
ロールするプログラムとともにセルフテストプログラム
が書込まれている。擬似乱数発生器２は、セルフテスト
プログラムを実行するときに、入力データとしての擬似
乱数を発生する。セレクタ１２は、通常動作時には入出
力ポート１０からデータパス４への経路を選択し、セル
フテスト実行時には擬似乱数発生器２からデータパス４
への経路を選択する。セレクタ１１は、通常動作時には
データパス４から入出力ポートへの経路を選択し、セル
フテスト実行時にはデータパス４からデータ圧縮器３へ
の経路を選択する。データ圧縮器３はセレクタ１１を通
して与えられるデータを圧縮するシグネチャレジスタで
ある。
生されるテストモード指定信号を受ける端子１３、擬似
乱数発生器２、データ圧縮器３、プログラムカウンタ
６、セレクタ１１およびセレクタ１２を含む。プログラ
ムカウンタ５は、プログラムメモリ６にアドレスを与え
る。プログラムメモリ６には、各機能ブロックをコント
ロールするプログラムとともにセルフテストプログラム
が書込まれている。擬似乱数発生器２は、セルフテスト
プログラムを実行するときに、入力データとしての擬似
乱数を発生する。セレクタ１２は、通常動作時には入出
力ポート１０からデータパス４への経路を選択し、セル
フテスト実行時には擬似乱数発生器２からデータパス４
への経路を選択する。セレクタ１１は、通常動作時には
データパス４から入出力ポートへの経路を選択し、セル
フテスト実行時にはデータパス４からデータ圧縮器３へ
の経路を選択する。データ圧縮器３はセレクタ１１を通
して与えられるデータを圧縮するシグネチャレジスタで
ある。
【０００６】図７は、図６のマイクロプロセッサに用い
られる擬似乱数発生器２の一例を示すブロック図であ
る。図７に示す擬似乱数発生器２は、２４ビットの擬似
乱数を発生する。この擬似乱数発生器２は、２４ビット
に対応して設けられる複数のラッチ回路２０と、３つの
ＥＸ−ＯＲゲート２１を含む。
られる擬似乱数発生器２の一例を示すブロック図であ
る。図７に示す擬似乱数発生器２は、２４ビットの擬似
乱数を発生する。この擬似乱数発生器２は、２４ビット
に対応して設けられる複数のラッチ回路２０と、３つの
ＥＸ−ＯＲゲート２１を含む。
【０００７】動作において複数のラッチ回路２０の出力
同士のＥＸ−ＯＲをとり、この値を初段のラッチ回路２
０にフィードバックすることにより擬似乱数を発生して
いる。このような擬似乱数発生器２は、一般にリニアフ
ィードバックシフトレジスタと呼ばれる。
同士のＥＸ−ＯＲをとり、この値を初段のラッチ回路２
０にフィードバックすることにより擬似乱数を発生して
いる。このような擬似乱数発生器２は、一般にリニアフ
ィードバックシフトレジスタと呼ばれる。
【０００８】図８は図６および図７に示したマイクロプ
ロセッサのフローチャートである。図８を参照して、従
来のマイクロプロセッサのセルフテスト動作を説明す
る。
ロセッサのフローチャートである。図８を参照して、従
来のマイクロプロセッサのセルフテスト動作を説明す
る。
【０００９】まず、入力端子１３にテストモード指定信
号が入力されると、マイクロプロセッサ１はセルフテス
トモードにセットされる。このセルフテストモードへの
セットに応答して、セレクタ１２が擬似乱数発生器２か
らデータパス４への経路を選択し、セレクタ１１がデー
タパス４からデータ圧縮器３への経路を選択する。ま
た、プログラムメモリ６からの命令により、所望の機能
ブロックが選択される（ステップ５１〜５５）。以上の
ステップ５１〜５５の動作により、擬似乱数データを機
能ブロックに与えるための経路が形成され、かつ機能ブ
ロックによる処理データをデータ圧縮器３に与える経路
が形成される。
号が入力されると、マイクロプロセッサ１はセルフテス
トモードにセットされる。このセルフテストモードへの
セットに応答して、セレクタ１２が擬似乱数発生器２か
らデータパス４への経路を選択し、セレクタ１１がデー
タパス４からデータ圧縮器３への経路を選択する。ま
た、プログラムメモリ６からの命令により、所望の機能
ブロックが選択される（ステップ５１〜５５）。以上の
ステップ５１〜５５の動作により、擬似乱数データを機
能ブロックに与えるための経路が形成され、かつ機能ブ
ロックによる処理データをデータ圧縮器３に与える経路
が形成される。
【００１０】ステップ５６において、擬似乱数データを
選択し機能ブロックに与える。次に、ステップ５７にお
いて、選択した機能ブロックを通常動作させて、擬似乱
数データを処理させる。ステップ５８において、機能ブ
ロックのテスト結果をデータ圧縮器３に与える。テスト
結果のデータは、データ圧縮器３により圧縮された後、
外部に出力され、図示しない外部の判定回路により期待
値との一致・不一致が検出される。なお、期待値は擬似
乱数発生器により発生される擬似乱数データに基づいて
求められる。
選択し機能ブロックに与える。次に、ステップ５７にお
いて、選択した機能ブロックを通常動作させて、擬似乱
数データを処理させる。ステップ５８において、機能ブ
ロックのテスト結果をデータ圧縮器３に与える。テスト
結果のデータは、データ圧縮器３により圧縮された後、
外部に出力され、図示しない外部の判定回路により期待
値との一致・不一致が検出される。なお、期待値は擬似
乱数発生器により発生される擬似乱数データに基づいて
求められる。
【００１１】ステップ５９において、選択した機能ブロ
ックのテストが終了したかどうかが判別され、選択した
機能ブロックのテストが終了していないと判別した場合
には、ステップ５６〜５９の処理を繰り返す。逆に選択
した機能ブロックのテストが終了したと判別した場合に
は、ステップ６０においてすべての機能ブロックのテス
トが終了したかどうかが判別される。すべての機能ブロ
ックのテストが終了するまではステップ５５ないし６０
の処理が繰り返される。
ックのテストが終了したかどうかが判別され、選択した
機能ブロックのテストが終了していないと判別した場合
には、ステップ５６〜５９の処理を繰り返す。逆に選択
した機能ブロックのテストが終了したと判別した場合に
は、ステップ６０においてすべての機能ブロックのテス
トが終了したかどうかが判別される。すべての機能ブロ
ックのテストが終了するまではステップ５５ないし６０
の処理が繰り返される。
【００１２】図６ないし図７に示したマイクロプロセッ
サは、以上のようにして、ＡＬＵを除く複数の機能ブロ
ックのテストを、テストデータを命令で与えることなく
簡単に行なうことができる。かつテスト時間を短縮する
ことができる。しかし、ＡＬＵ７は浮動小数点演算およ
び固定小数点演算などの機能を有するため、与えられた
テストデータがその演算に適したものと限らずより多く
のデータによるテストを必要とし、テストに時間がかか
る。このことを以下に説明する。
サは、以上のようにして、ＡＬＵを除く複数の機能ブロ
ックのテストを、テストデータを命令で与えることなく
簡単に行なうことができる。かつテスト時間を短縮する
ことができる。しかし、ＡＬＵ７は浮動小数点演算およ
び固定小数点演算などの機能を有するため、与えられた
テストデータがその演算に適したものと限らずより多く
のデータによるテストを必要とし、テストに時間がかか
る。このことを以下に説明する。
【００１３】図９は、図８のステップ５６〜５９をＡＬ
Ｕ７に対応させかつその詳細を示した図である。図９を
参照して、Ｘは、浮動小数点演算を示し、Ｙは固定小数
点演算を示す。ＡＬＵ７のセルフテストは、次のように
して行なわれる。すなわち、ステップ１において擬似乱
数データをＡＬＵにロードする。ステップ２において、
浮動小数点演算および固定小数点演算のいずれが命令さ
れていたかをデコードする。浮動小数点演算が命令され
ている場合には、浮動小数点演算の実行命令をＡＬＵ７
に与え、ＡＬＵ７にその実行をさせる。逆に固定小数点
演算が命令されている場合には、ステップ４において固
定小数点演算の実行命令をＡＬＵに与えその演算の実行
を行なわせる。ステップ５において演算結果をデータ圧
縮器３にロードする。ステップ６においてＡＬＵのすべ
ての演算のテストが終了したかどうかを判別し、すべて
の演算のテストが終了していないと判別した場合にはス
テップ１〜６の処理を繰り返す。すべての演算のテスト
が終了したと判別した場合には、ステップ７においてＡ
ＬＵのテストを終了する。
Ｕ７に対応させかつその詳細を示した図である。図９を
参照して、Ｘは、浮動小数点演算を示し、Ｙは固定小数
点演算を示す。ＡＬＵ７のセルフテストは、次のように
して行なわれる。すなわち、ステップ１において擬似乱
数データをＡＬＵにロードする。ステップ２において、
浮動小数点演算および固定小数点演算のいずれが命令さ
れていたかをデコードする。浮動小数点演算が命令され
ている場合には、浮動小数点演算の実行命令をＡＬＵ７
に与え、ＡＬＵ７にその実行をさせる。逆に固定小数点
演算が命令されている場合には、ステップ４において固
定小数点演算の実行命令をＡＬＵに与えその演算の実行
を行なわせる。ステップ５において演算結果をデータ圧
縮器３にロードする。ステップ６においてＡＬＵのすべ
ての演算のテストが終了したかどうかを判別し、すべて
の演算のテストが終了していないと判別した場合にはス
テップ１〜６の処理を繰り返す。すべての演算のテスト
が終了したと判別した場合には、ステップ７においてＡ
ＬＵのテストを終了する。
【００１４】図１０は２４ビット形式の浮動小数点デー
タの一形式を示す図である。図１０において、Ｆは仮数
を示し、１６ビットの２つの補数表現にされる。Ｅは指
数部を示し、８ビットで表現されかつその最上位ビット
に“１”＝１２８を加えたいわゆるげたばき表現にされ
る。指数部Ｅおよび仮数部Ｆはそれぞれ（１）式と
（２）および（３）式とで表わされる。
タの一形式を示す図である。図１０において、Ｆは仮数
を示し、１６ビットの２つの補数表現にされる。Ｅは指
数部を示し、８ビットで表現されかつその最上位ビット
に“１”＝１２８を加えたいわゆるげたばき表現にされ
る。指数部Ｅおよび仮数部Ｆはそれぞれ（１）式と
（２）および（３）式とで表わされる。
【００１５】
【数１】
【００１６】仮数部Ｆは（３）式を見たすように正規化
される。このようにして正規化された仮数部Ｆは正の場
合にはビット１５および１４がそれぞれ“０”，“１”
の値をとる。一方、固定小数点データは２４ビットの補
数で表現されると仮定すると、ビット１５および１４の
ならびは“００”，“０１”，“１０”，“１１”の４
通りであり、この４通りのすべてに対して固定小数点演
算が可能である。
される。このようにして正規化された仮数部Ｆは正の場
合にはビット１５および１４がそれぞれ“０”，“１”
の値をとる。一方、固定小数点データは２４ビットの補
数で表現されると仮定すると、ビット１５および１４の
ならびは“００”，“０１”，“１０”，“１１”の４
通りであり、この４通りのすべてに対して固定小数点演
算が可能である。
【００１７】上記のようなデータ形式を持つマイクロプ
ロセッサでは、固定小数点演算の場合にはすべてのビッ
トの並びに規定はないので、擬似乱数発生器２の出力の
すべてが入力データとして取り扱える。しかし、浮動小
数点演算の場合には、ビット１５および１４の並びは
“０１”まはた“１０”のどちらかしかないので、擬似
乱数発生器２の出力のビット１５および１４の並びが
“００”，“１１”のものは、入力データとしては役に
立たない。ビット１５および１４の並びが“０１”また
は“１０”となる確率は１／２なので、たとえば１００
個の浮動小数点データについて演算を実行したければ、
２００個の擬似乱数について演算をして初めて同等とな
る。浮動小数点演算が２入力の場合には、２入力とも浮
動小数点データとなる確率は （１／２）×（１／２）＝１／４ となり４倍の擬似乱数を必要とする。
ロセッサでは、固定小数点演算の場合にはすべてのビッ
トの並びに規定はないので、擬似乱数発生器２の出力の
すべてが入力データとして取り扱える。しかし、浮動小
数点演算の場合には、ビット１５および１４の並びは
“０１”まはた“１０”のどちらかしかないので、擬似
乱数発生器２の出力のビット１５および１４の並びが
“００”，“１１”のものは、入力データとしては役に
立たない。ビット１５および１４の並びが“０１”また
は“１０”となる確率は１／２なので、たとえば１００
個の浮動小数点データについて演算を実行したければ、
２００個の擬似乱数について演算をして初めて同等とな
る。浮動小数点演算が２入力の場合には、２入力とも浮
動小数点データとなる確率は （１／２）×（１／２）＝１／４ となり４倍の擬似乱数を必要とする。
【００１８】
【発明が解決しようとする課題】従来のセルフテスト機
能付マイクロプロセッサは以上の構成にされているの
で、浮動小数点演算と固定小数点演算とが可能なＡＬＵ
をテストする場合には演算入力データとして擬似乱数が
浮動小数点演算に適したデータである確率（すなわち、
正規化された数値である確率）は１／２である。このた
め、あるデータ数の浮動小数点演算のテストを実行した
ければ、そのデータ数の倍のデータ数を擬似乱数発生器
により発生させる必要がある。さらに、ＡＬＵが２入力
を演算する場合には、２入力ともに正規化された数値で
ある確率は１／４となるので、あるデータ数の４倍のデ
ータに対してテストを行なうことが必要である。このこ
とは、セルフテストの実行時間を長くすることになり、
テストコストの増加となる。
能付マイクロプロセッサは以上の構成にされているの
で、浮動小数点演算と固定小数点演算とが可能なＡＬＵ
をテストする場合には演算入力データとして擬似乱数が
浮動小数点演算に適したデータである確率（すなわち、
正規化された数値である確率）は１／２である。このた
め、あるデータ数の浮動小数点演算のテストを実行した
ければ、そのデータ数の倍のデータ数を擬似乱数発生器
により発生させる必要がある。さらに、ＡＬＵが２入力
を演算する場合には、２入力ともに正規化された数値で
ある確率は１／４となるので、あるデータ数の４倍のデ
ータに対してテストを行なうことが必要である。このこ
とは、セルフテストの実行時間を長くすることになり、
テストコストの増加となる。
【００１９】それゆえに、この発明は上記のような問題
点を解決するためになされたものであり、セルフテスト
の実行時間を短縮することができるセルフテスト機能付
マイクロプロセッサを提供することを目的とする。
点を解決するためになされたものであり、セルフテスト
の実行時間を短縮することができるセルフテスト機能付
マイクロプロセッサを提供することを目的とする。
【００２０】
【課題を解決するための手段】前記目的を達成するため
のこの発明に係るセルフテスト機能付マイクロプロセッ
サは、固定小数点演算と浮動小数点演算とが可能な演算
器と、前記演算器をテストするための擬似乱数発生器と
を備えたセルフテスト機能付マイクロプロセッサであっ
て、前記演算器が固定小数点演算の実行状態か浮動小数
点演算の実行状態かを示すフラグを発生する手段と、前
記発生されたフラグが固定小数点演算の実行状態を示す
場合には、前記擬似乱数発生器により発生された擬似乱
数データを前記演算器に与え、前記発生されたフラグが
浮動小数点演算の実行状態を示す場合には、前記擬似乱
数発生器により発生された擬似乱数データを浮動小数点
演算に適した擬似乱数データに変換して前記演算器に与
える手段とを含むことを特徴とする。
のこの発明に係るセルフテスト機能付マイクロプロセッ
サは、固定小数点演算と浮動小数点演算とが可能な演算
器と、前記演算器をテストするための擬似乱数発生器と
を備えたセルフテスト機能付マイクロプロセッサであっ
て、前記演算器が固定小数点演算の実行状態か浮動小数
点演算の実行状態かを示すフラグを発生する手段と、前
記発生されたフラグが固定小数点演算の実行状態を示す
場合には、前記擬似乱数発生器により発生された擬似乱
数データを前記演算器に与え、前記発生されたフラグが
浮動小数点演算の実行状態を示す場合には、前記擬似乱
数発生器により発生された擬似乱数データを浮動小数点
演算に適した擬似乱数データに変換して前記演算器に与
える手段とを含むことを特徴とする。
【００２１】
【作用】以上のこの発明では、浮動小数点演算の実行状
態の場合には、擬似乱数発生器により発生された擬似乱
数データが正規化されるので、従来例のごとく正規化さ
れた数値を見越してより多くのデータによる演算を実行
する必要がなくなる。その結果短い時間でより正しいテ
ストを行なうことができる。
態の場合には、擬似乱数発生器により発生された擬似乱
数データが正規化されるので、従来例のごとく正規化さ
れた数値を見越してより多くのデータによる演算を実行
する必要がなくなる。その結果短い時間でより正しいテ
ストを行なうことができる。
【００２２】
【実施例】図１は、この発明の一実施例を示すブロック
図である。図１を参照して、このセルフテスト機能付マ
イクロプロセッサが図６のセルフテスト機能付マイクロ
プロセッサと異なるところは、浮動小数点演算または固
定小数点演算を指定するためのフロートフラグ１６を発
生するステータスフラグ１５と、ステータスフラグ回路
１５により発生されたフロートフラグ１６に応答して、
擬似乱数発生器２からのデータを正規化する正規化回路
１４とが設けられていることである。その他の回路につ
いては、図６に示したものと同様でありその説明は適宜
省略する。ステータスフラグ回路１５は、マイクロプロ
セッサの状態を示すステータスフラグを発生する。フロ
ートフラグ１６はこのステータスフラグの１つである。
このステータスフラグ回路は、浮動小数点演算を実行す
る場合には、フロートフラグ１６を“１”にし、固定小
数点演算を実行する場合にはフロートフラグ１６を
“０”にする。この実施例においては外部から浮動小数
点演算の指定あるいは固定小数点演算の指定がなされ、
それに応答してプログラムメモリ６がフロートフラグを
“１”または“０”にセットする。
図である。図１を参照して、このセルフテスト機能付マ
イクロプロセッサが図６のセルフテスト機能付マイクロ
プロセッサと異なるところは、浮動小数点演算または固
定小数点演算を指定するためのフロートフラグ１６を発
生するステータスフラグ１５と、ステータスフラグ回路
１５により発生されたフロートフラグ１６に応答して、
擬似乱数発生器２からのデータを正規化する正規化回路
１４とが設けられていることである。その他の回路につ
いては、図６に示したものと同様でありその説明は適宜
省略する。ステータスフラグ回路１５は、マイクロプロ
セッサの状態を示すステータスフラグを発生する。フロ
ートフラグ１６はこのステータスフラグの１つである。
このステータスフラグ回路は、浮動小数点演算を実行す
る場合には、フロートフラグ１６を“１”にし、固定小
数点演算を実行する場合にはフロートフラグ１６を
“０”にする。この実施例においては外部から浮動小数
点演算の指定あるいは固定小数点演算の指定がなされ、
それに応答してプログラムメモリ６がフロートフラグを
“１”または“０”にセットする。
【００２３】図２は、正規化回路１４と擬似乱数発生器
２の詳細を示すブロック図である。図２を参照して、擬
似乱数発生器２は、図７と同様である。正規化回路１４
は、インバータ１４ａおよび１４ｂと、各々がＰチャネ
ルトランジスタとＮチャネルトランジスタとを備えるト
ランスファーゲート１４ｃおよび１４ｄとを備える。ト
ランスファーゲート１４ｃおよび１４ｄの各々は、２つ
の導通端子を含み、トランスファーゲート１４ｃの一方
の導通端子は擬似乱数発生器２のビット１４の出力デー
タを受けるように接続され、他方の導通端子はデータパ
ス４に接続される。トランスファーゲート１４ｄの一方
の導通端子は、擬似乱数発生器２のビット１５の出力デ
ータを受けるように接続され。他方の導通端子はデータ
パス４に接続される。
２の詳細を示すブロック図である。図２を参照して、擬
似乱数発生器２は、図７と同様である。正規化回路１４
は、インバータ１４ａおよび１４ｂと、各々がＰチャネ
ルトランジスタとＮチャネルトランジスタとを備えるト
ランスファーゲート１４ｃおよび１４ｄとを備える。ト
ランスファーゲート１４ｃおよび１４ｄの各々は、２つ
の導通端子を含み、トランスファーゲート１４ｃの一方
の導通端子は擬似乱数発生器２のビット１４の出力デー
タを受けるように接続され、他方の導通端子はデータパ
ス４に接続される。トランスファーゲート１４ｄの一方
の導通端子は、擬似乱数発生器２のビット１５の出力デ
ータを受けるように接続され。他方の導通端子はデータ
パス４に接続される。
【００２４】動作において、フロートフラグ１６が
“０”の場合には、トランスファーゲート１４ｃのＰチ
ャネルトランジスタおよびＮチャネルトランジスタがオ
ン状態となり、トランスファーゲート１４ｄのＰチャネ
ルトランジスタおよびＮチャネルトランジスタがＯＦＦ
状態になる。したがって、擬似乱数発生器２のビット１
４のデータがそのままデータパス４に伝達される。一
方、フロートフラグ１６が“１”の場合には、トランス
ファーゲート１４ｃのＰチャネルトランジスタおよびＮ
チャネルトランジスタがオフ状態となり、トランスファ
ーゲート１４ｄのＰチャネルトランジスタおよびＮチャ
ネルトランジスタがオン状態になる。トランスファーゲ
ート１４ｄの一方の導通端子にはインバータ１４ｂによ
りビット１５のデータを反転させたデータが与えられ
る。したがって、データパス４にはビット１４のデータ
に代えてビット１５のデータを反転させたデータとビッ
ト１５のデータとが与えられる。この結果擬似乱数発生
器２により発生されるビット１５のデータが“１”の場
合には、データパス４に与えられるビット１４および１
５は“０１”となる。また、擬似乱数発生器２により発
生されるビット１５のデータが“０”にの場合には、デ
ータパス４に与えられるビット１４および１５は“１
０”となる。このようにして擬似乱数データが浮動小数
点演算に適したデータに変換される。
“０”の場合には、トランスファーゲート１４ｃのＰチ
ャネルトランジスタおよびＮチャネルトランジスタがオ
ン状態となり、トランスファーゲート１４ｄのＰチャネ
ルトランジスタおよびＮチャネルトランジスタがＯＦＦ
状態になる。したがって、擬似乱数発生器２のビット１
４のデータがそのままデータパス４に伝達される。一
方、フロートフラグ１６が“１”の場合には、トランス
ファーゲート１４ｃのＰチャネルトランジスタおよびＮ
チャネルトランジスタがオフ状態となり、トランスファ
ーゲート１４ｄのＰチャネルトランジスタおよびＮチャ
ネルトランジスタがオン状態になる。トランスファーゲ
ート１４ｄの一方の導通端子にはインバータ１４ｂによ
りビット１５のデータを反転させたデータが与えられ
る。したがって、データパス４にはビット１４のデータ
に代えてビット１５のデータを反転させたデータとビッ
ト１５のデータとが与えられる。この結果擬似乱数発生
器２により発生されるビット１５のデータが“１”の場
合には、データパス４に与えられるビット１４および１
５は“０１”となる。また、擬似乱数発生器２により発
生されるビット１５のデータが“０”にの場合には、デ
ータパス４に与えられるビット１４および１５は“１
０”となる。このようにして擬似乱数データが浮動小数
点演算に適したデータに変換される。
【００２５】図３は図１および図２に示したセルフテス
ト機能付マイクロプロセッサの動作を説明するためのフ
ローチャートである。
ト機能付マイクロプロセッサの動作を説明するためのフ
ローチャートである。
【００２６】まず、固定小数点演算または浮動小数点演
算のいずれを実行するかの命令を与える。この命令に応
答して、ステータスフラグ１５はフロートフラグ１６を
“０”または“１”にセットする（ステップ１）。ステ
ップ２においてセットしたフロートフラグを変更するか
否かを判別し、必要に応じてフロートフラグを変更する
（ステップ２および３）。ステップ４においてフローフ
ラグ１６が“１”かどうかが判別され、フロートフラグ
１６が“１”でない場合は、ステップ６においいて擬似
乱数発生器２により発生される擬似乱数データをそのま
まＡＬＵ７にロードする。逆にフロートフラグ１６が
“１”の場合は、擬似乱数データを正規化したデータを
ＡＬＵにロードする。この場合において、正規化回路１
４は、“１”であるフロートフラグ１６に応答して、擬
似乱数データのうちのビット１４および１５のデータを
“０１”または“１０”にすることにより、浮動小数点
演算に適したデータに変換する。
算のいずれを実行するかの命令を与える。この命令に応
答して、ステータスフラグ１５はフロートフラグ１６を
“０”または“１”にセットする（ステップ１）。ステ
ップ２においてセットしたフロートフラグを変更するか
否かを判別し、必要に応じてフロートフラグを変更する
（ステップ２および３）。ステップ４においてフローフ
ラグ１６が“１”かどうかが判別され、フロートフラグ
１６が“１”でない場合は、ステップ６においいて擬似
乱数発生器２により発生される擬似乱数データをそのま
まＡＬＵ７にロードする。逆にフロートフラグ１６が
“１”の場合は、擬似乱数データを正規化したデータを
ＡＬＵにロードする。この場合において、正規化回路１
４は、“１”であるフロートフラグ１６に応答して、擬
似乱数データのうちのビット１４および１５のデータを
“０１”または“１０”にすることにより、浮動小数点
演算に適したデータに変換する。
【００２７】ステップ７では、ステップ５で与えられた
入力データが正規化データなので、浮動少数点演算命令
が与えられデコードされる。そして、ステップ９におい
て、この浮動少数点演算命令がＡＬＵで実行される。ま
た、ステップ８では、スッテプ６で与えられた入力デー
タが正規化されていないデータなので、固定少数点演算
命令が与えられ、デコードされる。そして、ステップ１
０において、この固定少数点演算命令がＡＬＵで実行さ
れる。
入力データが正規化データなので、浮動少数点演算命令
が与えられデコードされる。そして、ステップ９におい
て、この浮動少数点演算命令がＡＬＵで実行される。ま
た、ステップ８では、スッテプ６で与えられた入力デー
タが正規化されていないデータなので、固定少数点演算
命令が与えられ、デコードされる。そして、ステップ１
０において、この固定少数点演算命令がＡＬＵで実行さ
れる。
【００２８】ステップ１１において演算結果がＡＬＵか
らデータ圧縮器３に転送され、ここでデータは圧縮され
る。ステップ１２において、ＡＬＵがすべての演算のテ
ストを終了したかどうかが判別され、終了していないと
判別した場合には、ステップ２〜１２の処理が繰り返さ
れる。すべての演算テストを終了したと判別した場合に
は、ステップ１３においてテストを終了する。
らデータ圧縮器３に転送され、ここでデータは圧縮され
る。ステップ１２において、ＡＬＵがすべての演算のテ
ストを終了したかどうかが判別され、終了していないと
判別した場合には、ステップ２〜１２の処理が繰り返さ
れる。すべての演算テストを終了したと判別した場合に
は、ステップ１３においてテストを終了する。
【００２９】以上の図１ないし図３に示した実施例であ
れば、命令によりフロートフラグ１０を“１”にするこ
とにより、擬似乱数データを正規化することができるの
で、ＡＬＵの浮動小数点の演算テストを実行するための
時間を短縮することができる。
れば、命令によりフロートフラグ１０を“１”にするこ
とにより、擬似乱数データを正規化することができるの
で、ＡＬＵの浮動小数点の演算テストを実行するための
時間を短縮することができる。
【００３０】また、前記実施例では、命令によりフロー
トフラグ１６を“０”または“１”にセットしたが、こ
れに代えて、マイクロプロセッサの命令デコード時にお
いて浮動小数点命令をデコードすることによりフロート
フラグ１６を“１”にセットしたり、固定小数点演算命
令をデコードすることによりフロートフラグ１６を
“０”にセットしたりすることが可能である。このこと
を実現するためのプログラムが図４に示される。
トフラグ１６を“０”または“１”にセットしたが、こ
れに代えて、マイクロプロセッサの命令デコード時にお
いて浮動小数点命令をデコードすることによりフロート
フラグ１６を“１”にセットしたり、固定小数点演算命
令をデコードすることによりフロートフラグ１６を
“０”にセットしたりすることが可能である。このこと
を実現するためのプログラムが図４に示される。
【００３１】図４は、第２の実施例を示すフローチャー
トである。図４に示すフローチャートが図３のフローチ
ャートと異なるところは、図３に示した演算命令を直接
ステータスフラグに与えるためのステップ１〜３が省略
され、図５のステップ５および６においてフロートフラ
グを“１”または“０”にセットしていることである。
このようにすることにより、命令デコーダ時において浮
動小数点演算命令をデコードし、デコード結果に基づい
てフロートフラグを“０”、“１”にセットすることが
可能になる。
トである。図４に示すフローチャートが図３のフローチ
ャートと異なるところは、図３に示した演算命令を直接
ステータスフラグに与えるためのステップ１〜３が省略
され、図５のステップ５および６においてフロートフラ
グを“１”または“０”にセットしていることである。
このようにすることにより、命令デコーダ時において浮
動小数点演算命令をデコードし、デコード結果に基づい
てフロートフラグを“０”、“１”にセットすることが
可能になる。
【００３２】ただしマイクロプロセッサでは通常図５に
示すようなパイプライン処理をとっている。すなわち、 ＬＯＡＤ Ａ←Ｐ；レジスタＰからレジスタＡにロード ＬＯＡＤ Ｂ←Ｐ；レジスタＰからレジスタＢにロード ＡＤＧＦ Ｃ←Ａ＋Ｂ；ＡとＢとを浮動小数点加算し結
果をＣへ出力 ＭＯＶＥ Ｐ←Ｃ；レジスタＣからレジスタＰに転送 という一連の動作を行なう。各動作は、命令フェッチＩ
と、命令デコーダＤと、実行Ｅとからなり、３つのクロ
ックを必要とする。したがって、図６からわかるよう
に、レジスタＡにデータが転送されるのが時刻Ｔ３、レ
ジスタＢにデータが転送されるのが時刻Ｔ４、浮動小数
点加算の命令がデコードを終了するのが時刻Ｔ４の終了
時であるので、この浮動小数点演算の入力データのこの
デコード結果を反映させることはできない。つまり、命
令デコード時にはこの命令で使用する演算入力データは
既にロードされていなければ演算の実行はできないの
で、変更されたフロートフラグ１６は次の演算で使用さ
れる擬似乱数データの発生に使われることになる。ゆえ
に、固定小数点演算と浮動小数点演算とが混在したテス
トフローではたとえば固定小数点演算の後に浮動小数点
演算を実行する場合において、固定小数点演算の実行後
に擬似乱数発生器２からＡＬＵ７内の演算入力レジスタ
にデータをロードすると、固定小数点データ用の正規化
されていない乱数を転送し、そのデータに対し次の演算
である浮動小数点演算を実行することになる。この結
果、正規化されない入力データで浮動小数点演算をする
場合が存在してしまう（逆に、浮動小数点演算の後に固
定小数点演算を実行する場合には、固定小数点データを
ビット１５および１４が“０１”あるいは“１０”であ
っても正しいデータであるので問題はない）。
示すようなパイプライン処理をとっている。すなわち、 ＬＯＡＤ Ａ←Ｐ；レジスタＰからレジスタＡにロード ＬＯＡＤ Ｂ←Ｐ；レジスタＰからレジスタＢにロード ＡＤＧＦ Ｃ←Ａ＋Ｂ；ＡとＢとを浮動小数点加算し結
果をＣへ出力 ＭＯＶＥ Ｐ←Ｃ；レジスタＣからレジスタＰに転送 という一連の動作を行なう。各動作は、命令フェッチＩ
と、命令デコーダＤと、実行Ｅとからなり、３つのクロ
ックを必要とする。したがって、図６からわかるよう
に、レジスタＡにデータが転送されるのが時刻Ｔ３、レ
ジスタＢにデータが転送されるのが時刻Ｔ４、浮動小数
点加算の命令がデコードを終了するのが時刻Ｔ４の終了
時であるので、この浮動小数点演算の入力データのこの
デコード結果を反映させることはできない。つまり、命
令デコード時にはこの命令で使用する演算入力データは
既にロードされていなければ演算の実行はできないの
で、変更されたフロートフラグ１６は次の演算で使用さ
れる擬似乱数データの発生に使われることになる。ゆえ
に、固定小数点演算と浮動小数点演算とが混在したテス
トフローではたとえば固定小数点演算の後に浮動小数点
演算を実行する場合において、固定小数点演算の実行後
に擬似乱数発生器２からＡＬＵ７内の演算入力レジスタ
にデータをロードすると、固定小数点データ用の正規化
されていない乱数を転送し、そのデータに対し次の演算
である浮動小数点演算を実行することになる。この結
果、正規化されない入力データで浮動小数点演算をする
場合が存在してしまう（逆に、浮動小数点演算の後に固
定小数点演算を実行する場合には、固定小数点データを
ビット１５および１４が“０１”あるいは“１０”であ
っても正しいデータであるので問題はない）。
【００３３】ゆえに、固定小数点演算命令同士また浮動
小数点演算命令同士を一まとめにし、固定小数点演算命
令を浮動小数点演算命令の間にはダミーの浮動小数点演
算命令を加えてやるようにテストプログラムを構成して
やればよいことになる。もちろん命令によるフロートフ
ラグ１６のセットと演算命令のデコードによるフロート
フラグのセットとの両方を行なうことが可能にすること
もできる。
小数点演算命令同士を一まとめにし、固定小数点演算命
令を浮動小数点演算命令の間にはダミーの浮動小数点演
算命令を加えてやるようにテストプログラムを構成して
やればよいことになる。もちろん命令によるフロートフ
ラグ１６のセットと演算命令のデコードによるフロート
フラグのセットとの両方を行なうことが可能にすること
もできる。
【００３４】
【発明の効果】以上のこの発明によれば、常に正しく正
規化された演算データによる演算を実行することがで
き、かつデータの乱数性も保たれているため、従来例と
比較してテスト時間が短縮されかつ正確なテストを行な
うことができるという効果が得られる。
規化された演算データによる演算を実行することがで
き、かつデータの乱数性も保たれているため、従来例と
比較してテスト時間が短縮されかつ正確なテストを行な
うことができるという効果が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】図１の擬似乱数発生器および正規化回路の詳細
を示すブロック図である。
を示すブロック図である。
【図３】図１および図２に示したセルフテスト機能付マ
イクロプロセッサの動作を示すフローチャートである。
イクロプロセッサの動作を示すフローチャートである。
【図４】この発明の第２の実施例を示すフローチャート
である。
である。
【図５】パイプライン処理を示す図である。
【図６】従来のセルフテスト機能付マイクロプロセッサ
のブロック図である。
のブロック図である。
【図７】図６のセルフテスト機能付マイクロプロセッサ
の擬似乱数発生器のブロック図である。
の擬似乱数発生器のブロック図である。
【図８】図６および図７に示すセルフテスト機能付マイ
クロプロセッサのセルフテストを示すフローチャートで
ある。
クロプロセッサのセルフテストを示すフローチャートで
ある。
【図９】従来のＡＵＬのテストを実行するためのフロー
チャートである。
チャートである。
【図１０】演算データのデータ形式を示す図である。
【符号の説明】 １ マイクロプロセッサ ２ 擬似乱数発生器 ３ データ圧縮器 ４ データバス ６ プログラムメモリ ７ ＡＬＵ １４ 正規化回路 １５ ステータスフラグ １６ フロートフラグ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (1)
- 【請求項１】 固定小数点演算と浮動小数点演算とが可
能な演算器と、前記演算器をテストするための擬似乱数
発生器とを備えたセルフテスト機能付マイクロプロセッ
サであって、 前記演算器が固定小数点演算の実行状態か浮動小数点演
算の実行状態かを示すフラグを発生する手段と、 前記発生されたフラグが固定小数点演算の実行状態を示
す場合には、前記擬似乱数発生器により発生された擬似
乱数データを前記演算器に与え、前記発生されたフラグ
が浮動小数点演算の実行状態を示す場合には、前記擬似
乱数発生器により発生された擬似乱数データを浮動小数
点演算に的した擬似乱数データに変換して前記演算器に
与える手段とを含むことを特徴とするセルフテスト機能
付マイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285111A JPH05120052A (ja) | 1991-10-30 | 1991-10-30 | セルフテスト機能付マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285111A JPH05120052A (ja) | 1991-10-30 | 1991-10-30 | セルフテスト機能付マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120052A true JPH05120052A (ja) | 1993-05-18 |
Family
ID=17687262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285111A Withdrawn JPH05120052A (ja) | 1991-10-30 | 1991-10-30 | セルフテスト機能付マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112416665A (zh) * | 2019-08-20 | 2021-02-26 | 北京地平线机器人技术研发有限公司 | 检测处理器运行状态的装置和方法 |
| JP2023092442A (ja) * | 2021-12-21 | 2023-07-03 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | 集積回路チップ検証方法、装置、電子デバイス及び記憶媒体 |
-
1991
- 1991-10-30 JP JP3285111A patent/JPH05120052A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112416665A (zh) * | 2019-08-20 | 2021-02-26 | 北京地平线机器人技术研发有限公司 | 检测处理器运行状态的装置和方法 |
| CN112416665B (zh) * | 2019-08-20 | 2024-05-03 | 北京地平线机器人技术研发有限公司 | 检测处理器运行状态的装置和方法 |
| JP2023092442A (ja) * | 2021-12-21 | 2023-07-03 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | 集積回路チップ検証方法、装置、電子デバイス及び記憶媒体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8832166B2 (en) | Floating point multiplier circuit with optimized rounding calculation | |
| US5258943A (en) | Apparatus and method for rounding operands | |
| US5442577A (en) | Sign-extension of immediate constants in an alu | |
| US5561619A (en) | Arithmetic logic unit provided with combinational circuit and zero value detector connected in parallel | |
| EP0127988A1 (en) | A normalizing circuit | |
| US6205461B1 (en) | Floating point arithmetic logic unit leading zero count using fast approximate rounding | |
| US4203157A (en) | Carry anticipator circuit and method | |
| EP0234495A2 (en) | Arithmetic circuit capable of executing floating point operations and fixed point operations | |
| JPH05120052A (ja) | セルフテスト機能付マイクロプロセツサ | |
| EP0936537B1 (en) | Cyclic redundancy check in a computer system | |
| US20050256996A1 (en) | Register read circuit using the remainders of modulo of a register number by the number of register sub-banks | |
| US4683546A (en) | Floating point condition code generation | |
| US4991130A (en) | Normalization control system for floating point arithmetic operation | |
| EP0168406B1 (en) | Floating point condition code generation | |
| US4890253A (en) | Predetermination of result conditions of decimal operations | |
| US6760738B2 (en) | Exponent unit of data processing system | |
| KR970004474B1 (ko) | 디지탈 데이타 처리기 및 그 방법 | |
| EP0265948A2 (en) | Data processor capable of immediately calculating branch address in relative address branch | |
| US5220670A (en) | Microprocessor having ability to carry out logical operation on internal bus | |
| US7237000B2 (en) | Speed of execution of a conditional subtract instruction and increasing the range of operands over which the instruction would be performed correctly | |
| JP2615746B2 (ja) | ビット操作回路 | |
| KR960012664B1 (ko) | 정규화를 위한 시프트-넘버 검출 회로를 구비한 고정 소수점 디지탈 신호 처리기 | |
| JPH0469734A (ja) | 浮動小数点加減算のアンダーフロー例外発生予測回路 | |
| JPH10105377A (ja) | 浮動小数点データ処理手段 | |
| JPS62259140A (ja) | アドレス生成回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |