JPH05109774A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH05109774A JPH05109774A JP27150091A JP27150091A JPH05109774A JP H05109774 A JPH05109774 A JP H05109774A JP 27150091 A JP27150091 A JP 27150091A JP 27150091 A JP27150091 A JP 27150091A JP H05109774 A JPH05109774 A JP H05109774A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り，特にDMOS FET(Double Diffu-sed MOS FE
T),バイポーラトランジスタ等に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a DMOS FET (Double Diffu-sed MOS FE).
T), bipolar transistors, etc.
【０００２】駆動能力の大きいパワーICとしてDMOS構造
のFET が用いられているが，その構造上, 高集積化と高
耐圧のものほどON抵抗が高くなるといった問題があっ
た。本発明はこの問題点を解決するために利用すること
ができる。A FET having a DMOS structure is used as a power IC having a large driving ability, but due to its structure, there is a problem that the higher the integration and the higher the breakdown voltage, the higher the ON resistance. The present invention can be used to solve this problem.
【０００３】[0003]
【従来の技術】図４は従来例によるDMOS FETの断面図で
ある。図において，１は低濃度ｐ型(p- 型 )シリコン(S
i)基板, ２は高濃度ｎ型(n+ 型) 埋込層，３は低濃度ｎ
型(n- 型) 素子形成層でドレイン領域，４はチャネル形
成領域用の p- 型ウエル, ５は n+ 型ソース領域, ６は
n+ 型ドレインコンタクト領域，７はゲート酸化膜で二
酸化シリコン(SiO2)膜，８はゲートでポリシリコン膜，
９は層間絶縁膜でSiO2膜, 10はカバー絶縁膜でりん珪酸
ガラス(PSG) 膜である。2. Description of the Related Art FIG. 4 is a sectional view of a conventional DMOS FET. In the figure, 1 is low-concentration p-type (p - type) silicon (S
i) substrate, 2 high-concentration n-type (n + -type) buried layer, 3 low-concentration n
Type (n − type) element forming layer is a drain region, 4 is a p − type well for a channel forming region, 5 is an n + type source region, and 6 is
n + type drain contact region, 7 is a gate oxide film which is a silicon dioxide (SiO 2 ) film, 8 is a gate which is a polysilicon film,
Reference numeral 9 is an interlayer insulating film, which is a SiO 2 film, and 10 is a cover insulating film, which is a phosphosilicate glass (PSG) film.
【０００４】図５ (A)〜(C) は従来例による製造工程を
説明する断面図である。図５(A) において， p- -Si 基
板１を用意する。図５(B) において，基板表面に n+ 型
埋込層２を形成する。5 (A) to 5 (C) are sectional views for explaining a manufacturing process according to a conventional example. In FIG. 5 (A), the p -- Si substrate 1 is prepared. In FIG. 5B, the n + type buried layer 2 is formed on the surface of the substrate.
【０００５】図５(C) において，素子形成層 (ドレイン
領域)として，基板表面に n- 型エピタキシャルSi層３
を成長する。ここまでは, バイポーラトランジスタの埋
込層形成と同じである。In FIG. 5C, an n - type epitaxial Si layer 3 is formed on the substrate surface as an element forming layer (drain region).
To grow. Up to this point, it is the same as the buried layer formation for bipolar transistors.
【０００６】この後, p -型ウエル４, n+ 型ソース領
域５, n+ 型ドレインコンタクト領域６を形成し，ゲー
ト酸化膜７を介してゲート８を形成する。After that, a p - type well 4, an n + type source region 5 and an n + type drain contact region 6 are formed, and a gate 8 is formed via a gate oxide film 7.
【０００７】[0007]
【発明が解決しようとする課題】従来例のDMOS FETにお
いては，ソース／ドレイン間の耐圧を確保するため，p
- 型ウエル４を深くし，また， p- 型ウエル４の空乏層
の拡がり分だけドレイン領域となる n- 型素子形成層３
を厚く形成する必要があった。In the conventional DMOS FET, in order to secure the breakdown voltage between the source and drain, p
The n - type element formation layer 3 is formed by deepening the -type well 4 and forming the drain region by the extent of the depletion layer of the p - type well 4.
Had to be formed thick.
【０００８】このため，次のような問題があった。 (1) 深いウエルを形成するため高集積化を阻害する。 (2) 高耐圧FET ほど，ON抵抗が高くなり高性能化を阻害
する。バイポーラトランジスタにおいても同様である。Therefore, there are the following problems. (1) The formation of deep wells hinders high integration. (2) The higher the withstand voltage FET, the higher the ON resistance, which hinders its performance. The same applies to bipolar transistors.
【０００９】本発明はDMOS FETのドレイン領域およびチ
ャネル用のウエルを薄く形成できる構造を提供し，集積
度とドレイン接合の耐圧の向上を目的とする。It is an object of the present invention to provide a structure in which a drain region and a channel well of a DMOS FET can be thinly formed, and to improve integration and breakdown voltage of a drain junction.
【００１０】[0010]
【課題を解決するための手段】上記課題の解決は，１）
絶縁膜(13)上に被着された一導電型半導体層からなる素
子形成層(15)と, 該素子形成層内に形成され且つチャネ
ル形成領域となる反対導電型ウエル(16)と,該ウエル内
にその周囲より離れて形成された一導電型ソース領域(1
7)と，該素子形成層と該ソース領域との間の該ウエル上
にゲート酸化膜(19)を介して形成されたゲート(20)とを
有し, ドレインとなる該素子形成層が該絶縁膜に形成さ
れたコンタクトホール内に埋め込まれた導電体(14)を通
じて導出されている半導体装置，あるいは２）支持基板
(11)の表面に導電性埋込層(12)を形成する工程と，該埋
込層を覆って該支持基板上に絶縁膜13を被着し, 該絶縁
膜のドレイン導出部を開口し，該開口に導電体(14)を埋
め込む工程と，該絶縁膜上に一導電型半導体基板を貼り
付け, 該基板を研磨して一導電型素子形成層(15)を形成
する工程と, 該素子形成層内に反対導電型ウエル(16)を
形成する工程と, 該ウエル内にその周囲より離れて一導
電型ソース領域(17)を形成する工程と，該素子形成層と
該ソース領域との間の該ウエル上にゲート酸化膜(19)を
介してゲート(20)を形成する工程とを有する半導体装置
の製造方法 ３）絶縁膜(13)上に被着された半導体層からなる素子形
成層(15)と, 該素子形成層内に形成されたバイポーラト
ランジスタとを有し,コレクタとなる該素子形成層が該
絶縁膜に形成されたコンタクトホール内に埋め込まれた
導電体(14)を通じて導出されている半導体装置，あるい
は４）絶縁膜(13)上に被着された半導体層からなる素子
形成層(15)と, 絶縁膜下に形成された抵抗層(12') とを
有し, 該抵抗層の両端が該絶縁膜に形成されたコンタク
トホール内に埋め込まれた導電体(14)を通じて該素子形
成層の表面に導出されている半導体装置により達成され
る。[Means for Solving the Problems] 1)
An element formation layer (15) made of one conductivity type semiconductor layer deposited on the insulating film (13), an opposite conductivity type well (16) formed in the element formation layer and serving as a channel formation region, One conductivity type source region (1
7) and a gate (20) formed on the well between the element forming layer and the source region via a gate oxide film (19), and the element forming layer serving as a drain is A semiconductor device or 2) a supporting substrate that is led out through a conductor (14) embedded in a contact hole formed in an insulating film
A step of forming a conductive burying layer (12) on the surface of (11), covering the burying layer with an insulating film 13 on the supporting substrate, and opening a drain lead-out portion of the insulating film. A step of embedding a conductor (14) in the opening, a step of adhering a one-conductivity type semiconductor substrate on the insulating film, and polishing the substrate to form a one-conductivity type element forming layer (15), A step of forming an opposite conductivity type well (16) in the element forming layer, a step of forming a one conductivity type source region (17) in the well apart from its periphery, and the element forming layer and the source region And a step of forming a gate (20) on the well between the two with a gate oxide film (19) interposed therebetween. 3) Element comprising a semiconductor layer deposited on an insulating film (13) A contact layer having a formation layer (15) and a bipolar transistor formed in the element formation layer, the element formation layer serving as a collector being formed in the insulating film A semiconductor device that is led out through a conductor (14) embedded in the hole, or 4) an element forming layer (15) consisting of a semiconductor layer deposited on an insulating film (13) and formed under the insulating film And a resistance layer (12 ') formed on both sides of the resistance layer, and both ends of the resistance layer are led to the surface of the element formation layer through a conductor (14) embedded in a contact hole formed in the insulating film. It is achieved by a semiconductor device.
【００１１】[0011]
【作用】本発明は素子形成層／絶縁膜／支持基板の積層
構造からなるSOI(Silicon onInsulator)基板を用い, (1) チャネル形成領域用のウエルを，素子形成層内にそ
の下の絶縁膜に接続して形成する。 (2) ゲート直下のドレイン（素子形成層）をその下の絶
縁膜に形成されたコンタクトホールを通じて支持基板側
に導出する。The present invention uses an SOI (Silicon on Insulator) substrate having a laminated structure of an element forming layer / insulating film / supporting substrate, and (1) a well for a channel forming region is formed in an element forming layer and an insulating film below Connect to and form. (2) The drain (element forming layer) immediately below the gate is led out to the supporting substrate side through the contact hole formed in the insulating film thereunder.
【００１２】以上の構造をとることにより， (1) ウエル拡散を上記絶縁膜に接続させることにより,
ウエルの深さは素子形成層の厚さで決まり, 従って従来
例より浅く形成でき，結果的に素子面積を縮小すること
ができる。 (2) ドレイン領域の厚さも素子形成層の厚さで決まるか
ら薄くなり,FET のON抵抗が低減できる。With the above structure, (1) By connecting the well diffusion to the insulating film,
The depth of the well is determined by the thickness of the element formation layer, so it can be formed shallower than the conventional example, and as a result the element area can be reduced. (2) Since the thickness of the drain region is also determined by the thickness of the element formation layer, it becomes thinner, and the ON resistance of the FET can be reduced.
【００１３】[0013]
【実施例】図１は本発明の実施例によるDMOS FETの断面
図である。図において，11はSOI-支持基板で p- -Si 基
板, 12は n+ 型埋込層，13はSOI-絶縁膜でSiO2膜, 14は
コンタクトホールに埋め込まれた導電体で, 例えばドー
プされたポリシリコン, 15 はSOI-素子形成層で n- 型
ドレイン領域，16はチャネル形成領域用の p- 型ウエ
ル, 17は n+ 型ソース領域, 18は n+ 型ドレインコンタ
クト領域，19はゲート酸化膜でSiO2膜，20はゲートでポ
リシリコン膜，21は層間絶縁膜でSiO2膜, 22はカバー絶
縁膜でPSG 膜である。1 is a sectional view of a DMOS FET according to an embodiment of the present invention. In FIG., P in SOI- supporting substrate 11 - -Si substrate, 12 n + -type buried layer, 13 SOI- insulating film of SiO 2 film, 14 is a conductive material filled in the contact hole, for example, doped Polysilicon, 15 is an SOI-device formation layer and is an n - type drain region, 16 is a p - type well for channel formation region, 17 is an n + type source region, 18 is an n + type drain contact region, and 19 is The gate oxide film is a SiO 2 film, 20 is a gate polysilicon film, 21 is an interlayer insulating film SiO 2 film, and 22 is a cover insulating film PSG film.
【００１４】図２ (A)〜(G) は実施例による製造工程を
説明する断面図である。図２(A) において， p- -Si(ま
たは n- -Si)基板11を用意する。図２(B) において，熱
拡散またはイオン注入により, 基板表面に n+ 型埋込層
12を形成する。2A to 2G are sectional views for explaining the manufacturing process according to the embodiment. In FIG. 2 (A), p - providing a substrate 11 - -Si (-Si or n). In Fig. 2 (B), the n + -type buried layer is formed on the substrate surface by thermal diffusion or ion implantation.
Forming twelve.
【００１５】図２(C) において，SOI-絶縁膜として基板
上にSiO2膜13を被着し，コンタクトホールを開口する。
図２(D) において，気相成長(CVD) 法により，コンタク
トホールを覆って基板上にドープされたポリシリコン膜
14を堆積する。In FIG. 2C, a SiO 2 film 13 is deposited on the substrate as an SOI-insulating film, and a contact hole is opened.
In Fig. 2 (D), the polysilicon film doped on the substrate covering the contact hole by the vapor phase epitaxy (CVD) method.
Deposit 14.
【００１６】図２(E) において，ポリシリコン膜14をポ
リッシしてコンタクトホール内に残す。図２(F) におい
て，SOI-素子形成層となる n- 型Si基板15を貼り合わせ
る。In FIG. 2 (E), the polysilicon film 14 is polished and left in the contact holes. In FIG. 2 (F), an n − -type Si substrate 15 which will be an SOI-device forming layer is attached.
【００１７】図２(G) において， n- 型Si基板15を所定
厚さにポリッシしてSOI-素子形成層とする。この後, 通
常の工程により, p- 型ウエル16, n+ 型ソース領域1
7, n+ 型ドレインコンタクト領域18を形成し，ゲート
酸化膜19, ゲート20, 層間絶縁膜21,カバー絶縁膜22を
形成する。In FIG. 2G, the n -- type Si substrate 15 is polished to a predetermined thickness to form an SOI-device forming layer. After this, p - type well 16 and n + type source region 1
A 7, n + type drain contact region 18 is formed, and a gate oxide film 19, a gate 20, an interlayer insulating film 21, and a cover insulating film 22 are formed.
【００１８】図３(A),(B) は本発明の実施例によるその
他の素子の断面図である。図３(A) は本発明をバイポー
ラトランジスタに，図３(B) はブリッジ抵抗素子に適用
した例である。FIGS. 3A and 3B are cross-sectional views of other devices according to the embodiment of the present invention. FIG. 3A is an example in which the present invention is applied to a bipolar transistor, and FIG. 3B is an example applied to a bridge resistance element.
【００１９】図３(A) において，11はSOI-支持基板で p
- -Si 基板, 12は n+ 型埋込層，13はSOI-絶縁膜でSiO2
膜, 14はコンタクトホールに埋め込まれた導電体で, 例
えばドープされたポリシリコン, 15 はSOI-素子形成層
で n- 型コレクタ領域，31はｐ型ベース領域, 32は n+
型エミッタ領域である。In FIG. 3 (A), 11 is an SOI-support substrate.
- -Si substrate, 12 n + -type buried layer 13 is SiO 2 with SOI- insulating film
A film, 14 is a conductor embedded in a contact hole, for example, doped polysilicon, 15 is an SOI-device forming layer, an n - type collector region, 31 is a p-type base region, 32 is n +
This is the type emitter region.
【００２０】この例ではバイポーラトランジスタの直下
において，コンタクトホールに埋め込まれた導電体14に
よりコレクタ領域が導出されるため，トランジスタのON
抵抗は低減される。In this example, since the collector region is led out by the conductor 14 buried in the contact hole just below the bipolar transistor, the transistor is turned on.
The resistance is reduced.
【００２１】図３(B) において，11はSOI-支持基板で p
- -Si 基板, 12は抵抗層，13はSOI-絶縁膜でSiO2膜, 14
はコンタクトホールに埋め込まれた導電体で, 例えばド
ープされたポリシリコン, 15 はSOI-素子形成層 n- 型
半導体層，33は n+ 型コンタクト領域, 34は p+ 型分離
領域, 35は絶縁膜でSiO2膜, 36はアルミニウム(Al)配線
である。In FIG. 3 (B), 11 is an SOI-support substrate.
- -Si substrate, 12 is the resistance layer, 13 SiO 2 film SOI- insulating film, 14
Is a conductor embedded in the contact hole, for example, doped polysilicon, 15 is an SOI-element forming layer n - type semiconductor layer, 33 is an n + type contact region, 34 is a p + type isolation region, and 35 is an insulating layer. The film is a SiO 2 film, and 36 is an aluminum (Al) wiring.
【００２２】この例では，トランジスタの実施例におい
て用いた n+ 型埋込層12の代わりに, これより抵抗率の
大きい抵抗層12' を用いている。In this example, instead of the n + type buried layer 12 used in the transistor embodiment, a resistance layer 12 'having a higher resistivity than this is used.
【００２３】[0023]
【発明の効果】DMOS FETのドレイン領域およびチャネル
用のウエルを薄く形成できる構造が得られた。EFFECTS OF THE INVENTION A structure in which a drain region and a channel well of a DMOS FET can be formed thinly is obtained.
【００２４】この結果, デバイスの集積度とドレイン接
合の耐圧が向上した。As a result, the integration degree of the device and the breakdown voltage of the drain junction were improved.
【図１】 本発明の実施例によるDMOS FETの断面図FIG. 1 is a sectional view of a DMOS FET according to an embodiment of the present invention.
【図２】 実施例による製造工程を説明する断面図FIG. 2 is a sectional view illustrating a manufacturing process according to an embodiment.
【図３】 本発明の実施例によるその他の素子の断面図FIG. 3 is a cross-sectional view of another device according to an embodiment of the present invention.
【図４】 従来例によるDMOS FETの断面図FIG. 4 is a sectional view of a conventional DMOS FET.
【図５】 従来例による製造工程を説明する断面図FIG. 5 is a cross-sectional view illustrating a manufacturing process according to a conventional example.
11 SOI-支持基板で p- -Si 基板 12 n+ 型埋込層 13 SOI-絶縁膜で二酸化SiO2膜 14 コンタクトホールに埋め込まれた導電体でドープさ
れたポリシリコン 15 SOI-素子形成層で n- 型ドレイン領域 16 チャネル形成領域用の p- 型ウエル 17 n+ 型ソース領域 18 n+ 型ドレインコンタクト領域 19 ゲート酸化膜でSiO2膜 20 ゲートでポリシリコン膜 21 層間絶縁膜でSiO2膜 22 カバー絶縁膜でPSG 膜 31 ｐ型ベース領域 32 n+ 型エミッタ領域 33 n+ 型コンタクト領域 34 p+ 型分離領域 35 絶縁膜でSiO2膜 36 Al配線11 SOI-Support substrate p -- Si substrate 12 n + type buried layer 13 SOI-Insulator film SiO 2 film 14 Conductor-doped polysilicon embedded in contact holes 15 SOI-Device formation layer n − type drain region 16 p − type well for channel formation region 17 n + type source region 18 n + type drain contact region 19 SiO 2 film with gate oxide film 20 polysilicon film with gate 21 SiO 2 film with interlayer insulating film 22 Cover insulating film PSG film 31 p-type base region 32 n + type emitter region 33 n + type contact region 34 p + type isolation region 35 Insulating film SiO 2 film 36 Al wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ 8728−4Ｍ 21/331 29/73 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｘ 9168−4Ｍ ３２１ Ｓ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication location H01L 27/12 Z 8728-4M 21/331 29/73 9056-4M H01L 29/78 311 X 9168- 4M 321 S
Claims (4)
体層からなる素子形成層(15)と, 該素子形成層内に形成
され且つチャネル形成領域となる反対導電型ウエル(16)
と, 該ウエル内にその周囲より離れて形成された一導電
型ソース領域(17)と，該素子形成層と該ソース領域との
間の該ウエル上にゲート酸化膜(19)を介して形成された
ゲート(20)とを有し, ドレインとなる該素子形成層が該
絶縁膜に形成されたコンタクトホール内に埋め込まれた
導電体(14)を通じて導出されていることを特徴とする半
導体装置。1. An element forming layer (15) made of one conductivity type semiconductor layer deposited on an insulating film (13), and an opposite conductivity type well (15) formed in the element forming layer and serving as a channel forming region. 16)
A source region (17) of one conductivity type formed in the well apart from its periphery, and a gate oxide film (19) formed on the well between the element formation layer and the source region And a gate (20) formed therein, and the element forming layer serving as a drain is led out through a conductor (14) embedded in a contact hole formed in the insulating film. ..
を形成する工程と， 該埋込層を覆って該支持基板上に絶縁膜(13)を被着し,
該絶縁膜のドレイン導出部を開口し，該開口に導電体(1
4)を埋め込む工程と， 該絶縁膜上に一導電型半導体基板を貼り付け, 該基板を
研磨して一導電型素子形成層(15)を形成する工程と, 該素子形成層内に反対導電型ウエル(16)を形成する工程
と, 該ウエル内にその周囲より離れて一導電型ソース領域(1
7)を形成する工程と， 該素子形成層と該ソース領域との間の該ウエル上にゲー
ト酸化膜(19)を介してゲート(20)を形成する工程とを有
することを特徴とする半導体装置の製造方法。2. A conductive burying layer (12) on the surface of the supporting substrate (11).
And forming an insulating film (13) on the supporting substrate so as to cover the embedded layer,
A drain lead-out portion of the insulating film is opened, and a conductor (1
4) a step of embedding, a step of adhering a semiconductor substrate of one conductivity type on the insulating film, polishing the substrate to form an element formation layer (15) of the one conductivity type, and a step of opposite conductivity in the element formation layer. Forming a well (16) of the conductivity type and a source region (1
7. A semiconductor comprising: a step of forming 7); and a step of forming a gate (20) on the well between the element forming layer and the source region via a gate oxide film (19). Device manufacturing method.
なる素子形成層(15)と, 該素子形成層内に形成されたバ
イポーラトランジスタとを有し, コレクタとなる該素子
形成層が該絶縁膜に形成されたコンタクトホール内に埋
め込まれた導電体(14)を通じて導出されていることを特
徴とする半導体装置。3. An element forming layer which is a collector and has an element forming layer (15) formed of a semiconductor layer deposited on an insulating film (13) and a bipolar transistor formed in the element forming layer. A semiconductor device in which a layer is led out through a conductor (14) embedded in a contact hole formed in the insulating film.
なる素子形成層(15)と, 絶縁膜下に形成された抵抗層(1
2') とを有し, 該抵抗層の両端が該絶縁膜に形成された
コンタクトホール内に埋め込まれた導電体(14)を通じて
該素子形成層の表面に導出されていることを特徴とする
半導体装置。4. An element forming layer (15) made of a semiconductor layer deposited on an insulating film (13), and a resistance layer (1) formed under the insulating film.
2 ′) and both ends of the resistance layer are led out to the surface of the element forming layer through a conductor (14) embedded in a contact hole formed in the insulating film. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27150091A JPH05109774A (en) | 1991-10-18 | 1991-10-18 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27150091A JPH05109774A (en) | 1991-10-18 | 1991-10-18 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109774A true JPH05109774A (en) | 1993-04-30 |
Family
ID=17500926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27150091A Withdrawn JPH05109774A (en) | 1991-10-18 | 1991-10-18 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109774A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559348A (en) * | 1994-11-11 | 1996-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having insulated gate bipolar transistor |
-
1991
- 1991-10-18 JP JP27150091A patent/JPH05109774A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5559348A (en) * | 1994-11-11 | 1996-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having insulated gate bipolar transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |